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KR20130031932A - 발광 소자 - Google Patents

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Publication number
KR20130031932A
KR20130031932A KR1020110095348A KR20110095348A KR20130031932A KR 20130031932 A KR20130031932 A KR 20130031932A KR 1020110095348 A KR1020110095348 A KR 1020110095348A KR 20110095348 A KR20110095348 A KR 20110095348A KR 20130031932 A KR20130031932 A KR 20130031932A
Authority
KR
South Korea
Prior art keywords
layer
light emitting
emitting device
barrier layer
barrier
Prior art date
Application number
KR1020110095348A
Other languages
English (en)
Inventor
이선균
나종호
심상균
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020110095348A priority Critical patent/KR20130031932A/ko
Publication of KR20130031932A publication Critical patent/KR20130031932A/ko

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    • H01L33/06—
    • H01L33/24—
    • H01L33/32—

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  • Led Devices (AREA)

Abstract

실시예에 따른 발광소자는 제1 도전형으로 도핑된 제1 도전형 반도체층; 제1 도전형 반도체층 상에 배치되고, 복수의 우물층과 장벽층을 포함하는 다중양자우물구조(MQW)의 활성층; 활성층 상에 배치되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함하고, 복수의 장벽층 각각은 제2 도전형으로 도핑되며, 장벽층의 도핑 농도는 제2 도전형 반도체층 방향으로 갈수록 증가할 수 있다.

Description

발광 소자 {LIGHT EMITTING DEVICE}
실시예는 발광 소자에 관한 것이다.
LED(Light Emitting Diode; 발광 다이오드)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고, 점차 LED의 사용 영역이 넓어지고 있는 추세이다.
보통, 소형화된 LED는 PCB(Printed Circuit Board) 기판에 직접 장착하기 위해서 표면실장소자(Surface Mount Device)형으로 만들어지고 있고, 이에 따라 표시소자로 사용되고 있는 LED 램프도 표면실장소자 형으로 개발되고 있다. 이러한 표면실장소자는 기존의 단순한 점등 램프를 대체할 수 있으며, 이것은 다양한 칼라를 내는 점등표시기용, 문자표시기 및 영상표시기 등으로 사용된다.
LED 반도체는 육방 정계의 구조를 갖는 사파이어(Sapphire)나 실리콘카바이드(SiC)등의 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장된다.
LED는 활성층에서 p형 반도체층에서 제공된 정공과 n형 반도체층에서 제공된 전자가 재결합하여 빛을 발생시킨다. LED는 활성층에서 정공과 전자의 재결합 확률을 향상시키는 것이 광효율향상을 위하여 중요한 문제이므로 이를 위한 연구가 필요하다. 특히 상용화된 제품의 구동범위 내인 10 내지 60A/cm2에서 광효율이 최대가 될 수 있도록 하는 것이 중요하다. 또한 제품의 구동 전류 밀도 증가에 의한 광효율 저하현상(efficiency droop)을 개선하는 것이 필요하다. 따라서, 전자에 비하여 이동도(mobility)가 떨어지는 정공의 이동도를 유지하는 방법에 대한 고려가 요구된다.
LED는 활성층에서 p형 반도체층에서 제공된 정공과 n형 반도체층에서 제공된 전자가 재결합하여 빛을 발생시킨다. LED는 활성층에서 정공과 전자의 재결합 확률을 향상시키는 것이 광효율향상을 위하여 중요한 문제이므로 이를 위한 연구가 필요하다. 공개번호 10-2011-0072424에서는 전자와 정공의 재결합 확률을 높이기 위한 활성층에 대한 기술에 대하여 언급되어 있다.
실시예는 광효율이 개선된 발광소자를 제공한다.
실시예에 따른 발광소자는 제1 도전형으로 도핑된 제1 도전형 반도체층; 제1 도전형 반도체층 상에 배치되고, 복수의 우물층과 장벽층을 포함하는 다중양자우물구조(MQW)의 활성층; 활성층 상에 배치되는 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함하고, 복수의 장벽층 각각은 제2 도전형으로 도핑되며, 장벽층의 도핑 농도는 제2 도전형 반도체층 방향으로 갈수록 증가할 수 있다.
실시예에 따른 발광소자는 장벽층에 인듐을 포함하여 제1 도전형 반도체층에서 제공된 정공이 복수개의 우물층에 고르게 전달되어 발광효율이 증대될 수 있다.
실시예에 따른 발광소자는 장벽층이 P형 도펀트로 도핑되어 정공과 전자의 재결합확률을 증대시켜 내부양자효율을 개선시킬 수 있다.
실시예에 따른 발광소자는 정공이동도가 증대되어 구동전류 밀도 증가에 따른 광효율 저하현상(Efficiency Droop)을 개선할 수 있다.
실시예에 따른 발광소자는 장벽층의 에너지 밴드갭을 조절하여 전자와 정공의 파동함수의 중첩구간을 증대시킬 수 있고, 이로 인해 전자와 정공의 재결합확률이 증대될 수 있다.
도 1 은 실시예에 따른 발광소자의 구조를 도시한 단면도,
도 2 는 실시예에 따른 발광소자의 부분 확대 단면도,
도 3a, 도 3b, 및 도 3c 는 실시예에 따른 발광소자의 에너지 밴드갭을 도시한 도면이다.
도 4 는 실시예에 따른 발광소자의 구조를 도시한 단면도,
도 5 는 실시예에 따른 발광소자의 부분 확대 단면도,
도 6 은 발광소자의 전류에 따른 내부양자효율(IQE : Internel Quantum Efficiency)을 도시한 그래프,
도 7a 는 실시예의 발광 소자를 포함한 발광소자 패키지를 나타낸 사시도,
도 7b 는 실시예의 발광 소자를 포함한 발광소자 패키지를 나타낸 단면도,
도 8a 는 실시예에 따른 발광소자 모듈을 포함하는 조명장치를 도시한 사시도,
도 8b 는 실시예에 따른 발광소자 모듈을 포함하는 조명장치를 도시한 단면도,
도 9 는 실시예에 따른 발광소자 모듈을 포함하는 백라이트 유닛을 도시한 분해 사시도, 그리고
도 10 은 실시예에 따른 발광소자 모듈을 포함하는 백라이트 유닛을 도시한 분해 사시도이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하에서는 도면을 참조하여 실시예를 보다 상세하게 설명한다.
도 1 은 일 실시예에 따른 발광소자(100)의 구조를 도시한 단면도이고, 도 2 는 도 1 의 발광소자(100)의 A 부분을 확대한 부분 확대 단면도이다.
도 1 및 도 2 를 참조하면, 실시예에 따른 발광소자(100)는 제1 도전형으로 도핑된 제1 도전형 반도체층(120), 제1 도전형 반도체층(120) 상에 배치되고, 복수의 우물층(Q1, Q2, Q3, Q4)과 장벽층(B1, B2, B3, B4)을 포함하는 다중양자우물구조(MQW)의 활성층(130), 활성층(130) 상에 배치되고 제2 도전형으로 도핑된 제2 도전형 반도체층(150)을 포함하고, 복수의 장벽층(B1, B2, B3, B4) 각각은 제2 도전형으로 도핑되며, 장벽층(B1, B2, B3, B4)의 도핑 농도는 제2 도전형 반도체층(150) 방향으로 갈수록 증가할 수 있다.
기판(110)은 제1 도전형 반도체층(120) 하부에 배치될 수 있다. 기판(110)은 제1 도전형 반도체층(120)을 지지할 수 있다. 기판(110)은 제1 도전형 반도체층(120)에서 열을 전달받을 수 있다. 기판(110)은 광 투과적 성질을 가질 수 있다. 기판(110)은 광 투과적 물질을 사용하거나, 일정두께 이하로 형성하는 경우 광 투과적 성질을 가질 수 있으나, 이에 한정하지 아니한다. 기판(110)의 굴절율은 광 추출 효율을 위해 제1 도전형 반도체층(120)의 굴절율보다 작은 것이 바람직하다.
기판(110)은 실시예에 따라 반도체 물질로 형성될 수 있으며, 예를 들어, 규소(Si), 게르마늄(Ge), 비소화갈륨(GaAs), 산화아연(ZnO), 실리콘카바이드(SiC), 실리콘게르마늄(SiGe), 질화갈륨(GaN), 갈륨(Ⅲ)옥사이드(Ga2O3)와 같은 캐리어 웨이퍼로 구현될 수 있다.
기판(110)은 실시예에 따라 전도성 물질로 형성될 수 있다. 실시예에 따라서 금속으로 형성될 수 있으며, 예를 들어 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 은(Ag), 백금(Pt), 크롬(Cr)중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 위 물질 중 둘 이상의 물질을 적층하여 형성할 수 있다. 기판(110)이 금속으로 형성된 경우 발광 소자에서 발생하는 열의 방출을 용이하게 하여 발광 소자의 열적 안정성을 향상시킬 수 있다.
기판(110)은 광 추출 효율을 높이기 위해서, 상면에 PSS(Patterned Substrate) 구조를 구비할 수 있으나, 이에 한정하지 아니한다. 기판(110)은 발광소자(100)에서 발생하는 열의 방출을 용이하게 하여 발광소자(100)의 열적 안정성을 향상시킬 수 있다. 기판(110)은 제1 도전형 반도체층(120)과 격자상수의 차이가 존재하여 제1 도전형 반도체층(120)과의 사이에 격자상수 차이를 완화시키는 층을 구비할 수 있다.
버퍼층(미도시)은 기판(110)과 제1 도전형 반도체층(120) 사이에 배치될 수 있다. 버퍼층(미도시)은 질화갈륨(GaN), 질화인듐(InN), 질화알루미늄(AlN), 알루미늄인듐나이트라이드(AlInN), 인듐갈륨나이트라이드(InGaN), 알루미늄갈륨나이트라이드(AlGaN), 및 인듐알루미늄갈륨나이트라이드(InAlGaN) 중의 하나 이상의 물질로 형성될 수 있으나, 그 종류에 한정되지 아니한다. 버퍼층(미도시)은 기판(110) 상에 단결정으로 성장될 수 있다.
버퍼층(미도시)은 기판(110)과 제1 도전형 반도체층(120) 사이의 격자부정합을 완화할 수 있다. 버퍼층(미도시)은 상면에 제1 도전형 반도체층(120)이 용이하게 성장될 수 있도록 할 수 있다. 버퍼층(미도시)은 상면에 배치되는 제1 도전형 반도체층(120)의 결정성을 향상시킬 수 있다. 버퍼층(미도시)은 기판(110)과 제1 도전형 반도체층(120) 사이의 격자상수 차이를 완화시켜 줄 수 있는 물질로 이루어 질 수 있다.
제1 도전형 반도체층(120)은 기판(110)상에 배치될 수 있다. 제1 도전형 반도체층(120)은 기판(110)과의 격자상수 차이를 정합시키기 위해 버퍼층(미도시) 상에 배치될 수 있으나, 이에 한정하지 아니한다. 제1 도전형 반도체층(120)은 기판(110) 상에서 성장될 수 있으나, 수평형 발광소자에만 한정되는 것은 아니며 수직형 발광소자에도 적용될 수 있다.
제1 도전형 반도체층(120)은 n형 반도체층으로 구현될 수 있으며, 상기 n형 반도체층은 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN(Gallium nitride), AlN(Aluminium nitride), AlGaN(Aluminium gallium nitride), InGaN(Indium gallium nitride), InN(Indium nitride), InAlGaN, AlInN 등에서 선택될 수 있다. 즉, 제1 도전형은 n형일 수 있다.제1 도전형 반도체층(120)은 예를 들어, 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 텔루늄(Te)와 같은 n형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(120)은 외부에서 전원을 공급받을 수 있다. 제1 도전형 반도체층(120)은 활성층(130)에 전자를 제공할 수 있다.
활성층(130)은 제1 도전형 반도체층(120) 상에 형성될 수 있다. 활성층(130)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(130)이 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(Q1, Q2, Q3, Q4)과 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(B1, B2, B3, B4)을 갖는 양자우물구조를 갖을 수 있다. 상기 우물층(Q1, Q2, Q3, Q4)은 상기 장벽층(B1, B2, B3, B4)의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(130)의 위 또는/및 아래에는 도전성 클래드층(미도시)이 형성될 수 있고, 상기 도전성 클래드층(미도시)은 AlGaN계 반도체로 형성될 수 있으며, 활성층(130)의 밴드 갭보다는 큰 밴드 갭을 가질 수 있다.
장벽층(B1, B2, B3, B4)은 우물층(Q1, Q2, Q3, Q4)과 반복하여 적층될 수 있다. 장벽층(B1, B2, B3, B4)은 복수개일 수 있다. 장벽층(B1, B2, B3, B4)은 인듐(In)을 포함할 수 있다. 장벽층은 InxGa1 - xN (0<x<1)를 포함할 수 있다. 장벽층(B1, B2, B3, B4)은 인듐(In)을 포함하여 에너지 밴드갭이 작아질 수 있다. 장벽층(B1, B2, B3, B4)은 에너지 장벽이 낮아져 제2 도전형 반도체층(150)에서 제공된 정공이 모든 우물층(Q1, Q2, Q3, Q4)에 제공되어 전자와의 재결합율을 극대화시킬 수 있다.
장벽층(B1, B2, B3, B4)의 인듐(In)함량인 x는 0.01 내지 0.05일 수 있다. 장벽층(B1, B2, B3, B4)의 인듐(In)함량인 x가 0.01보다 작은 경우는 정공의 이동도(mobility)를 유지하는 효과가 반감될 수 있고, x가 0.05보다 큰 경우에는 장벽층(B1, B2, B3, B4)의 형태를 유지하기 힘들어질 수 있다.
장벽층(B1, B2, B3, B4)은 도펀트로 도핑될 수 있다. 상기 도펀트는 p형 도펀트일 수 있고, 예를 들어, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba) 중에 하나의 도펀트일 수 있다.
도 2 를 참조하면, 실시예에 따른 발광소자는 장벽층(B1, B2, B3, B4)이 네개일 수 있다. 장벽층(B1, B2, B3, B4)은 제1 장벽층(B1), 제2 장벽층(B2), 제3 장벽층(B3), 및 제4 장벽층(B4)을 포함할 수 있다. 제1 장벽층(B1)은 제1 도전형 반도체층(120) 상에 배치되고, 제2 장벽층(B2)은 제1 장벽층(B1) 상에 배치되고, 제3 장벽층(B3)은 제2 장벽층(B2) 상에 배치되고, 제4 장벽층(B4)은 제3 장벽층(B3) 상에 배치될 수 있다.
장벽층(B1, B2, B3, B4)은 복수개일 수 있고, 장벽층(B1, B2, B3, B4)은 제2 도전형 반도체층(150)에 가까울수록 도핑농도가 높을 수 있다. 제1 장벽층(B1)은 도핑농도가 1×1016 내지 1×1017 cm-3 일 수 있고, 제2 장벽층(B2)은 도핑농도가 3×1016 내지 3×1017 cm-3 일 수 있고, 제3 장벽층(B3)은 도핑농도가 9×1016 내지 9×1017 cm-3 일 수 있고, 제4 장벽층(B4)은 도핑농도가 1.5×1017 내지 1.5×1018 cm-3 일 수 있다.
상기와 같이 순차적으로 도핑농도를 높이면, 제1 도전형 반도체층(120)과 인접한 우물(Q1)층 등에서 과도한 양의 정공이 존재하여 일부가 제1 도전형 반도체층(120)으로 빠져나가 발생할 수 있는 누설전류(leakage current)를 최소화할 수 있다. 또한, 제2 도전형 반도체층(150)에서 이격되어 있는 우물층(Q1, Q2, Q3, Q4)까지 전달되는 정공의 양이 증대될 수 있다. 따라서, 전자와 정공의 재결합률이 상승하여 발광소자의 광효율이 향상될 수 있다.
장벽층의 두께(d2)는 5 내지 10nm 일 수 있다. 장벽층의 두께(d2)가 5 nm 이하인 경우에는 우물층(Q1, Q2, Q3, Q4)에 전자와 정공을 가두는 효과가 떨어질 수 있고, 두께가 10nm 이상인 경우에는 정공이 장벽층을 통과하지 못할 확률이 너무 커져 정공과 전자의 재결합율이 감소할 수 있다. 복수개의 장벽층은 각각 두께가 상이할 수 있으나, 이에 한정하지 아니한다.
우물층(Q1, Q2, Q3, Q4)은 장벽층과 반복하여 적층될 수 있다. 우물층(Q1, Q2, Q3, Q4)은 복수개일 수 있다. 우물층(Q1, Q2, Q3, Q4)은 인듐(In)을 포함할 수 있다. 우물층(Q1, Q2, Q3, Q4)은 InyGa1 - yN (0<y<1, x<y)를 포함할 수 있다.
우물층(Q1, Q2, Q3, Q4)의 인듐(In)함량인 y는 0.08 내지 0.13일 수 있다. 우물층(Q1, Q2, Q3, Q4)의 인듐(In)함량인 y가 0.08보다 작은 경우는 에너지 밴드갭이 너무 커서 전자와 정공의 재결합 효과가 둔화될 수 있고, y가 0.13보다 큰 경우에는 에너지 밴드갭이 너무 작아 제2 도전형 반도체층(150)에서 가까운 우물층(Q1, Q2, Q3, Q4)에서 대부분의 정공이 전자와 재결합하여 광효율이 떨어질 수 있다.
우물층(Q1, Q2, Q3, Q4)의 두께(d1)는 3 내지 5nm 일 수 있다. 우물층(Q1, Q2, Q3, Q4)의 두께(d1)가 3nm 이하인 경우에는 너무 좁아서 속도가 빠른 전자가 정공과 재결합할 확률이 떨어질 수 있고, 두께가 5nm 이상인 경우에는 반도체층의 품질의 한계로 층을 성장시키기 힘들 수 있다. 복수개의 우물층(Q1, Q2, Q3, Q4)은 각각 두께가 상이할 수 있으나, 이에 한정하지 아니한다.
제2 도전형 반도체층(150)은 활성층(130) 상에 형성될 수 있다. 제2 도전형 반도체층(150)은 p형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. 즉, 제2 도전형은 p형일 수 있다. 제2 도전형 반도체층(150)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN(Gallium nitride), AlN(Aluminium nitride), AlGaN(Aluminium gallium nitride), InGaN(Indium gallium nitride), InN(Indium nitride), InAlGaN, AlInN 등에서 선택될 수 있으며 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등의 p형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(120), 활성층(130) 및 제2 도전형 반도체층(150)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광구조물(160)은 제1 도전형 반도체층(120) 및 제2 도전형 반도체층(150) 내의 도전형 도펀트의 도핑 농도가 균일 또는 불균일하게 형성될 수 있으나, 이에 한정하지 아니한다. 발광구조물(160)의 층간구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지 아니한다.
발광구조물(160)은 제2 도전형 반도체층(150)상에 제2 도전형 반도체층(150)과 반대의 극성을 갖는 제3 반도체층(미도시)을 포함할 수 있다. 발광구조물(160)은 제1 도전형 반도체층(120)이 n 형 반도체층이고, 제2 도전형 반도체층(150)이 p 형 반도체층으로 구현될 수도 있다. 이에 따라, 발광구조물(160)은 N-P 접합, P-N 접합, N-P-N 접합 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
한편, 활성층(130)과 제2 도전형 반도체층(150) 사이에는 전자차단층(140)이 배치될 수 있다. 전자 차단층은 고 전류 인가시 제1 도전형 반도체층(120)으로부터 활성층(130)으로 주입되는 전자가 활성층(130)에서 재결합되지 않고 제2 도전형 반도체층(150)으로 흐르는 현상을 방지할 수 있다. 전자차단층(140)은 활성층(130)보다 상대적으로 큰 에너지 밴드갭을 가짐으로써, 제1 도전형 반도체층(120)으로부터 주입된 전자가 활성층(130)에서 재결합되지 않고 제2 도전형 반도체층(150)으로 주입되는 형상을 방지할 수 있다. 이에 따라 활성층(130)에서 전자와 정공의 재결합 확률을 높이고 누설전류를 방지할 수 있다.
전자차단층(140)은 활성층(130)에 포함된 장벽층의 밴드갭보다 큰 밴드갭을 가질 수 있으며, p형 AlGaN과 같은 Al을 포함한 반도체층으로 형성될 수 있으나, 이에 한정하지 아니한다.
한편, 활성층(130)과 제2 도전형 반도체층(150)은 일부가 제거되어 제1 도전형 반도체층(120)의 일부가 노출될 수 있고, 노출된 제1 도전형 반도체층(120) 상에는 제1 전극(174)이 형성될 수 있다. 즉, 제1 도전형 반도체층(120)은 활성층(130)을 향하는 상면과 기판(110)을 향하는 하면을 포함하고, 상면은 적어도 일 영역이 노출된 영역을 포함하며, 제1 전극(174)은 상면의 노출된 영역 상에 배치될 수 있다.
한편, 제1 도전형 반도체층(120)의 일부가 노출되게 하는 방법은 소정의 식각 방법을 사용할 수 있으며, 이에 한정하지 아니한다. 또한, 식각방법은 습식 식각, 건식 식각방법을 사용할 수 있다.
또한, 제2 도전형 반도체층(150) 상에는 제2 전극(172)이 형성될 수 있다.
한편, 제1 전극(174) 및 제2 전극(172)은 전도성 물질, 예를 들어 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속을 포함할 수 있으며, 또는 이들의 합금을 포함할 수 있고, 단층 또는 다층으로 형성될 수 있으며 이에 한정하지 아니한다.
도 3a, 도 3b, 및 도 3c 는 실시예에 따른 발광소자(100)의 에너지 밴드갭을 도시한 도면이다.
도 3a 를 참조하면, 일 실시예에 따른 발광소자의 장벽층(B1, B2, B3, B4)과 우물층(Q1, Q2, Q3, Q4)은 복수개가 교대로 적층된 구조일 수 있고, 복수개의 장벽층(B1, B2, B3, B4)의 에너지 밴드갭은 서로 같을 수 있다. 각각의 장벽층(B1, B2, B3, B4)의 인듐함량은 동일할 수 있다.
도 3b 를 참조하면, 다른 실시예에 따른 발광소자의 장벽층은 복수개일 수 있고, 각각 에너지 밴드갭이 서로 다를 수 있다.
발광소자는 적어도 3개의 장벽층(B1, B2, B3)을 포함할 수 있다. 예를 들어, 발광소자는 제1 장벽층(B1), 제2 장벽층(B2), 및 제3 장벽층(B3)을 포함할 수 있다.
제1 장벽층(B1)과 제3 장벽층(B3)은 에너지 밴드갭이 서로 동일할 수 있고, 제2 장벽층(B2)은 제1 장벽층(B1) 및 제3 장벽층(B3)보다 에너지 밴드갭이 더 클 수 있다.
제1 장벽층(B1)과 제3 장벽층(B3)은 인듐 함량이 동일할 수 있고, 제2 장벽층(B2)은 제1 장벽층(B1) 및 제3 장벽층(B3)보다 인듐함량이 더 낮을 수 있다.
도 3c 를 참조하면, 다른 실시예에 따른 발광소자는 적어도 3개의 장벽층(B1, B2, B3)을 포함할 수 있다. 예를 들어, 발광소자는 제1 장벽층(B1), 제2 장벽층(B2), 및 제3 장벽층(B3)을 포함할 수 있다.
제1 장벽층(B1)과 제3 장벽층(B3)은 에너지 밴드갭이 서로 동일할 수 있고, 제2 장벽층(B2)은 제1 장벽층(B1) 및 제3 장벽층(B3)보다 에너지 밴드갭이 더 클 수 있다.
제2 장벽층(B2)의 에너지 밴드갭을 제1 장벽층 및 제3 장벽층(B1, B3)들의 에너지 밴드갭과 다르게 변형시켜 캐리어들의 이동을 제어 또는 조절할 수 있다. 제2 장벽층(B2)의 에너지 밴드갭을 조절하여 전자와 정공의 파동함수의 중첩을 극대화시킬 수 있다. 이로 인해 전자와 정공의 재결합율이 증대되고 내부양자효율(IQE : Internal Quantum Efficiency)이 향상될 수 있다.
우물층(Q1, Q2, Q3)의 에너지 밴드갭은 동일할 수 있다. 복수개의 우물층(Q1, Q2, Q3)의 인듐함량은 동일할 수 있다. 우물층(Q1, Q2, Q3)의 에너지밴드갭을 동일하게 함으로써 우물층(Q1, Q2, Q3)에서 전자와 정공이 재결합하여 발생하는 빛의 파장이 동일하도록 할 수 있다.
도 4 는 실시예에 따른 발광소자를 나타낸 도면이고, 도 5 는 도 4 의 발광소자(100)의 B 부분을 확대한 부분 확대 단면도이다. 단, 앞에서 설명한 사항에 대해서는 추가로 상세히 설명하지 아니한다.
도 4 를 참조하면, 실시예에 따른 발광소자(200)는 기판(210), 기판(210) 상에 배치되는 제1 전극층(220), 제2 도전형으로 도핑된 제2 도전형 반도체층(230), 활성층(250), 및 제1 도전형으로 도핑된 제1 도전형 반도체층(260)을 포함한 발광 구조물(270), 및 제2 전극층(282)을 포함할 수 있다.
기판(210)는 열전도성이 우수한 물질을 이용하여 형성할 수 있으며, 또한 전도성 물질로 형성할 수 있는데, 금속 물질 또는 전도성 세라믹을 이용하여 형성할 수 있다. 기판(210)는 단일층으로 형성될 수 있고, 이중 구조 또는 그 이상의 다중 구조로 형성될 수 있다.
즉, 기판(210)는 금속, 예를 들어 Au, Ni, W, Mo, Cu, Al, Ta, Ag, Pt, Cr중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 서로 다른 둘 이상의 물질을 적층하여 형성할 수 있다. 또한 기판(210)는 Si, Ge, GaAs, ZnO, SiC, SiGe, GaN, Ga2O3 와 같은 캐리어 웨이퍼로 구현될 수 있다.
이와 같은 기판(210)는 발광소자(200)에서 발생하는 열의 방출을 용이하게 하여 발광소자(200)의 열적 안정성을 향상시킬 수 있다.
한편, 기판(210) 상에는 제1 전극층(220)이 형성될 수 있으며, 제1 전극층(220)은 오믹층(ohmic layer)(미도시), 반사층(reflective layer)(미도시), 본딩층(bonding layer)(미도시) 중 적어도 한 층을 포함할 수 있다. 예를 들어 제1 전극층(220)은 오믹층/반사층/본딩층의 구조이거나, 오믹층/반사층의 적층 구조이거나, 반사층(오믹 포함)/본딩층의 구조일 수 있으나, 이에 대해 한정하지는 않는다. 예컨대, 제1 전극층(220)은 절연층상에 반사층(미도시) 및 오믹층(미도시)이 순차로 적층된 형태일 수 있다.
반사층(미도시)은 오믹층(미도시) 및 절연층(미도시) 사이에 배치될 수 있으며, 반사특성이 우수한 물질, 예를들어 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성되거나, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다. 또한 반사층(미도시)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 또한 반사층(미도시)을 발광 구조물(270)(예컨대, 제2 도전형 반도체층(230))과 오믹 접촉하는 물질로 형성할 경우, 오믹층(미도시)은 별도로 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
오믹층(미도시)은 발광 구조물(270)의 하면에 오믹 접촉되며, 층 또는 복수의 패턴으로 형성될 수 있다. 오믹층(미도시)은 투광성 전극층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다. 오믹층(미도시)은 제2 도전형 반도체층(230)에 캐리어의 주입을 원활히 하기 위한 것으로, 반드시 형성되어야 하는 것은 아니다.
또한 제1 전극층(220)은 본딩층(미도시)을 포함할 수 있으며, 이때 본딩층(미도시)은 배리어 금속(barrier metal), 또는 본딩 금속, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며 이에 한정하지 않는다.
발광 구조물(270)은 적어도 제2 도전형 반도체층(230), 활성층(250) 및 제1 도전형 반도체층(260)을 포함할 수 있고, 제2 도전형 반도체층(230)과 제1 도전형 반도체층(260) 사이에 활성층(250)이 게재된 구성으로 이루어질 수 있다.
상기 제1 전극층(220) 상에는 제2 도전형 반도체층(230)이 형성될 수 있다. 상기 제2 도전형 반도체층(230)은 p형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. 즉, 제2 도전형은 p형일 수 있다. 상기 p형 반도체층은 InxAlyGa1 -x- yN (0=x=1, 0 =y=1, 0=x+y=1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(230) 상에는 활성층(250)이 형성될 수 있다. 활성층(250)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(250)이 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0=x=1, 0 =y=1, 0=x+y=1)의 조성식을 갖는 우물층(Q1, Q2, Q3, Q4)과 InaAlbGa1 -a- bN (0=a=1, 0 =b=1, 0=a+b=1)의 조성식을 갖는 장벽층(B1, B2, B3, B4)을 갖는 단일 또는 양자우물구조를 갖을 수 있다. 우물층(Q1, Q2, Q3, Q4)은 장벽층(B1, B2, B3, B4)의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
또한, 활성층(250)이 다중 양자우물구조를 가질 경우, 각각의 우물층(Q1, Q2, Q3, Q4)은 서로 상이한 In 함유량 및 서로 상이한 밴드갭 및 상이한 두께를 가질 수 있으나, 이에 대해 한정하지 아니한다.
장벽층(B1, B2, B3, B4)은 우물층(Q1, Q2, Q3, Q4)과 반복하여 적층될 수 있다. 장벽층(B1, B2, B3, B4)은 복수개일 수 있다. 장벽층(B1, B2, B3, B4)은 인듐(In)을 포함할 수 있다. 장벽층은 InxGa1 - xN (0<x<1)를 포함할 수 있다. 장벽층(B1, B2, B3, B4)은 인듐(In)을 포함하여 에너지 밴드갭이 작아질 수 있다. 장벽층(B1, B2, B3, B4)은 에너지 장벽이 낮아져 제2 도전형 반도체층(230)에서 제공된 정공이 모든 우물층(Q1, Q2, Q3, Q4)에 제공되어 전자와의 재결합율을 극대화시킬 수 있다.
장벽층(B1, B2, B3, B4)의 인듐(In)함량인 x는 0.01 내지 0.05일 수 있다. 장벽층(B1, B2, B3, B4)의 인듐(In)함량인 x가 0.01보다 작은 경우는 정공의 이동도(mobility)를 유지하는 효과가 반감될 수 있고, x가 0.05보다 큰 경우에는 장벽층(B1, B2, B3, B4)의 형태를 유지하기 힘들어질 수 있다.
장벽층(B1, B2, B3, B4)은 도펀트로 도핑될 수 있다. 상기 도펀트는 p형 도펀트일 수 있고, 예를 들어, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba) 중에 하나의 도펀트일 수 있다.
도 5 를 참조하면, 실시예에 따른 발광소자(200)는 장벽층(B1, B2, B3, B4)이 네개일 수 있다. 장벽층(B1, B2, B3, B4)은 제1 장벽층(B1), 제2 장벽층(B2), 제3 장벽층(B3), 및 제4 장벽층(B4)을 포함할 수 있다. 제4 장벽층(B4)은 제2 도전형 반도체층(230) 상에 배치되고, 제3 장벽층(B3)는 제4 장벽층(B4) 상에 배치되고, 제2 장벽층(B2)은 제3 장벽층(B3) 상에 배치되고, 제1 장벽층(B1)은 제2 장벽층(B2) 상에 배치될 수 있다.
장벽층(B1, B2, B3, B4)은 복수개일 수 있고, 장벽층(B1, B2, B3, B4)은 제2 도전형 반도체층(230)에 가까울수록 도핑농도가 높을 수 있다. 제1 장벽층(B1)은 도핑농도가 1×1016 내지 1×1017 cm-3 일 수 있고, 제2 장벽층(B2)은 도핑농도가 3×1016 내지 3×1017 cm-3 일 수 있고, 제3 장벽층(B3)은 도핑농도가 9×1016 내지 9×1017 cm-3 일 수 있고, 제4 장벽층(B4)은 도핑농도가 1.5×1017 내지 1.5×1018 cm-3 일 수 있다.
상기와 같이 순차적으로 도핑농도를 높이면, 제1 도전형 반도체층(260)과 인접한 우물(Q1)층 등에서 과도한 양의 정공이 존재하여 일부가 제1 도전형 반도체층(260)으로 빠져나가 발생할 수 있는 누설전류(leakage current)를 최소화할 수 있다. 또한, 제2 도전형 반도체층(230)에서 이격되어 있는 우물층(Q1, Q2, Q3, Q4), 예를 들어, 제1 우물층(Q1)까지 전달되는 정공의 양이 증대될 수 있다. 따라서, 전자와 정공의 재결합률이 상승하여 발광소자의 광효율이 향상될 수 있다.
장벽층(B1, B2, B3, B4)의 두께(d2)는 5 내지 10nm 일 수 있다. 장벽층(B1, B2, B3, B4)의 두께(d2)가 5 nm 이하인 경우에는 우물층(Q1, Q2, Q3, Q4)에 전자와 정공을 가두는 효과가 떨어질 수 있고, 두께가 10nm 이상인 경우에는 정공이 장벽층(B1, B2, B3, B4)을 통과하지 못할 확률이 너무 커져 정공과 전자의 재결합율이 감소할 수 있다. 복수개의 장벽층(B1, B2, B3, B4)은 각각 두께가 상이할 수 있으나, 이에 한정하지 아니한다.
우물층(Q1, Q2, Q3, Q4)은 장벽층(B1, B2, B3, B4)과 반복하여 적층될 수 있다. 우물층(Q1, Q2, Q3, Q4)은 복수개일 수 있다. 우물층(Q1, Q2, Q3, Q4)은 인듐(In)을 포함할 수 있다. 우물층(Q1, Q2, Q3, Q4)은 InyGa1 - yN (0<y<1, x<y)를 포함할 수 있다.
우물층(Q1, Q2, Q3, Q4)의 인듐(In)함량인 y는 0.08 내지 0.13일 수 있다. 우물층(Q1, Q2, Q3, Q4)의 인듐(In)함량인 y가 0.08보다 작은 경우는 에너지 밴드갭이 너무 커서 전자와 정공의 재결합 효과가 둔화될 수 있고, y가 0.13보다 큰 경우에는 에너지 밴드갭이 너무 작아 제2 도전형 반도체층(230)에서 가까운 우물층(Q1, Q2, Q3, Q4)에서 대부분의 정공이 전자와 재결합하여 광효율이 떨어질 수 있다.
우물층(Q1, Q2, Q3, Q4)의 두께(d1)는 3 내지 5nm 일 수 있다. 우물층(Q1, Q2, Q3, Q4)의 두께(d1)가 3nm 이하인 경우에는 너무 좁아서 속도가 빠른 전자가 정공과 재결합할 확률이 떨어질 수 있고, 두께가 5nm 이상인 경우에는 반도체층의 품질의 한계로 층을 성장시키기 힘들 수 있다. 복수개의 우물층(Q1, Q2, Q3, Q4)은 각각 두께가 상이할 수 있으나, 이에 한정하지 아니한다.
활성층(250)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층(미도시)은 AlGaN계 반도체로 형성될 수 있으며, 활성층(250)의 밴드 갭보다는 큰 밴드 갭을 가질 수 있다.
한편, 활성층(250)과 제2 도전형 반도체층(230) 사이에 전자차단층(240)이 형성될 수 있으며, 전자차단층(240)은 고전류 인가시 제1 도전형 반도체층(260)으로부터 활성층(250)으로 주입되는 전자가 활성층(250)에서 재결합되지 않고 제2 도전형 반도체층(230)으로 흐르는 현상을 방지하는 전자차단층(Electron blocking layer)일 수 있다. 중간층(미도시)은 활성층(250)보다 상대적으로 큰 밴드갭을 가짐으로써, 제1 도전형 반도체층(260)으로부터 주입된 전자가 활성층(250)에서 재결합되지 않고 제2 도전형 반도체층(230)으로 주입되는 현상을 방지할 수 있다. 이에 따라 활성층(250)에서 전자와 정공의 재결합 확률을 높이고 누설전류를 방지할 수 있다.
한편, 상술한 전자차단층(240)은 활성층(250)에 포함된 장벽층의 밴드갭보다 큰 밴드갭을 가질 수 있으며, p 형 AlGaN 과 같은 Al 을 포함한 반도체층으로 형성될 수 있고, 이에 한정하지 아니한다.
활성층(250) 상에는 제1 도전형 반도체층(260)이 형성될 수 있다. 제1 도전형 반도체층(260)은 n형 반도체층으로 구현될 수 있으며, n형 반도체층은 예컨데, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, 예를 들어, Si, Ge, Sn, Se, Te와 같은 n형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(260)상에는 제1 도전형 반도체층(260)과 전기적으로 연결된 제2 전극층(282)이 형성될 수 있으며, 제2 전극층(282)은 적어도 하나의 패드 또는/및 소정 패턴을 갖는 전극을 포함할 수 있다. 제2 전극층(282)은 제1 도전형 반도체층(260)의 상면 중 센터 영역, 외측 영역 또는 모서리 영역에 배치될 수 있으며, 이에 대해 한정하지는 않는다. 제2 전극층(282)은 상기 제1 도전형 반도체층(260)의 위가 아닌 다른 영역에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
제2 전극층(282)은 전도성 물질, 예를 들어, In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
한편, 발광 구조물(270)은 제1 도전형 반도체층(260) 상에 제1 도전형 반도체층(260)과 반대의 극성을 갖는 제3 반도체층(미도시)을 포함할 수 있다. 또한 제2 도전형 반도체층(230)이 n 형 반도체층이고, 제1 도전형 반도체층(260)이 p 형 반도체층으로 구현될 수도 있다. 이에 따라 발광 구조층(270)은 N-P 접합, P-N 접합, N-P-N 접합 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
발광 구조물(270)의 상부에는 광 추출 구조(284)가 형성될 수 있다.
광 추출 구조(270)는 제1 도전형 반도체층(260)의 상면에 형성되거나, 또는 발광 구조물(270)의 상부에 투광성 전극층(미도시)을 형성한 후 투광성 전극층(미도시)의 상부에 형성될 수 있으며, 이에 한정하지 아니한다.
광 추출 구조(284)는 투광성 전극층(미도시), 또는 제1 도전형 반도체층(260)의 상부 표면의 일부 또는 전체 영역에 형성될 수 있다. 광 추출 구조(284)는 투광성 전극층(미도시), 또는 제1 도전형 반도체층(260)의 상면의 적어도 일 영역에 대해 에칭을 수행함으로써 형성될 수 있으며, 이에 한정하지 않는다. 상기 에칭 과정은 습식 또는/및 건식 에칭 공정을 포함하며, 에칭 과정을 거침에 따라서, 투광성 전극층(미도시)의 상면 또는 제1 도전형 반도체층(260)의 상면은 광 추출 구조(284)를 형성하는 러프니스를 포함할 수 있다. 러프니스는 랜덤한 크기로 불규칙하게 형성될 수 있으며, 이에 대해 한정하지는 않는다. 러프니스는 평탄하지 않는 상면으로서, 텍스쳐(texture) 패턴, 요철 패턴, 평탄하지 않는 패턴(uneven pattern) 중 적어도 하나를 포함할 수 있다.
러프니스는 측 단면이 원기둥, 다각기둥, 원뿔, 다각뿔, 원뿔대, 다각뿔대 등 다양한 형상을 갖도록 형성될 수 있으며, 바람직하게 뿔 형상을 포함한다.
한편, 상기 광추출구조(284)는 PEC(photo electro chemical) 등의 방법으로 형성될 수 있으며, 이에 한정하지 아니한다. 광추출구조(284)가 투광성 전극층(미도시)의 또는 제1 도전형 반도체층(260)의 상부면에 형성됨에 따라서 활성층(250)으로부터 생성된 빛이 투광성 전극층(미도시), 또는 제1 도전형 반도체층(260)의 상부면으로부터 전반사되어 재흡수되거나 산란되는 것이 방지될 수 있으므로, 발광소자(200)의 광 추출 효율의 향상에 기여할 수 있다.
발광 구조물(270)의 측면 및 상부 영역에는 패시베이션(미도시)이 형성될 수 있으며, 패시베이션(미도시)은 절연성 재질로 형성될 수 있다.
도 6 은 발광소자의 전류에 따른 내부양자효율(IQE : Internel Quantum Efficiency)을 도시한 그래프이다.
도 6 을 참조하면, 활성층에서 장벽층은 언도프드 GaN을 포함하고, 우물층은 InGaN을 포함하는 발광소자의 전류에 따른 내부양자효율(b)과 실시예에 따른 발광소자의 전류에 따른 내부양자효율(a)을 비교할 수 있다.
실시예에 따른 발광소자의 경우 저전류 영역에서 장벽층이 언도프드 GaN을 포함하는 발광소자에 비해서 내부양자효율이 뛰어난 것을 확인할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 발광소자 패키지(300)를 나타낸 사시도이며, 도 7b는 다른 실시예에 따른 발광소자 패키지(300)의 단면을 도시한 단면도이다.
도 7a 및 도 7b 를 참조하면, 실시예에 따른 발광소자 패키지(300)는 캐비티가 형성된 몸체(310), 몸체(310)에 실장된 제1 및 제2 전극(340, 350) 제1 및 제2 전극과 전기적으로 연결되는 발광소자(320) 및 캐비티에 형성되는 봉지재(330)를 포함할 수 있고, 봉지재(330)는 형광체(미도시)를 포함할 수 있다
몸체(310)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 알루미늄(Al), 알루미늄 나이트라이드(AlN), 액정폴리머(PSG, photo sensitive glass), 폴리아미드9T(PA9T), 신지오택틱폴리스티렌(SPS), 금속 재질, 사파이어(Al2O3), 베릴륨 옥사이드(BeO), 인쇄회로기판(PCB, Printed Circuit Board), 세라믹 중 적어도 하나로 형성될 수 있다. 몸체(310)는 사출 성형, 에칭 공정 등에 의해 형성될 수 있으나 이에 대해 한정하지는 않는다.
몸체(310)의 내측면은 경사면이 형성될 수 있다. 이러한 경사면의 각도에 따라 발광소자(320)에서 방출되는 광의 반사각이 달라질 수 있으며, 이에 따라 외부로 방출되는 광의 지향각을 조절할 수 있다.
몸체(310)에 형성되는 캐비티를 위에서 바라본 형상은 원형, 사각형, 다각형, 타원형 등의 형상일 수 있으며, 특히 모서리가 곡선인 형상일 수도 있으나 이에 한정되는 것은 아니다.
봉지재(330)는 캐비티에 충진될 수 있으며, 형광체(미도시)를 포함할 수 있다. 봉지재(330)는 투명한 실리콘, 에폭시, 및 기타 수지 재질로 형성될 수 있다. 봉지재(330)는 캐비티 내에 충진한 후, 이를 자외선 또는 열 경화하는 방식으로 형성될 수 있다.
형광체(미도시)는 발광소자(320)에서 방출되는 광의 파장에 따라 종류가 선택되어 발광소자 패키지(300)가 백색광을 구현하도록 할 수 있다.
봉지재(330)에 포함되어 있는 형광체(미도시)는 발광소자(320)에서 방출되는 광의 파장에 따라 청색 발광 형광체, 청록색 발광 형광체, 녹색 발광 형광체, 황녹색 발광 형광체, 황색 발광 형광체, 황적색 발광 형광체, 오렌지색 발광 형광체, 및 적색 발광 형광체중 하나가 적용될 수 있다.
형광체(미도시)는 발광소자(320)에서 방출되는 제1 빛을 가지는 광에 의해 여기 되어 제2 빛을 생성할 수 있다. 예를 들어, 발광소자(320)가 청색 발광 다이오드이고 형광체(미도시)가 황색 형광체인 경우, 황색 형광체는 청색 빛에 의해 여기되어 황색 빛을 방출할 수 있으며, 청색 발광 다이오드에서 발생한 청색 빛 및 청색 빛에 의해 여기 되어 발생한 황색 빛이 혼색됨에 따라 발광소자 패키지(300)는 백색 빛을 제공할 수 있다.
발광소자(320)가 녹색 발광 다이오드인 경우는 magenta 형광체 또는 청색과 적색의 형광체(미도시)를 혼용하는 경우, 발광소자(320)가 적색 발광 다이오드인 경우는 Cyan형광체 또는 청색과 녹색 형광체를 혼용하는 경우를 예로 들 수 있다.
형광체(미도시)는 YAG계, TAG계, 황화물계, 실리케이트계, 알루미네이트계, 질화물계, 카바이드계, 니트리도실리케이트계, 붕산염계, 불화물계, 인산염계 등의 공지된 것일 수 있다.
몸체(310)에는 제1 전극(340) 및 제2 전극(350)이 실장될 수 있다. 제1 전극(340) 및 제2 전극(350)은 발광소자(320)와 전기적으로 연결되어 발광소자(320)에 전원을 공급할 수 있다.
제1 전극(340) 및 제2 전극(350)은 서로 전기적으로 분리되며, 발광소자(320)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있다. 제1 전극(340) 및 제2 전극(350)은 발광소자(320)에서 발생된 열을 외부로 배출시킬 수 있다.
도 7b에서는 발광소자(320)가 제1 전극(340) 상에 실장되었으나, 이에 한정되지 않으며, 발광소자(320)와 제1 전극(340) 및 제2 전극(350)은 와이어 본딩(wire bonding) 방식, 플립 칩(flip chip) 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
제1 전극(340) 및 제2 전극(350)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 알루미늄(Al), 인듐(In), 팔라듐(Pd), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 하프늄(Hf), 루테늄(Ru), 철(Fe) 중에서 하나 이상의 물질 또는 합금을 포함할 수 있다. 제1 전극(340) 및 제2 전극(350)은 단층 또는 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광소자(320)는 제1 전극(340) 상에 실장되며, 예를 들어, 적색, 녹색, 청색, 백색 등의 빛을 방출하는 발광 소자 또는 자외선을 방출하는 UV(Ultra Violet) 발광 소자일 수 있으나, 이에 대해 한정하지는 않는다. 발광 소자(320)는 한 개 이상 실장될 수 있다.
발광소자(320)는 그 전기 단자들이 모두 상부 면에 형성된 수평형 타입(Horizontal type)이거나, 또는 상, 하부 면에 형성된 수직형 타입(Vertical type), 또는 플립 칩 모두에 적용 가능하다.
발광소자 패키지(300)는 발광소자를 포함할 수 있다.
발광소자(320)는 장벽층(미도시)이 인듐(In)을 포함하고 복수개의 장벽층(미도시)이 도핑농도가 다르도록 p 도핑될 수 있다. 발광소자(320)는 복수개의 장벽층(미도시)이 인듐(In)을 포함하고 p 도핑되어 제2 도전형 반도체층(미도시)에서 제공된 정공의 이동도를 유지하여 모든 우물층(미도시)에 정공을 제공할 수 있다.
상기 장벽층(미도시)을 포함한 발광소자(320)를 포함하여 발광소자 패키지(300)의 신뢰도와 광추출량을 극대화할 수 있다.
실시예에 따른 발광소자 패키지(300)는 복수개가 기판 상에 어레이되며, 발광소자 패키지(300)의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
발광소자 패키지(300), 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 발광소자(미도시) 또는 발광소자 패키지(300)를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 8a는 일 실시예에 따른 발광소자를 포함하는 조명 시스템(400)을 도시한 사시도이며, 도 8b는 도 8a의 조명 시스템의 D-D' 도시한 단면도이다.
즉, 도 8b 는 도 8a의 조명 시스템(400)을 길이방향(Z)과 높이방향(X)의 면으로 자르고, 수평방향(Y)으로 바라본 단면도이다.
도 8a 및 도 8b를 참조하면, 조명 시스템(400)은 몸체(410), 몸체(410)와 체결되는 커버(430) 및 몸체(410)의 양단에 위치하는 마감캡(450)을 포함할 수 있다.
몸체(410)의 하부면에는 발광소자 모듈(443)이 체결되며, 몸체(410)는 발광소자 패키지(444)에서 발생한 열이 몸체(410)의 상부면을 통해 외부로 방출할 수 있도록 전도성 및 열 발산 효과가 우수한 금속재질로 형성될 수 있고, 이에 한정하지 아니한다.
발광소자 패키지(444)는 발광소자(미도시)를 포함할 수 있다.
발광소자(미도시)는 장벽층(미도시)이 인듐(In)을 포함하고 복수개의 장벽층(미도시)이 도핑농도가 다르도록 p 도핑될 수 있다. 발광소자(미도시)는 복수개의 장벽층(미도시)이 인듐(In)을 포함하고 p 도핑되어 제2 도전형 반도체층(미도시)에서 제공된 정공의 이동도를 유지하여 모든 우물층(미도시)에 정공을 제공할 수 있다.
상기 장벽층(미도시)을 포함한 발광소자(미도시)를 포함하여 발광소자 패키지(444) 및 조명 시스템(400)의 신뢰도와 광추출량을 극대화할 수 있다.
발광소자 패키지(444)는 기판(442) 상에 다색, 다열로 실장되어 모듈을 이룰 수 있으며, 동일한 간격으로 실장되거나 또는 필요에 따라서 다양한 이격 거리를 가지고 실장될 수 있어 밝기 등을 조절할 수 있다. 기판(442)으로 MCPCB(Metal Core PCB) 또는 FR4 재질의 PCB 를 사용할 수 있다.
커버(430)는 몸체(410)의 하부면을 감싸도록 원형의 형태로 형성될 수 있으며, 이에 한정되지 않는다.
커버(430)는 내부의 발광소자 모듈(443)을 외부의 이물질 등으로부터 보호할 수 있다. 커버(430)는 발광소자 패키지(444)에서 발생한 광의 눈부심을 방지하고, 외부로 광을 균일하게 방출할 수 있도록 확산입자를 포함할 수 있으며, 또한 커버(430)의 내면 및 외면 중 적어도 어느 한 면에는 프리즘 패턴 등이 형성될 수 있다. 또한 커버(430)의 내면 및 외면 중 적어도 어느 한 면에는 형광체가 도포될 수도 있다.
발광소자 패키지(444)에서 발생하는 광은 커버(430)를 통해 외부로 방출되므로, 커버(430)는 광투과율이 우수하여야 하며, 발광소자 패키지(444)에서 발생하는 열에 견딜 수 있도록 충분한 내열성을 구비하고 있어야 하는바, 커버(430)는 폴리에틸렌테레프탈레이트 (Polyethylene Terephthalate; PET), 폴리카보네이트(Polycarbonate; PC), 또는 폴리메틸 메타크릴레이트(Polymethyl Methacrylate; PMMA) 등을 포함하는 재질로 형성될 수 있다.
마감캡(450)은 몸체(410)의 양단에 위치하며 전원장치(미도시)를 밀폐하는 용도로 사용될 수 있다. 마감캡(450)에는 전원 핀(452)이 형성되어 있어, 실시예에 따른 조명 시스템(400)은 기존의 형광등을 제거한 단자에 별도의 장치 없이 곧바로 사용할 수 있게 된다.
도 9 는 일 실시예에 따른 발광소자를 포함하는 액정표시장치의 분해 사시도이다.
도 9 는 에지-라이트 방식으로, 액정 표시 장치(500)는 액정표시패널(510)과 액정표시패널(510)로 빛을 제공하기 위한 백라이트 유닛(570)을 포함할 수 있다.
액정표시패널(510)은 백라이트 유닛(570)으로부터 제공되는 광을 이용하여 화상을 표시할 수 있다. 액정표시패널(510)은 액정을 사이에 두고 서로 대향하는 컬러 필터 기판(512) 및 박막 트랜지스터 기판(514)을 포함할 수 있다.
컬러 필터 기판(512)은 액정표시패널(510)을 통해 디스플레이되는 화상의 색을 구현할 수 있다.
박막 트랜지스터 기판(514)은 구동 필름(517)을 통해 다수의 회로부품이 실장되는 인쇄회로기판(518)과 전기적으로 접속되어 있다. 박막 트랜지스터 기판(514)은 인쇄회로기판(518)으로부터 제공되는 구동 신호에 응답하여 인쇄회로기판(518)으로부터 제공되는 구동 전압을 액정에 인가할 수 있다.
박막 트랜지스터 기판(514)은 유리나 플라스틱 등과 같은 투명한 재질의 다른 기판상에 박막으로 형성된 박막 트랜지스터 및 화소 전극을 포함할 수 있다.
백라이트 유닛(570)은 빛을 출력하는 발광소자 모듈(520), 발광소자 모듈(520)로부터 제공되는 빛을 면광원 형태로 변경시켜 액정표시패널(510)로 제공하는 도광판(530), 도광판(530)으로부터 제공된 빛의 휘도 분포를 균일하게 하고 수직 입사성을 향상시키는 다수의 필름(550, 560, 564) 및 도광판(530)의 후방으로 방출되는 빛을 도광판(530)으로 반사시키는 반사 시트(540)로 구성된다.
발광소자 모듈(520)은 복수의 발광소자 패키지(524)와 복수의 발광소자 패키지(524)가 실장되어 모듈을 이룰 수 있도록 인쇄회로기판(522)을 포함할 수 있다.
발광소자 패키지(524)는 발광소자를 포함할 수 있다.
발광소자(미도시)는 장벽층(미도시)이 인듐(In)을 포함하고 복수개의 장벽층(미도시)이 도핑농도가 다르도록 p 도핑될 수 있다. 발광소자(미도시)는 복수개의 장벽층(미도시)이 인듐(In)을 포함하고 p 도핑되어 제2 도전형 반도체층(미도시)에서 제공된 정공의 이동도를 유지하여 모든 우물층(미도시)에 정공을 제공할 수 있다.
상기 장벽층(미도시)을 포함한 발광소자(미도시)를 포함하여 발광소자 패키지(524) 및 백라이트 유닛(570)의 신뢰도와 광추출량을 극대화할 수 있다.
백라이트 유닛(570)은 도광판(530)으로부터 입사되는 빛을 액정 표시 패널(510) 방향으로 확산시키는 확산필름(566)과, 확산된 빛을 집광하여 수직 입사성을 향상시키는 프리즘필름(550)으로 구성될 수 있으며, 프리즘필름(550)를 보호하기 위한 보호필름(564)을 포함할 수 있다.
도 10 은 실시예에 따른 발광소자를 포함하는 액정표시장치의 분해 사시도이다. 다만, 도 9 에서 도시하고 설명한 부분에 대해서는 반복하여 상세히 설명하지 않는다.
도 10 은 실시예에 따른 직하 방식의 액정 표시 장치(600)를 나타낸다. 액정 표시 장치(600)는 액정표시패널(610)과 액정표시패널(610)로 빛을 제공하기 위한 백라이트 유닛(670)을 포함할 수 있다. 액정표시패널(610)은 도 11에서 설명한 바와 동일하므로, 상세한 설명은 생략한다.
백라이트 유닛(670)은 복수의 발광소자 모듈(623), 반사시트(624), 발광소자 모듈(623)과 반사시트(624)가 수납되는 하부 섀시(630), 발광소자 모듈(623)의 상부에 배치되는 확산판(640) 및 다수의 광학필름(660)을 포함할 수 있다.
발광소자 모듈(623)은 복수의 발광소자 패키지(622)와 복수의 발광소자 패키지(622)가 실장되어 모듈을 이룰 수 있도록 인쇄회로기판(621)을 포함할 수 있다.
발광소자 패키지(622)는 발광소자를 포함할 수 있다.
발광소자(미도시)는 장벽층(미도시)이 인듐(In)을 포함하고 복수개의 장벽층(미도시)이 도핑농도가 다르도록 p 도핑될 수 있다. 발광소자(미도시)는 복수개의 장벽층(미도시)이 인듐(In)을 포함하고 p 도핑되어 제2 도전형 반도체층(미도시)에서 제공된 정공의 이동도를 유지하여 모든 우물층(미도시)에 정공을 제공할 수 있다.
상기 장벽층(미도시)을 포함한 발광소자(미도시)를 포함하여 발광소자 패키지(622) 및 백라이트 유닛(670)의 신뢰도와 광추출량을 극대화할 수 있다.
반사 시트(624)는 발광소자 패키지(622)에서 발생한 빛을 액정표시패널(610)이 위치한 방향으로 반사시켜 빛의 이용 효율을 향상시킨다.
발광소자 모듈(623)에서 발생한 빛은 확산판(640)에 입사하며, 확산판(640)의 상부에는 광학 필름(660)이 배치된다. 광학 필름(660)은 확산 필름(666), 프리즘필름(650) 및 보호필름(664)를 포함하여 구성된다.
실시예에 따른 발광소자는 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다
110 : 기판 120 : 제1 도전형 반도체층
130 : 활성층 140 : 전자차단층
150 : 제2 도전형 반도체층 160 : 발광구조물
172 : 제2 전극 174 : 제1 전극
300 : 발광소자 패키지.

Claims (15)

  1. 제1 도전형으로 도핑된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되고, 복수의 우물층과 장벽층을 포함하는 다중양자우물구조(MQW)의 활성층;
    상기 활성층 상에 배치되고 제2 도전형으로 도핑된 제2 도전형 반도체층;을 포함하고,
    상기 복수의 장벽층 각각은 상기 제2 도전형으로 도핑되며, 상기 장벽층의 상기 도핑 농도는 상기 제2 도전형 반도체층 방향으로 갈수록 증가하는 발광소자.
  2. 제1항에 있어서,
    상기 제2 도전형은 p형인 발광소자.
  3. 제1항에 있어서,
    상기 장벽층은 적어도 4개의 제1 장벽층, 제2 장벽층, 제3 장벽층, 및 제4 장벽층을 포함하고,
    상기 제1 장벽층은 상기 도핑 농도가 1×1016 내지 1×1017 cm- 3 인 발광소자.
  4. 제3항에 있어서,
    상기 제4 장벽층은 상기 도핑 농도가 1.5×1017 내지 1.5×1018 cm- 3 인 발광소자.
  5. 제4항에 있어서,
    상기 제2 장벽층은 상기 도핑 농도가 3×1016 내지 3×1017 cm- 3 이고,
    상기 제3 장벽층은 상기 도핑 농도가 9×1016 내지 9×1017 cm- 3 인 발광소자.
  6. 제1항에 있어서,
    상기 장벽층은 인듐(In)을 포함하는 발광소자.
  7. 제6항에 있어서,
    상기 장벽층은 InxGa1 - xN (0<x<1)를 포함하는 발광소자.
  8. 제7항에 있어서,
    상기 x는 0.01 내지 0.05인 발광소자.
  9. 제7항에 있어서,
    상기 우물층은 InyGa1 - yN (0<y<1, x<y)를 포함하는 발광소자.
  10. 제9항에 있어서,
    상기 y는 0.08 내지 0.13인 발광소자.
  11. 제10항에 있어서,
    상기 우물층의 두께는 3 내지 5nm 이고, 상기 장벽층의 두께는 5 내지 10nm인 발광소자.
  12. 제1항에 있어서,
    상기 복수의 장벽층은 에너지 밴드갭이 서로 다른 발광소자.
  13. 제1항에 있어서,
    상기 장벽층은 적어도 세개인 제1 장벽층, 제2 장벽층, 및 제3 장벽층을 포함하고, 상기 제2 장벽층은 에너지 밴드갭이 상기 제1 장벽층 및 상기 제3 장벽층의 에너지 밴드갭보다 작은 발광소자.
  14. 제1항에 있어서,
    상기 장벽층은 적어도 세개인 제1 장벽층, 제2 장벽층, 및 제3 장벽층을 포함하고, 상기 제2 장벽층은 에너지 밴드갭이 상기 제1 장벽층 및 상기 제3 장벽층의 에너지 밴드갭보다 큰 발광소자.
  15. 제1항에 있어서,
    상기 우물층은 복수개이고,
    복수개의 우물층은 서로 에너지 밴드갭이 동일한 발광소자.
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