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KR20130031525A - 발광소자, 발광소자 패키지, 라이트 유닛 - Google Patents

발광소자, 발광소자 패키지, 라이트 유닛 Download PDF

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KR20130031525A
KR20130031525A KR1020110095153A KR20110095153A KR20130031525A KR 20130031525 A KR20130031525 A KR 20130031525A KR 1020110095153 A KR1020110095153 A KR 1020110095153A KR 20110095153 A KR20110095153 A KR 20110095153A KR 20130031525 A KR20130031525 A KR 20130031525A
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KR
South Korea
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light emitting
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semiconductor layer
conductivity type
emitting device
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Inventor
정환희
Original Assignee
엘지이노텍 주식회사
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Publication date
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Abstract

실시 예에 따른 발광소자는, 제1 도전형의 제1 반도체층, 상기 제1 도전형의 제1 반도체층 아래에 제1 활성층, 상기 제1 활성층 아래에 제2 도전형의 제2 반도체층을 포함하는 제1 발광구조물; 상기 제1 발광구조물 아래에 제1 반사전극; 제1 도전형의 제3 반도체층, 상기 제1 도전형의 제3 반도체층 아래에 제2 활성층, 상기 제2 활성층 아래에 제2 도전형의 제4 반도체층을 포함하는 제2 발광구조물; 상기 제2 발광구조물 아래에 제2 반사전극; 상기 제1 도전형의 제1 반도체층에 전기적으로 연결된 컨택부; 상기 컨택부와 상기 제2 반사전극에 전기적으로 연결되어 상기 컨택부 또는 상기 제2 반사전극에 인가되는 전류 또는 전압을 제어하는 전류 또는 전압 제어소자; 를 포함한다.

Description

발광소자, 발광소자 패키지, 라이트 유닛 {LIGHT EMITTING DEVICE, LIGHT EMITTING DEVICE PACKAGE, AND LIGHT UNIT}
실시 예는 발광소자, 발광소자 패키지, 라이트 유닛에 관한 것이다.
발광소자의 하나로서 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선, 자외선과 같은 빛의 형태로 변환한다.
발광소자의 광 효율이 증가됨에 따라 표시장치, 조명기기를 비롯한 다양한 분야에 발광소자가 적용되고 있다.
실시 예는 신뢰성이 확보되며 전기적으로 직렬 연결된 복수의 발광 셀을 포함하는 발광소자, 발광소자 패키지, 라이트 유닛을 제공한다.
실시 예에 따른 발광소자는, 제1 도전형의 제1 반도체층, 상기 제1 도전형의 제1 반도체층 아래에 제1 활성층, 상기 제1 활성층 아래에 제2 도전형의 제2 반도체층을 포함하는 제1 발광구조물; 상기 제1 발광구조물 아래에 제1 반사전극; 제1 도전형의 제3 반도체층, 상기 제1 도전형의 제3 반도체층 아래에 제2 활성층, 상기 제2 활성층 아래에 제2 도전형의 제4 반도체층을 포함하는 제2 발광구조물; 상기 제2 발광구조물 아래에 제2 반사전극; 상기 제1 도전형의 제1 반도체층에 전기적으로 연결된 컨택부; 상기 컨택부와 상기 제2 반사전극에 전기적으로 연결되어 상기 컨택부 또는 상기 제2 반사전극에 인가되는 전류 또는 전압을 제어하는 전류 또는 전압 제어소자; 를 포함한다.
실시 예에 따른 발광소자는, 제2 도전형 반도체층, 상기 제2 도전형 반도체층 위에 활성층, 상기 활성층 위에 제1 도전형 반도체층을 각각 포함하는 복수의 발광 셀; 상기 복수의 발광 셀 중에서 제1 발광 셀의 제1 도전형 반도체층에 전기적으로 연결된 컨택부; 상기 컨택부와 상기 제1 발광 셀에 인접한 제2 발광 셀의 제2 도전형 반도체층에 전기적으로 연결되어 전류 또는 전압을 제어하는 전류 또는 전압 제어소자; 를 포함한다.
실시 예에 따른 발광소자 패키지는, 몸체; 상기 몸체 위에 배치된 발광소자; 상기 발광소자에 전기적으로 연결된 제1 리드 전극 및 제2 리드 전극; 을 포함하고, 상기 발광소자는, 제1 도전형의 제1 반도체층, 상기 제1 도전형의 제1 반도체층 아래에 제1 활성층, 상기 제1 활성층 아래에 제2 도전형의 제2 반도체층을 포함하는 제1 발광구조물; 상기 제1 발광구조물 아래에 제1 반사전극; 제1 도전형의 제3 반도체층, 상기 제1 도전형의 제3 반도체층 아래에 제2 활성층, 상기 제2 활성층 아래에 제2 도전형의 제4 반도체층을 포함하는 제2 발광구조물; 상기 제2 발광구조물 아래에 제2 반사전극; 상기 제1 도전형의 제1 반도체층에 전기적으로 연결된 컨택부; 상기 컨택부와 상기 제2 반사전극에 전기적으로 연결되어 상기 컨택부 또는 상기 제2 반사전극에 인가되는 전류 또는 전압을 제어하는 전류 또는 전압 제어소자; 를 포함한다.
실시 예에 따른 발광소자 패키지는, 몸체; 상기 몸체 위에 배치된 발광소자; 상기 발광소자에 전기적으로 연결된 제1 리드 전극 및 제2 리드 전극; 을 포함하고, 상기 발광소자는, 제2 도전형 반도체층, 상기 제2 도전형 반도체층 위에 활성층, 상기 활성층 위에 제1 도전형 반도체층을 각각 포함하는 복수의 발광 셀; 상기 복수의 발광 셀 중에서 제1 발광 셀의 제1 도전형 반도체층에 전기적으로 연결된 컨택부; 상기 컨택부와 상기 제1 발광 셀에 인접한 제2 발광 셀의 제2 도전형 반도체층에 전기적으로 연결되어 전류 또는 전압을 제어하는 전류 또는 전압 제어소자; 를 포함한다.
실시 예에 따른 라이트 유닛은, 기판; 상기 기판 위에 배치된 발광소자; 상기 발광소자로부터 제공되는 빛이 지나가는 광학 부재; 를 포함하고, 상기 발광소자는, 제1 도전형의 제1 반도체층, 상기 제1 도전형의 제1 반도체층 아래에 제1 활성층, 상기 제1 활성층 아래에 제2 도전형의 제2 반도체층을 포함하는 제1 발광구조물; 상기 제1 발광구조물 아래에 제1 반사전극; 제1 도전형의 제3 반도체층, 상기 제1 도전형의 제3 반도체층 아래에 제2 활성층, 상기 제2 활성층 아래에 제2 도전형의 제4 반도체층을 포함하는 제2 발광구조물; 상기 제2 발광구조물 아래에 제2 반사전극; 상기 제1 도전형의 제1 반도체층에 전기적으로 연결된 컨택부; 상기 컨택부와 상기 제2 반사전극에 전기적으로 연결되어 상기 컨택부 또는 상기 제2 반사전극에 인가되는 전류 또는 전압을 제어하는 전류 또는 전압 제어소자; 를 포함한다.
실시 예에 따른 라이트 유닛은, 기판; 상기 기판 위에 배치된 발광소자; 상기 발광소자로부터 제공되는 빛이 지나가는 광학 부재; 를 포함하고, 상기 발광소자는, 제2 도전형 반도체층, 상기 제2 도전형 반도체층 위에 활성층, 상기 활성층 위에 제1 도전형 반도체층을 각각 포함하는 복수의 발광 셀; 상기 복수의 발광 셀 중에서 제1 발광 셀의 제1 도전형 반도체층에 전기적으로 연결된 컨택부; 상기 컨택부와 상기 제1 발광 셀에 인접한 제2 발광 셀의 제2 도전형 반도체층에 전기적으로 연결되어 전류 또는 전압을 제어하는 전류 또는 전압 제어소자; 를 포함한다.
실시 예에 따른 발광소자, 발광소자 패키지, 라이트 유닛은 신뢰성이 확보되고 전기적으로 직렬 연결된 복수의 발광 셀을 제공할 수 있다.
도 1은 실시 예에 따른 발광소자를 개념적으로 나타낸 도면이다.
도 2는 실시 예에 따른 발광소자를 나타낸 도면이다.
도 3 내지 도 7은 실시 예에 따른 발광소자 제조방법을 나타낸 도면이다.
도 8 내지 도 10은 실시 예에 따른 발광소자의 변형 예를 나타낸 도면이다.
도 11은 실시 예에 따른 발광소자 패키지를 나타낸 도면이다.
도 12는 실시 예에 따른 표시장치를 나타낸 도면이다.
도 13은 실시 예에 따른 표시장치의 다른 예를 나타낸 도면이다.
도 14는 실시 예에 따른 조명장치를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시 예들에 따른 발광소자, 발광소자 패키지, 라이트 유닛 및 발광소자 제조방법에 대해 상세히 설명하도록 한다.
도 1은 실시 예에 따른 발광소자를 개념적으로 나타낸 도면이다.
실시 예에 따른 발광소자는, 도 1에 나타낸 바와 같이, 복수의 발광 셀을 포함할 수 있다. 도 1에는 3 개의 발광 셀을 도시하였으나, 발광 셀은 2개로 구현될 수도 있고, 4 개 이상으로 구현될 수도 있다.
제1 발광 셀은 제1 도전형의 제1 반도체층(a1), 제1 활성층(a2), 제2 도전형의 제2 반도체층(a3)을 포함할 수 있다. 제2 발광 셀은 제1 도전형의 제3 반도체층(b1), 제2 활성층(b2), 제2 도전형의 제4 반도체층(b3)을 포함할 수 있다. 제3 발광 셀은 제1 도전형의 제5 반도체층(c1), 제3 활성층(c2), 제2 도전형의 제6 반도체층(c3)을 포함할 수 있다.
실시 예에 따른 발광소자는 제1 전류 또는 전압 제어소자와 제2 전류 또는 전압 제어소자를 포함할 수 있다. 상기 제1 전류 또는 전압 제어소자는 상기 제1 발광 셀과 상기 제2 발광 셀 사이에 배치될 수 있다. 상기 제2 전류 또는 전압 제어소자는 상기 제2 발광 셀과 상기 제3 발광 셀 사이에 배치될 수 있다.
상기 제1 전류 또는 전압 제어소자는 제1 전극(E11), 제2 전극(E12), 제3 전극(E13), 제1 반도체 소자(S1)를 포함할 수 있다. 상기 제2 전극(E12)과 상기 제1 반도체 소자(S1) 사이에 제1 산화물/유전체층(E14)이 더 포함될 수 있다.
상기 제2 전류 또는 전압 제어소자는 제4 전극(E21), 제5 전극(E22), 제6 전극(E23), 제2 반도체 소자(S2)를 포함할 수 있다. 상기 제5 전극(E22)과 상기 제2 반도체 소자(S2) 사이에 산화물/유전체층(E24)이 더 포함될 수 있다.
상기 제1 전류 또는 전압 제어소자는 상기 제1 발광 셀의 제1 반도체층(a1)과 상기 제2 발광 셀의 제4 반도체층(b3) 사이에 전기적으로 연결될 수 있다. 상기 제1 반도체층(a1)과 상기 제1 전류 또는 전압 제어소자의 제1 전극(E11) 사이에 제1 컨택부(T11)가 배치될 수 있으며, 상기 제1 전류 또는 전압 제어소자의 제3 전극(E13)과 상기 제4 반도체층(b3) 사이에 제2 컨택부(T12)가 배치될 수 있다. 상기 제1 전류 또는 전압 제어소자는 상기 제2 전극(E12)에 인가되는 전압의 조절을 통하여 상기 제1 반도체층(a1)과 상기 제4 반도체층(b3) 사이의 전류 또는 전압을 제어할 수 있다.
상기 제2 전류 또는 전압 제어소자는 상기 제2 발광 셀의 제3 반도체층(b1)과 상기 제3 발광 셀의 제6 반도체층(c3) 사이에 전기적으로 연결될 수 있다. 상기 제3 반도체층(b1)과 상기 제2 전류 또는 전압 제어소자의 제4 전극(E21) 사이에 제3 컨택부(T21)가 배치될 수 있으며, 상기 제2 전류 또는 전압 제어소자의 제6 전극(E23)과 상기 제6 반도체층(c3) 사이에 제4 컨택부(T22)가 배치될 수 있다. 상기 제2 전류 또는 전압 제어소자는 상기 제5 전극(E22)에 인가되는 전압의 조절을 통하여 상기 제3 반도체층(b1)과 상기 제6 반도체층(c3) 사이의 전류 또는 전압을 제어할 수 있다.
상기 제1 전류 또는 전압 제어소자와 상기 제2 전류 또는 전압 제어소자는 예를 들어 바이폴라 트랜지스터 또는 FET 트랜지스터를 포함할 수 있다. 상기 제1 전류 또는 전압 제어소자와 상기 제2 전류 또는 전압 제어소자는 npn형 트랜지스터 또는 pnp형 트랜지스터를 포함할 수 있다.
실시 예에 따른 발광소자는 각 발광 셀간에 전류 또는 전압 제어소자를 배치함으로써, 설계한 전압/전류보다 높은 전압/전류가 인가되는 경우에도 제2 전극(E12), 제5 전극(E22)에 인가되는 전압을 조절함으로써 각 발광 셀간에 흐르는 전류와 전압을 제어할 수 있게 된다.
이하에서는 구체적인 발광소자의 구현 예를 설명하기로 한다. 도 2는 실시 예에 따른 발광소자를 나타낸 도면이다.
실시 예에 따른 발광소자는, 도 2에 도시된 바와 같이, 제1 발광구조물(10), 제2 발광구조물(20), 제1 반사전극(17), 제2 반사전극(27), 전극(80)을 포함할 수 있다. 도 2에는 2 개의 발광구조물이 배치된 경우를 나타내었으나, 실시 예에 따른 발광소자는 3 개의 발광구조물을 포함할 수도 있으며 또한 4 개 이상의 발광구조물을 포함할 수도 있다. 상기 복수의 발광구조물들은 전기적으로 직렬 구조로 연결될 수 있다. 상기 복수의 발광구조물들은 지지기판(70) 위에 배치될 수 있다.
상기 제1 발광구조물(10)은 제1 도전형의 제1 반도체층(11), 제1 활성층(12), 제2 도전형의 제2 반도체층(13)을 포함할 수 있다. 상기 제1 활성층(12)은 상기 제1 도전형의 제1 반도체층(11)과 상기 제2 도전형의 제2 반도체층(13) 사이에 배치될 수 있다. 상기 제1 활성층(12)은 상기 제1 도전형의 제1 반도체층(11) 아래에 배치될 수 있으며, 상기 제2 도전형의 제2 반도체층(13)은 상기 제1 활성층(12) 아래에 배치될 수 있다.
예로써, 상기 제1 도전형의 제1 반도체층(11)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형의 제2 반도체층(13)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한 상기 제1 도전형의 제1 반도체층(11)이 p형 반도체층으로 형성되고, 상기 제2 도전형의 제2 반도체층(13)이 n형 반도체층으로 형성될 수도 있다.
상기 제1 도전형의 제1 반도체층(11)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형의 제1 반도체층(11)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 도전형의 제1 반도체층(11)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제1 활성층(12)은 상기 제1 도전형의 제1 반도체층(11)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형의 제2 반도체층(13)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 제1 활성층(12)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 제1 활성층(12)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 활성층(12)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 활성층(12)이 상기 다중 양자 우물 구조로 구현된 경우, 상기 제1 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 구현될 수 있다.
상기 제2 도전형의 제2 반도체층(13)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형의 제2 반도체층(13)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형의 제2 반도체층(13)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제1 도전형의 제1 반도체층(11)이 p형 반도체층을 포함하고 상기 제2 도전형의 제2 반도체층(13)이 n형 반도체층을 포함할 수도 있다. 또한, 상기 제2 도전형의 제2 반도체층(13) 아래에는 n형 또는 p형 반도체층을 포함하는 반도체층이 더 형성될 수도 있다. 이에 따라, 상기 제1 발광구조물(10)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다. 또한, 상기 제1 도전형의 제1 반도체층(11) 및 상기 제2 도전형의 제2 반도체층(13) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 제1 발광구조물(10)의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 제1 도전형의 제1 반도체층(11)과 상기 제1 활성층(12) 사이에는 제1 도전형 InGaN/GaN 슈퍼래티스 구조 또는 InGaN/InGaN 슈퍼래티스 구조가 형성될 수도 있다. 또한, 상기 제2 도전형의 제2 반도체층(13)과 상기 제1 활성층(12) 사이에는 제2 도전형의 AlGaN층이 형성될 수도 있다.
그리고, 상기 제2 발광구조물(20)은 제1 도전형의 제3 반도체층(21), 제2 활성층(22), 제2 도전형의 제4 반도체층(23)을 포함할 수 있다. 상기 제2 활성층(22)은 상기 제1 도전형의 제3 반도체층(21)과 상기 제2 도전형의 제4 반도체층(23) 사이에 배치될 수 있다. 상기 제2 활성층(22)은 상기 제1 도전형의 제3 반도체층(21) 아래에 배치될 수 있으며, 상기 제2 도전형의 제4 반도체층(23)은 상기 제2 활성층(22) 아래에 배치될 수 있다. 상기 제2 발광구조물(20)은 위에서 설명된 상기 제1 발광구조물(10)에 준하여 유사하게 형성될 수 있다.
상기 제1 발광구조물(10) 아래에 제1 오믹접촉층(15)과 상기 제1 반사전극(17)이 배치될 수 있다. 상기 제1 발광구조물(10) 아래 및 상기 제1 오믹접촉층(15) 둘레에 제1 채널층(16)이 배치될 수 있다.
상기 제1 채널층(16)은 예를 들어, 전기 절연성을 갖는 재질로 형성될 수 있다. 상기 제1 채널층(16)은 예컨대 산화물 또는 질화물로 구현될 수 있다. 예를 들어, 상기 제1 채널층(16)은 Si02, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 상기 제1 채널층(16)은 아이솔레이션층으로 지칭될 수도 있다.
상기 제1 발광구조물(10)과 상기 제1 오믹접촉층(15) 사이에 제1 전류차단층(CBL: Current Blocking Layer)(18)이 배치될 수 있다. 상기 제1 전류차단층(18)은 상기 제1 활성층(12)의 일부 영역에 전류가 집중되는 현상을 완화하여 실시 예에 따른 발광 소자의 발광 효율을 향상시킬 수 있다.
상기 제1 전류차단층(18)은 전기 절연성을 갖거나, 상기 제1 발광구조물(10)과 쇼트키 접촉을 형성하는 재질을 이용하여 형성될 수 있다. 상기 제1 전류차단층(18)은 산화물, 질화물 또는 금속으로 형성될 수 있다. 상기 제1 전류차단층(18)은, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
상기 제1 채널층(16)과 상기 제1 전류차단층(18)은 같은 물질로 형성될 수도 있으며, 서로 다른 물질로 형성될 수도 있다.
상기 제1 오믹접촉층(15)은 예컨대 투명 도전성 산화막층으로 형성될 수 있다. 상기 제1 오믹접촉층(15)은 예로서 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
상기 제1 반사전극(17)은 고 반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대 상기 제1 반사전극(17)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 상기 제1 반사전극(17)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투광성 전도성 물질을 이용하여 다층으로 형성될 수 있다. 예를 들어, 실시 예에서 상기 제1 반사전극(17)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 오믹접촉층(15)은 상기 제1 발광구조물(10)과 오믹 접촉이 되도록 형성될 수 있다. 또한 상기 제1 반사전극(17)은 상기 제1 발광구조물(10)로부터 입사되는 빛을 반사시켜 외부로 추출되는 광량을 증가시키는 기능을 수행할 수 있다.
또한, 상기 제2 발광구조물(20) 아래에 제2 오믹접촉층(25)과 상기 제2 반사전극(27)이 배치될 수 있다. 상기 제2 발광구조물(20) 아래 및 상기 제2 오믹접촉층(25) 둘레에 제2 채널층(26)이 배치될 수 있다.
상기 제2 채널층(26)은 예를 들어, 전기 절연성을 갖는 재질로 형성될 수 있다. 상기 제2 채널층(26)은 예컨대 산화물 또는 질화물로 구현될 수 있다. 예를 들어, 상기 제2 채널층(26)은 Si02, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 상기 제2 채널층(26)은 아이솔레이션층으로 지칭될 수도 있다.
상기 제2 발광구조물(20)과 상기 제2 오믹접촉층(25) 사이에 제2 전류차단층(28)이 배치될 수 있다. 상기 제2 전류차단층(28)은 상기 제2 활성층(22)의 일부 영역에 전류가 집중되는 현상을 완화하여 실시 예에 따른 발광 소자의 발광 효율을 향상시킬 수 있다.
상기 제2 전류차단층(28)은 전기 절연성을 갖거나, 상기 제2 발광구조물(20)과 쇼트키 접촉을 형성하는 재질을 이용하여 형성될 수 있다. 상기 제2 전류차단층(28)은 산화물, 질화물 또는 금속으로 형성될 수 있다. 상기 제2 전류차단층(28)은, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
상기 제2 채널층(26)과 상기 제2 전류차단층(18)은 같은 물질로 형성될 수도 있으며, 서로 다른 물질로 형성될 수도 있다.
상기 제2 오믹접촉층(25)은 예컨대 투명 도전성 산화막층으로 형성될 수 있다. 상기 제2 오믹접촉층(25)은 예로서 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
상기 제2 반사전극(27)은 고 반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대 상기 제2 반사전극(27)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 상기 제3 반사전극(37)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투광성 전도성 물질을 이용하여 다층으로 형성될 수 있다. 예를 들어, 실시 예에서 상기 제2 반사전극(27)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있다.
상기 제2 오믹접촉층(25)은 상기 제2 발광구조물(20)과 오믹 접촉이 되도록 형성될 수 있다. 또한 상기 제2 반사전극(27)은 상기 제2 발광구조물(20)로부터 입사되는 빛을 반사시켜 외부로 추출되는 광량을 증가시키는 기능을 수행할 수 있다.
상기 제1 발광구조물(10) 아래에 제1 컨택부(43)가 배치될 수 있다. 상기 제1 컨택부(43)는 상기 제1 도전형의 제1 반도체층(11)에 전기적으로 연결될 수 있다. 상기 제1 컨택부(43)는 상기 제1 도전형의 제1 반도체층(11)에 접촉될 수 있다. 상기 컨택부(43)는 상기 제1 도전형의 제1 반도체층(11) 내에 접촉될 수 있다.
상기 제1 컨택부(43)는 예컨대 Cr, Al, Ti, Ni, Pt, V 중에서 선택된 적어도 하나의 물질로 구현될 수 있다. 또한 상기 제1 컨택부(43)는 예컨대 투명 도전성 산화막층으로 형성될 수 있다. 상기 제1 컨택부(43)는 예로서 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
상기 제1 발광구조물(10)과 상기 제2 발광구조물(20) 사이의 아래에 전류 또는 전압 제어소자가 배치될 수 있다. 상기 전류 또는 전압 제어소자는 상기 제1 컨택부(43)에 전기적으로 연결될 수 있다. 상기 전류 또는 전압 제어소자는 상기 제2 반사전극(27)에 전기적으로 연결될 수 있다. 상기 전류 또는 전압 제어소자는 제2 컨택부(45)를 통하여 상기 제2 반사전극(27)에 전기적으로 연결될 수 있다.
상기 전류 또는 전압 제어소자는 제1층(31), 제2층(32), 제3층(33), 제4층(34)을 포함할 수 있다. 상기 제1층(31), 상기 제2층(32), 상기 제3층(33), 상기 제4층(34)은 반도체층으로 구현될 수 있다. 상기 제1층(31), 상기 제2층(32), 상기 제3층(33), 상기 제4층(34)은 상기 제1 발광구조물(10) 또는 상기 제2 발광구조물(20)을 형성하는 반도체 물질로 구현될 수 있으며, 또한 실리콘 등의 반도체 물질로 구현될 수도 있다.
예를 들어, 상기 제1층(31)과 상기 제4층(34)은 상기 제1 도전형의 제1 반도체층(11)과 유사한 물질로 구현될 수 있다. 예로써, 상기 제1층(31)과 상기 제4층(34)은 n-GaN층으로 구현될 수 있다. 상기 제2층(32)은 AlGaN층 또는 p-GaN층으로 구현될 수 있다. 상기 제3층(33)은 undoped n-GaN층으로 구현될 수 있다. 상기 제3층(33) 위에는 제어전극(35)이 배치될 수 있다. 상기 제3층(33)과 상기 제어전극(35) 사이에 제3 절연층(36)이 배치될 수 있다. 상기 제어전극(35)은 일종의 게이트 전극일 수 있다. 상기 제3 절연층(36)은 일종의 게이트 절연층일 수 있으며, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2, AlN, HfO 등의 물질로 구현될 수 있다.
상기 전류 또는 전압 제어소자는 npn형 트랜지스터 또는 pnp형 트랜지스터를 포함할 수 있다. 또한 상기 전류 또는 전압 제어소자는 바이폴라 트랜지스터 또는 FET 트랜지스터를 포함할 수 있다.
실시 예에 의하면, 상기 전류 또는 전압 제어소자는 상기 제어전극(35)에 인가되는 전압의 조절을 통하여 상기 제1 반도체층(11)과 상기 제4 반도체층(23) 사이의 전류 또는 전압을 제어할 수 있다.
실시 예에 따른 발광소자는 상기 제1 발광구조물(10)과 상기 제2 발광구조물(20) 간에 전류 또는 전압 제어소자를 배치함으로써, 설계한 전압/전류보다 높은 전압/전류가 인가되는 경우에도 상기 제어전극(35)에 인가되는 전압을 조절함으로써 상기 제1 발광구조물(10)과 상기 제2 발광구조물(20) 간에 흐르는 전류와 전압을 제어할 수 있게 된다.
한편, 상기 제1 컨택부(43)는 상기 제1 도전형의 제1 반도체층(11) 내부에 접촉될 수 있다. 예컨대, 상기 제1 도전형의 제1 반도체층(11)이 GaN층을 포함하여 구현될 수 있다. 이때, 반도체층의 성장 방향 및 식각 방향을 고려하면, 상기 제1 컨택부(43)는 상기 제1 도전형의 제1 반도체층(11)의 Ga 면(Ga face)에 접촉될 수 있다. 이와 같이 실시 예에 의하면 상기 제1 컨택부(43)가 상기 제1 도전형의 제1 반도체층(11)의 Ga 면에 접촉될 수 있으므로 N 면에 접촉되는 경우에 비하여 열적 안정성을 확보할 수 있게 된다. 또한 실시 예에 의하면 상기 제1 컨택부(43)가 제1 도전형의 제1 반도체층(11)의 Ga 면에 접촉될 수 있으므로 N 면에 접촉되는 경우에 비하여 동작 전압에 따른 특성곡선의 변동이 작게 되어 신뢰성을 확보할 수 있으며, 고전류 인가에 유용하게 적용될 수 있게 된다.
한편, 상기 제1 컨택부(43) 둘레 및 아래에는 제1 절연층(40)이 배치될 수 있다. 상기 제1 절연층(40)은 상기 제1 컨택부(43)와 상기 제1 반사전극(17) 사이에 배치될 수 있다. 상기 제1 절연층(40)은 상기 제2 반사전극(27) 둘레 및 아래에 배치될 수 있다. 상기 제1 절연층(40)은 상기 제1층(31) 아래에 배치될 수 있다. 상기 제1 절연층(40)은 상기 제2 컨택부(45)와 상기 제1층(31) 사이에 배치될 수 있다. 상기 제1 절연층(40)은 상기 제2 컨택부(45)와 상기 제2층(32) 사이에 배치될 수 있다. 상기 제1 절연층(40)은 상기 제2 컨택부(45)와 상기 제3층(33) 사이에 배치될 수 있다. 상기 제1 절연층(40)은 산화물 또는 질화물로 구현될 수 있다. 상기 제1 절연층(40)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 와 같이 투광성 및 절연성을 갖는 재질로 형성될 수 있다. 상기 제1 절연층(40)은 TiO2, AlN 등의 절연물질로 구현될 수도 있다.
상기 제1 컨택부(43)와 상기 제2층(32) 사이에는 제2 절연층(47)이 배치될 수 있다. 상기 제1 컨택부(43)와 상기 제3층(33) 사이에는 제2 절연층(47)이 배치될 수 있다. 상기 제1 컨택부(43)와 상기 제4층(32) 사이에는 제2 절연층(47)이 배치될 수 있다. 상기 제2 절연층(47)은 산화물 또는 질화물로 구현될 수 있다. 상기 제2 절연층(47)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 와 같이 투광성 및 절연성을 갖는 재질로 형성될 수 있다. 상기 제2 절연층(47)은 TiO2, AlN 등의 절연물질로 구현될 수도 있다.
상기 제1 반사전극(17), 상기 제1 절연층(40) 아래에 확산장벽층(50)이 배치될 수 있다. 상기 확산장벽층(50) 아래에 본딩층(60), 지지부재(70)가 배치될 수 있다.
상기 확산장벽층(50)은 상기 본딩층(60)이 제공되는 공정에서 상기 본딩층(60)에 포함된 물질이 상기 제1 반사전극(17), 상기 제2 반사전극(27) 방향으로 확산되는 것을 방지하는 기능을 수행할 수 있다. 상기 확산장벽층(50)은 상기 본딩층(60)에 포함된 주석(Sn) 등의 물질이 상기 제1 반사전극(17), 상기 제2 반사전극(27) 등에 영향을 미치는 것을 방지할 수 있다. 상기 확산장벽층(50)은 Cu, Ni, Ti-W, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있다.
상기 본딩층(60)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, Nb, Pd 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 지지부재(70)는 실시 예에 따른 발광 소자를 지지하며, 외부 전극과 전기적으로 연결되어 상기 제1 발광구조물(10)에 전원을 제공할 수 있다. 상기 본딩층(60)은 시드층으로 구현될 수도 있다.
상기 지지부재(70)는 예를 들어, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 또는 불순물이 주입된 반도체 기판(예: Si, Ge, GaN, GaAs, ZnO, SiC, SiGe 등) 중에서 적어도 어느 하나로 형성될 수 있다. 또한 상기 지지부재(70)는 절연성 물질로 구현될 수도 있다. 상기 지지부재(70)는 예컨대 Al2O3, SiO2 등의 물질로 구현될 수도 있다.
한편, 상기 제1 도전형의 제3 반도체층(21) 위에 전극(80)이 배치될 수 있다. 상기 전극(80)은 상기 제1 도전형의 제3 반도체층(21)에 전기적으로 연결될 수 있다. 상기 전극(80)은 상기 제1 도전형의 제3 반도체층(21) 상부면에 접촉될 수 있다.
이에 따라, 상기 전극(80) 및 상기 제1 반사전극(17)에 의하여 상기 제1 발광구조물(10). 상기 제2 발광구조물(20)에 전원이 제공될 수 있게 된다. 상기 제1 발광구조물(10), 상기 제2 발광구조물(20)은 전기적으로 직렬 구조로 연결된다. 이에 따라, 상기 전극(80) 및 상기 제1 반사전극(17)을 통하여 전원이 인가되면 상기 제1 발광구조물(10), 상기 제2 발광구조물(20)에서 빛이 제공될 수 있게 된다. 또한, 실시 예에 따른 전류 또는 전압 제어소자에 의하여 상기 제1 발광구조물(10)로부터 상기 제2 발광구조물(20)로 흐르는 전류량 및 전압이 제어될 수 있게 된다.
실시 예에 의하면, 상기 전극(80)은 다층 구조로 구현될 수도 있다. 상기 전극(80)은 오믹접촉층, 중간층, 상부층으로 구현될 수 있다. 상기 오믹접촉층은 Cr, V, W, Ti, Zn 등에서 선택된 물질을 포함하여 오믹 접촉을 구현할 수 있다. 상기 중간층은 Ni, Cu, Al 등에서 선택된 물질로 구현될 수 있다. 상기 상부층은 예컨대 Au를 포함할 수 있다.
상기 제1 발광구조물(10), 상기 제2 발광구조물(20)의 상부면에 광 추출 패턴이 제공될 수 있다. 상기 제1 발광구조물(10), 상기 제2 발광구조물(20)의 상부면에 요철 패턴이 제공될 수 있다. 이에 따라 실시 예에 의하면 외부 광 추출 효과를 상승시킬 수 있게 된다.
실시 예에 따른 발광소자는 복수의 발광 셀을 포함한다. 상기 각각의 발광 셀은 제2 도전형 반도체층, 상기 제2 도전형 반도체층 위에 활성층, 상기 활성층 위에 제1 도전형 반도체층을 포함할 수 있다. 또한 복수의 발광 셀 중에서 제1 발광 셀의 제1 도전형 반도체층에 전기적으로 연결된 컨택부를 포함할 수 있다. 또한, 상기 컨택부와 상기 제1 발광 셀에 인접한 제2 발광 셀의 제2 도전형 반도체층에 전기적으로 연결되어 전류 또는 전압을 제어하는 전류 또는 전압 제어소자를 포함할 수 있다. 상기 전류 또는 전압 제어소자는 npn형 트랜지스터 또는 pnp형 트랜지스터를 포함할 수 있다. 상기 전류 또는 전압 제어소자는 바이폴라 트랜지스터 또는 FET 트랜지스터를 포함할 수 있다. 상기 컨택부는 상기 제1 발광 셀의 제1 도전형 반도체층 내에 접촉될 수 있다. 그리고, 상기 제2 발광 셀의 제1 도전형 반도체층에 전기적으로 연결된 전극을 포함할 수 있다.
한편, 이상의 설명에서는 제1 발광 셀과 제2 발광 셀 간에 1 개의 전류 또는 전압 제어소자가 배치된 경우를 기준으로 설명하였으나, 제1 발광 셀과 제2 발광 셀 간에 2 개 이상의 전류 또는 전압 제어소자가 배치될 수도 있다. 또한 복수의 전류 또는 전압 제어소자 간에 전기적인 연결이 제공될 수도 있다. 이와 같이 복수의 발광 셀 사이에 복수의 전류 또는 전압 제어소자를 배치함으로써, 필요한 발광 셀에 대해서만 전류 또는 전압을 제공하여 선택적으로 발광을 구현할 수도 있다.
그러면 도 3 내지 도 7을 참조하여 실시 예에 따른 발광소자 제조방법을 설명하기로 한다.
실시 예에 따른 발광소자 제조방법에 의하면, 도 3에 도시된 바와 같이, 성장기판(5) 위에 제1 도전형 반도체층(11a), 활성층(12a), 제2 도전형 반도체층(13a)을 형성한다. 상기 제1 도전형 반도체층(11a), 상기 활성층(12a), 상기 제2 도전형 반도체층(13a)은 발광구조물(10a)로 정의될 수 있다.
상기 성장기판(5)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 도전형의 제1 반도체층(11)과 상기 성장기판(5) 사이에는 버퍼층이 더 형성될 수 있다.
예로써, 상기 제1 도전형 반도체층(11a)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13a)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한 상기 제1 도전형 반도체층(11a)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13a)이 n형 반도체층으로 형성될 수도 있다.
상기 제1 도전형 반도체층(11a)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(11a)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 도전형 반도체층(11a)은, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 활성층(12a)은 상기 제1 도전형 반도체층(11a)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(13a)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(12a)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(12a)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(12a)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 활성층(12a)이 상기 다중 양자 우물 구조로 형성된 경우, 상기 활성층(12a)은 복수의 우물층과 복수의 장벽층이 적층되어 형성될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 제2 도전형 반도체층(13a)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형 반도체층(13a)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 반도체층(13a)은, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제1 도전형 반도체층(11a)이 p형 반도체층을 포함하고 상기 제2 도전형 반도체층(13a)이 n형 반도체층을 포함할 수도 있다. 또한, 상기 제2 도전형 반도체층(13a) 위에는 n형 또는 p형 반도체층을 포함하는 반도체층이 더 형성될 수도 있으며, 이에 따라, 상기 발광구조물(10a)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다. 또한, 상기 제1 도전형 반도체층(11a) 및 상기 제2 도전형 반도체층(13a) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 발광구조물(10a)의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 제1 도전형 반도체층(11a)과 상기 활성층(12a) 사이에는 제1 도전형 InGaN/GaN 슈퍼래티스 구조 또는 InGaN/InGaN 슈퍼래티스 구조가 형성될 수도 있다. 또한, 상기 제2 도전형 반도체층(13a)과 상기 활성층(12a) 사이에는 제2 도전형의 AlGaN층이 형성될 수도 있다.
다음으로, 도 3에 나타낸 바와 같이, 상기 제2 도전형 반도체층(13a) 위에 채널층(16a)을 형성한다.
이어서, 상기 채널층(26a) 위에 전류 또는 전압 제어소자를 형성하기 위한 반도체층을 형성하고 식각을 수행하여, 도 4에 나타낸 바와 같이 제1층(31), 제2층(32), 제3층(33), 제4층(34a)을 형성한다.
상기 제1층(31), 상기 제2층(32), 상기 제3층(33), 상기 제4층(34)은 반도체층으로 구현될 수 있다. 상기 제1층(31), 상기 제2층(32), 상기 제3층(33), 상기 제4층(34)은 상기 발광구조물(10a)을 형성하는 반도체 물질로 구현될 수 있으며, 또한 실리콘 등의 반도체 물질로 구현될 수도 있다.
예를 들어, 상기 제1층(31)과 상기 제4층(34)은 상기 제1 도전형의 제1 반도체층(11a)과 유사한 물질로 구현될 수 있다. 예로써, 상기 제1층(31)과 상기 제4층(34)은 n-GaN층으로 구현될 수 있다. 상기 제2층(32)은 AlGaN층 또는 p-GaN층으로 구현될 수 있다. 상기 제3층(33)은 undoped n-GaN층으로 구현될 수 있다.
그리고, 도 4에 나타낸 바와 같이, 전류차단층(18, 28, 38), 채널층(16, 36)을 형성한다. 이어서, 상기 제2 도전형 반도체층(13a)의 제1 영역 위에 제1 오믹접촉층(15), 제1 반사전극(17)이 형성된다. 또한 상기 제2 도전형 반도체층(13a)의 제2 영역 위에 제2 오믹접촉층(25), 제2 반사전극(27)이 형성된다.
상기 제1 오믹접촉층(15), 상기 제2 오믹접촉층(25)은 예컨대 투명 도전성 산화막층으로 형성될 수 있다. 상기 제1 오믹접촉층(15), 상기 제2 오믹접촉층(25)은 예로서 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
상기 제1 반사전극(17), 상기 제2 반사전극(27)은 고 반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대 상기 제1 반사전극(17), 상기 제2 반사전극(27)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 상기 제1 반사전극(17), 상기 제2 반사전극(27)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투광성 전도성 물질을 이용하여 다층으로 형성될 수 있다. 예를 들어, 실시 예에서 상기 제1 반사전극(17), 상기 제2 반사전극(27)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있다.
이어서, 도 4에 나타낸 바와 같이, 상기 제1층(31), 상기 제2층(32), 상기 제3층(33), 상기 제4층(34) 측면에 제2 절연층(47)을 형성한다. 상기 제2 절연층(47)은 산화물 또는 질화물로 구현될 수 있다. 상기 제2 절연층(47)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 와 같이 투광성 및 절연성을 갖는 재질로 형성될 수 있다. 상기 제2 절연층(47)은 TiO2, AlN 등의 절연물질로 구현될 수도 있다.
그리고, 제1 컨택부(43)와 제2 컨택부(45)를 형성한다. 상기 제1 컨택부(43)와 상기 제2 컨택부(45)는 예컨대 Cr, Al, Ti, Ni, Pt, V 중에서 선택된 적어도 하나의 물질로 구현될 수 있다. 또한 상기 제1 컨택부(43)와 상기 제2 컨택부(45)는 예컨대 투명 도전성 산화막층으로 형성될 수 있다. 상기 제1 컨택부(43)와 상기 제2 컨택부(45)는 예로서 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
또한, 도 4에 도시된 바와 같이, 상기 제1 컨택부(43), 상기 제2 컨택부(45), 상기 제1층(31), 상기 제2 반사전극(27) 위에 제1 절연층(40)을 형성한다. 상기 제1 절연층(40)은 산화물 또는 질화물로 구현될 수 있다. 상기 제1 절연층(40)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 와 같이 투광성 및 절연성을 갖는 재질로 형성될 수 있다. 상기 제1 절연층(40)은 TiO2, AlN 등의 절연물질로 구현될 수도 있다.
한편, 위에서 설명된 각 층의 형성 공정은 하나의 예시이며, 그 공정 순서는 다양하게 변형될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 상기 제1 반사전극(17)과 상기 제1 절연층(40) 위에 확산장벽층(50), 본딩층(60), 지지부재(70)를 형성한다.
상기 확산장벽층(50)은 상기 본딩층(60)이 제공되는 공정에서 상기 본딩층(60)에 포함된 물질이 상기 제1 반사전극(17), 상기 제2 반사전극(27) 방향으로 확산되는 것을 방지하는 기능을 수행할 수 있다. 상기 확산장벽층(50)은 상기 본딩층(60)에 포함된 주석(Sn) 등의 물질이 상기 제1 반사전극(17) 등에 영향을 미치는 것을 방지할 수 있다. 상기 확산장벽층(50)은 Cu, Ni, Ti-W, W, Pt 물질 중에서 적어도 하나를 포함할 수 있다.
상기 본딩층(60)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 지지부재(70)는 실시 예에 따른 발광 소자를 지지하며, 외부 전극과 전기적으로 연결되어 상기 제1 반사전극(17)에 전원을 제공할 수 있다.
상기 지지부재(70)는 예를 들어, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 또는 불순물이 주입된 반도체 기판(예: Si, Ge, GaN, GaAs, ZnO, SiC, SiGe 등) 중에서 적어도 어느 하나로 형성될 수 있다. 또한 상기 지지부재(70)는 절연성 물질로 구현될 수도 있다. 상기 지지부재(70)는 예컨대 Al2O3, SiO2 등의 물질로 구현될 수도 있다.
다음으로 상기 제1 도전형 반도체층(11a)으로부터 상기 성장기판(5)을 제거한다. 하나의 예로서, 상기 성장기판(5)은 레이저 리프트 오프(LLO: Laser Lift Off) 공정에 의해 제거될 수 있다. 레이저 리프트 오프 공정(LLO)은 상기 성장기판(5)의 하면에 레이저를 조사하여, 상기 성장기판(5)과 상기 제1 도전형 반도체층(11a)을 서로 박리시키는 공정이다.
그리고, 도 6에 도시된 바와 같이, 아이솔레이션 에칭을 수행하여 제1 발광구조물(10), 제2 발광구조물(20)을 분리시킨다. 상기 아이솔레이션 에칭은 예를 들어, ICP(Inductively Coupled Plasma)와 같은 건식 식각에 의해 실시될 수 있으나, 이에 대해 한정하지는 않는다. 상기 아이솔레이션 에칭에 의하여 상기 채널층(26a)의 일부 영역이 노출될 수 있게 된다. 또한, 상기 제1 발광구조물(10), 상기 제2 발광구조물(20)의 상부면에 광 추출 패턴이 제공될 수 있다. 상기 제1 발광구조물(10), 상기 제2 발광구조물(20)의 상부면에 요철 패턴이 제공될 수 있다. 이에 따라 실시 예에 의하면 외부 광 추출 효과를 상승시킬 수 있게 된다.
이어서 상기 채널층(26a)에 대한 에칭 및 상기 제4층(34a)에 대한 에칭을 통하여 상기 제3층(33)의 일부 영역을 노출시킨다. 그리고, 상기 제3층(33)과 상기 제4층(34) 위에 제3 절연층(36)을 형성하고, 상기 제3 절연층(36) 위에 제어전극(35)을 형성한다.
한편, 상기 제1 도전형의 제3 반도체층(21) 위에 전극(80)이 배치될 수 있다. 상기 전극(80)은 상기 제1 도전형의 제3 반도체층(21)에 전기적으로 연결될 수 있다. 상기 전극(80)은 상기 제1 도전형의 제3 반도체층(21) 상부면에 접촉될 수 있다.
이에 따라, 상기 전극(80) 및 상기 제1 반사전극(17)에 의하여 상기 제1 발광구조물(10). 상기 제2 발광구조물(20)에 전원이 제공될 수 있게 된다. 상기 제1 발광구조물(10), 상기 제2 발광구조물(20)은 전기적으로 직렬 구조로 연결된다. 이에 따라, 상기 전극(80) 및 상기 제1 반사전극(17)을 통하여 전원이 인가되면 상기 제1 발광구조물(10), 상기 제2 발광구조물(20)에서 빛이 제공될 수 있게 된다. 또한, 실시 예에 따른 전류 또는 전압 제어소자에 의하여 상기 제1 발광구조물(10)로부터 상기 제2 발광구조물(20)로 흐르는 전류량 및 전압이 제어될 수 있게 된다.
실시 예에 의하면, 상기 전극(80)은 다층 구조로 구현될 수도 있다. 상기 전극(80)은 오믹접촉층, 중간층, 상부층으로 구현될 수 있다. 상기 오믹접촉층은 Cr, V, W, Ti, Zn 등에서 선택된 물질을 포함하여 오믹 접촉을 구현할 수 있다. 상기 중간층은 Ni, Cu, Al 등에서 선택된 물질로 구현될 수 있다. 상기 상부층은 예컨대 Au를 포함할 수 있다.
한편, 도 7에 도시된 바와 같이, 상기 제1 컨택부(43)에 의하여 제2 도전형의 제2 반도체층의 제1 영역(13b)이 평면에서 고립되도록 형성될 수 있다. 또한 상기 제1 채널층(16)에 의하여 상기 제1 컨택부(43)가 상기 제2 도전형의 제2 반도체층(13)으로부터 전기적으로 절연될 수 있게 된다.
도 8은 실시 예에 따른 발광소자의 다른 예를 나타낸 도면이다. 도 8에 도시된 실시 예에 따른 발광소자를 설명함에 있어, 도 2를 참조하여 설명된 부분과 중복되는 부분에 대해서는 설명을 생략하기로 한다.
실시 예에 따른 발광소자는, 도 8에 나타낸 바와 같이, 제2 컨택부(45)가 제공되지 않을 수도 있다. 전류 또는 전압 제어소자의 제4층(34)이 제2 반사전극(27)에 접촉되도록 구현될 수도 있다. 상기 제2 반사전극(27)과 상기 전류 또는 전압 제어소자의 제3층(33), 제2층(32), 제1층(31) 사이에는 제1 절연층(40)이 배치될 수 있다.
도 9는 실시 예에 따른 발광소자의 또 다른 예를 나타낸 도면이다. 도 9에 도시된 실시 예에 따른 발광소자를 설명함에 있어, 도 2를 참조하여 설명된 부분과 중복되는 부분에 대해서는 설명을 생략하기로 한다.
실시 예에 따른 발광소자는, 도 9에 나타낸 바와 같이, 상기 제1 발광구조물(10)의 측면에 제4 절연층(41)이 배치될 수 있다. 상기 제1 발광구조물(10)의 상부에 상기 제4 절연층(41)이 배치될 수 있다. 상기 제4 절연층(41)은 산화물 또는 질화물로 구현될 수 있다. 상기 제4 절연층(41)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 와 같이 투광성 및 절연성을 갖는 재질로 형성될 수 있다.
상기 제2 발광구조물(20)의 측면에 제5 절연층(51)이 배치될 수 있다. 상기 제2 발광구조물(20)의 상부에 상기 제5 절연층(51)이 배치될 수 있다. 상기 제5 절연층(51)은 산화물 또는 질화물로 구현될 수 있다. 상기 제5 절연층(51)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 와 같이 투광성 및 절연성을 갖는 재질로 형성될 수 있다.
상기 제1 컨택부(43)는 상기 제1 도전형의 제1 반도체층(11) 상부에 접촉될 수 있다. 예컨대, 상기 제1 도전형의 제1 반도체층(11)이 GaN층을 포함하여 구현될 수 있다. 이때, 반도체층의 성장 방향 및 식각 방향을 고려하면, 상기 제1 컨택부(43)는 상기 제1 도전형의 제1 반도체층(11)의 N 면(N face)에 접촉될 수 있다.
상기 제1 컨택부(43)와 상기 제2 도전형의 제2 반도체층(13) 사이에 제4 절연층(41)이 배치될 수 있다. 상기 제1 컨택부(43)와 상기 제1 활성층(12) 사이에 상기 제4 절연층(41)이 배치될 수 있다. 상기 제1 컨택부(43)의 일부 영역은 상기 제4 절연층(41)의 상부에 배치될 수 있다. 상기 제1 컨택부(43)는 상기 제4 절연층(41)의 상부 및 측면에 접촉될 수 있다.
도 10은 실시 예에 따른 발광소자의 또 다른 예를 나타낸 도면이다. 도 10에 도시된 실시 예에 따른 발광소자를 설명함에 있어, 도 2를 참조하여 설명된 부분과 중복되는 부분에 대해서는 설명을 생략하기로 한다.
실시 예에 따른 발광소자에 의하면, 상기 제1 발광구조물(10) 아래에 제1 오믹 반사전극(19)이 배치될 수 있다. 상기 제1 오믹 반사전극(19)은 도 2에서 설명된 제1 반사전극(17)과 제1 오믹접촉층(15)의 기능을 모두 수행하도록 구현될 수 있다. 이에 따라 상기 제1 오믹 반사전극(19)은 상기 제2 도전형의 제2 반도체층(13)에 오믹 접촉되며, 상기 제1 발광구조물(10)로부터 입사되는 빛을 반사시키는 기능을 수행할 수 있다.
또한, 상기 제2 발광구조물(20) 아래에 제2 오믹 반사전극(29)이 배치될 수 있다. 상기 제2 오믹 반사전극(29)은 도 2에서 설명된 제2 반사전극(27)과 제2 오믹접촉층(25)의 기능을 모두 수행하도록 구현될 수 있다. 이에 따라 상기 제2 오믹 반사전극(29)은 상기 제2 도전형의 제4 반도체층(23)에 오믹 접촉되며, 상기 제2 발광구조물(20)로부터 입사되는 빛을 반사시키는 기능을 수행할 수 있다.
도 11은 실시 예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
도 11을 참조하면, 실시 예에 따른 발광소자 패키지는 몸체(120)와, 상기 몸체(120)에 배치된 제1 리드전극(131) 및 제2 리드전극(132)과, 상기 몸체(120)에 제공되어 상기 제1 리드전극(131) 및 제2 리드전극(132)과 전기적으로 연결되는 실시 예에 따른 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(140)를 포함한다.
상기 몸체(120)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드전극(131) 및 제2 리드전극(132)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(131) 및 제2 리드전극(132)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(100)는 상기 몸체(120) 위에 배치되거나 상기 제1 리드전극(131) 또는 제2 리드전극(132) 위에 배치될 수 있다.
상기 발광소자(100)는 상기 제1 리드전극(131) 및 제2 리드전극(132)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 몰딩부재(140)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(140)에는 형광체가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
실시 예에 따른 발광소자는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광소자가 어레이된 구조를 포함하며, 도 12 및 도 13에 도시된 표시 장치, 도 14에 도시된 조명 장치를 포함할 수 있다.
도 12를 참조하면, 실시 예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)과, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 적어도 하나가 제공될 수 있으며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 위에서 설명된 실시 예에 따른 발광소자 또는 발광소자 패키지(200)를 포함할 수 있다. 상기 발광소자 패키지(200)는 상기 기판(1033) 위에 소정 간격으로 어레이될 수 있다.
상기 기판(1033)은 회로패턴을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1033)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광소자 패키지(200)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 위에 제공될 경우, 상기 기판(1033)은 제거될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.
그리고, 상기 다수의 발광소자 패키지(200)는 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광소자 패키지(200)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제1 및 제2 기판, 그리고 제1 및 제2 기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041) 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 13은 실시 예에 따른 표시 장치의 다른 예를 나타낸 도면이다.
도 13을 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광소자(100)가 어레이된 기판(1020), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 기판(1020)과 상기 발광소자 패키지(200)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛으로 정의될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 14는 실시 예에 따른 조명장치의 사시도이다.
도 14를 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성될 수 있으며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 제공되는 실시 예에 따른 발광소자 또는 발광소자 패키지(200)를 포함할 수 있다. 상기 발광소자 패키지(200)는 복수 개가 매트릭스 형태 또는 소정 간격으로 이격 되어 어레이될 수 있다.
상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다.
또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 기판(1532)에는 적어도 하나의 발광소자 패키지(200)가 배치될 수 있다. 상기 발광소자 패키지(200) 각각은 적어도 하나의 LED(Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
실시 예는 발광소자가 패키징된 후 상기 기판에 탑재되어 발광 모듈로 구현되거나, LED 칩 형태로 탑재되어 패키징하여 발광 모듈로 구현될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 제1 발광구조물 11: 제1 반도체층
12: 제1 활성층 13: 제2 반도체층
15: 제1 오믹접촉층 16: 제1 채널층
17: 제1 반사전극 20: 제2 발광구조물
21: 제3 반도체층 22: 제2 활성층
23: 제4 반도체층 25: 제2 오믹접촉층
26: 제2 채널층 27: 제2 반사전극
31: 제1층 32: 제2층
33: 제3층 34: 제4층
35: 제어전극 36: 제3 절연층
40: 제1 절연층 41: 제4 절연층
43: 제1 컨택부 45: 제2 컨택부
47: 제2 절연층 50: 확산장벽층
51: 제5 절연층 53: 제2 컨택부
60: 본딩층 70: 지지부재
80: 전극

Claims (16)

  1. 제1 도전형의 제1 반도체층, 상기 제1 도전형의 제1 반도체층 아래에 제1 활성층, 상기 제1 활성층 아래에 제2 도전형의 제2 반도체층을 포함하는 제1 발광구조물;
    상기 제1 발광구조물 아래에 제1 반사전극;
    제1 도전형의 제3 반도체층, 상기 제1 도전형의 제3 반도체층 아래에 제2 활성층, 상기 제2 활성층 아래에 제2 도전형의 제4 반도체층을 포함하는 제2 발광구조물;
    상기 제2 발광구조물 아래에 제2 반사전극;
    상기 제1 도전형의 제1 반도체층에 전기적으로 연결된 컨택부;
    상기 컨택부와 상기 제2 반사전극에 전기적으로 연결되어 상기 컨택부 또는 상기 제2 반사전극에 인가되는 전류 또는 전압을 제어하는 전류 또는 전압 제어소자;
    를 포함하는 발광소자.
  2. 제1항에 있어서,
    상기 컨택부는 상기 제1 도전형의 제1 반도체층에 접촉된 발광소자.
  3. 제1항에 있어서,
    상기 컨택부는 상기 제1 도전형의 제1 반도체층 내에 접촉된 발광소자.
  4. 제1항에 있어서,
    상기 컨택부는 상기 제1 도전형의 제1 반도체층 상부면에 접촉된 발광소자.
  5. 제1항에 있어서,
    상기 전류 또는 전압 제어소자는 npn형 트랜지스터 또는 pnp형 트랜지스터를 포함하는 발광소자.
  6. 제1항에 있어서,
    상기 전류 또는 전압 제어소자는 바이폴라 트랜지스터 또는 FET 트랜지스터를 포함하는 발광소자.
  7. 제1항에 있어서,
    상기 제1 도전형의 제1 반도체층 상부면에 제공된 요철을 포함하는 발광소자.
  8. 제1항에 있어서,
    상기 제1 도전형의 제1 반도체층이 GaN층을 포함하는 경우, 상기 컨택부는 상기 제1 반도체층의 Ga 면에 접촉된 발광소자.
  9. 제1항에 있어서,
    상기 제1 도전형의 제1 반도체층이 GaN층을 포함하는 경우, 상기 컨택부는 상기 제1 반도체층의 N 면에 접촉된 발광소자.
  10. 제2 도전형 반도체층, 상기 제2 도전형 반도체층 위에 활성층, 상기 활성층 위에 제1 도전형 반도체층을 각각 포함하는 복수의 발광 셀;
    상기 복수의 발광 셀 중에서 제1 발광 셀의 제1 도전형 반도체층에 전기적으로 연결된 컨택부;
    상기 컨택부와 상기 제1 발광 셀에 인접한 제2 발광 셀의 제2 도전형 반도체층에 전기적으로 연결되어 전류 또는 전압을 제어하는 전류 또는 전압 제어소자;
    를 포함하는 발광소자.
  11. 제10항에 있어서,
    상기 전류 또는 전압 제어소자는 npn형 트랜지스터 또는 pnp형 트랜지스터를 포함하는 발광소자.
  12. 제10항에 있어서,
    상기 전류 또는 전압 제어소자는 바이폴라 트랜지스터 또는 FET 트랜지스터를 포함하는 발광소자.
  13. 제10항에 있어서,
    상기 컨택부는 상기 제1 발광 셀의 제1 도전형 반도체층 내에 접촉된 발광소자.
  14. 제10항에 있어서,
    상기 컨택부는 상기 제1 발광 셀의 제1 도전형 반도체층 상부면에 접촉된 발광소자.
  15. 몸체;
    상기 몸체 위에 배치되며, 제1항 내지 제14항 중의 어느 한 항에 의한 발광소자;
    상기 발광소자에 전기적으로 연결된 제1 리드 전극 및 제2 리드 전극;
    을 포함하는 발광소자 패키지.
  16. 기판;
    상기 기판 위에 배치되며, 제1항 내지 제14항 중의 어느 한 항에 의한 발광소자;
    상기 발광소자로부터 제공되는 빛이 지나가는 광학 부재;
    를 포함하는 라이트 유닛.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004048067A (ja) 2003-10-14 2004-02-12 Sanyo Electric Co Ltd 発光部品およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017171337A1 (ko) * 2016-03-30 2017-10-05 엘지이노텍 주식회사 반도체 소자
KR20170111930A (ko) * 2016-03-30 2017-10-12 엘지이노텍 주식회사 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치
US10600936B2 (en) 2016-03-30 2020-03-24 Lg Innotek Co., Ltd. Semiconductor device
KR20230050306A (ko) * 2016-03-30 2023-04-14 엘지이노텍 주식회사 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치

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