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KR20130003551A - 온 다이 터미네이션을 포함하는 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법 - Google Patents

온 다이 터미네이션을 포함하는 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법 Download PDF

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KR20130003551A
KR20130003551A KR1020110064966A KR20110064966A KR20130003551A KR 20130003551 A KR20130003551 A KR 20130003551A KR 1020110064966 A KR1020110064966 A KR 1020110064966A KR 20110064966 A KR20110064966 A KR 20110064966A KR 20130003551 A KR20130003551 A KR 20130003551A
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KR
South Korea
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odt
memory
unit
chips
memory chip
Prior art date
Application number
KR1020110064966A
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English (en)
Inventor
박준영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

온 다이 터미네이션을 포함하는 복수의 메모리 칩 구조의 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법이 개시된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는, 상기 반도체 메모리 장치의 제1 단자에 연결되어 제1 신호를 수신하는 제1 패드 및 상기 제1 패드에 전기적으로 연결되는 제 1 온 다이 터미네이션(On Die termination, ODT) 부를 포함하는 제 1 메모리 칩 및 상기 반도체 메모리 장치의 제1 단자에 연결되어 상기 제1 신호를 수신하는 제2 패드 및 상기 제2 패드에 전기적으로 연결되는 제 2 ODT 부를 포함하는 제 2 메모리 칩을 구비하고, 상기 제1 ODT 부 및 제2 ODT 부 중 하나의 ODT 부는 메모리 동작에 따라 그 온/오프 동작이 제어되고, 다른 하나의 ODT 부는 상기 메모리 동작에 관계없이 오프 상태를 유지하며, 상기 온/오프 동작이 제어되는 ODT 부는 상기 제 1 ODT 부 또는 제 2 ODT부로 변경 가능한 것을 특징으로 한다.

Description

온 다이 터미네이션을 포함하는 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법{Semiconductor memory device, Memory controller and Memory system having On die termination and Method for controlling On die termination thereof}
본 발명은 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템에 관한 것으로서, 자세하게는 온 다이 터미네이션을 포함하는 복수의 메모리 칩 구조의 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부로 신호를 송신하거나 외부로부터 신호를 수신하기 위한 입출력 버퍼를 구비한다. 이 때, 임피던스 부정합(impedance mismatching)으로 인한 리플렉션(Reflection)이 발생할 수 있으며, 상기 리플렉션(Reflection)은 송수신되는 신호에 노이즈를 야기할 수 있다. 반도체 메모리 장치는 임피던스 정합(impedance matching)을 위해 신호의 전송 라인에 터미네이션 저항 성분을 제공하는 온 다이 터미네이션(On Die Termination, ODT)를 포함할 수 있다. ODT는 터미네이션 저항을 사용하여 신호의 반사를 억제함으로써 송수신되는 신호의 충실도(signal integrity)를 높일 수 있다.
최근 전자 시스템에서 기억 장치로 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 반도체 메모리 장치의 용량을 증가하기 위한 일예로서, 다수의 칩을 하나의 패키지에 집적시키는 구조가 제안되고 있다. 이 경우, 다수의 칩에 구비되는 ODT 들의 온/오프를 제어함에 있어서 온/오프 타이밍의 스큐(skew)가 발생할 수 있으며, 이와 같은 스큐(skew)는 신호의 충실도를 저하시킬 수 있는 문제가 발생한다. 또한, 다수의 칩이 서로 다른 동작 상태에 있을 수 있으며, 이 때 각 칩의 동작 상태 및 ODT 들의 온/오프 상태에 따라 ODT의 등가 저항값이 바뀔 수 있다. 이로 인해 신호의 충실도에 영향을 저하시킬 수 있는 문제가 발생한다.
본 발명이 해결하고자 하는 기술적 과제는, 다수의 ODT 들 사이의 제어 타이밍의 스큐(skew)와 서로 다른 칩의 동작 상태에 따른 ODT 등가 저항값의 변화에 기인한 신호의 충실도 저하 문제를 개선한 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 상기 반도체 메모리 장치의 제1 단자에 연결되어 제1 신호를 수신하는 제1 패드 및 상기 제1 패드에 전기적으로 연결되는 제 1 온 다이 터미네이션(On Die termination, ODT) 부를 포함하는 제 1 메모리 칩 및 상기 반도체 메모리 장치의 제1 단자에 연결되어 상기 제1 신호를 수신하는 제2 패드 및 상기 제2 패드에 전기적으로 연결되는 제 2 ODT 부를 포함하는 제 2 메모리 칩을 구비하고, 상기 제1 ODT 부 및 제2 ODT 부 중 하나의 ODT 부는 메모리 동작에 따라 그 온/오프 동작이 제어되고, 다른 하나의 ODT 부는 상기 메모리 동작에 관계없이 오프 상태를 유지하며, 상기 온/오프 동작이 제어되는 ODT 부는 상기 제 1 ODT 부 또는 제 2 ODT부로 변경 가능한 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 메모리 컨트롤러는, 온 다이 터미네이션(On Die termination, ODT) 부가 배치된 복수의 메모리 칩들을 포함하는 반도체 메모리 장치의 메모리 동작을 제어하며, 상기 메모리 동작에 따라 상기 복수의 메모리 칩들 중 어느 하나의 메모리 칩에 배치된 ODT 부의 온/오프 동작을 제어하기 위한 제1 ODT 제어신호를 발생하고, 상기 메모리 동작에 관계없이 나머지 메모리 칩에 배치된 ODT 부를 오프 상태로 유지하기 위한 제2 ODT 제어신호를 발생하며, 상기 제1 ODT 제어신호를 상기 복수의 메모리 칩들 중 어느 하나로 변경 가능하게 제공하는 ODT 제어신호 발생부를 구비하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 복수의 메모리 칩들을 포함하는 반도체 메모리 장치를 제어하는 방법에 따르면, 상기 메모리 칩들 각각은 온 다이 터미네이션(On Die termination, ODT) 부를 포함하고, 상기 메모리 칩들은 상기 반도체 메모리 장치의 공통의 단자를 통해 데이터 신호를 입출력하며, 메모리 동작에 따라 상기 메모리 칩들 중 제1 메모리 칩의 ODT 부의 온/오프 동작을 제어하는 단계와, 상기 메모리 동작에 관계없이 나머지 메모리 칩들의 ODT 부를 오프 상태로 유지하는 단계와, 상기 제1 메모리 칩의 동작 모드를 판단하는 단계 및 상기 판단 결과에 따라, 상기 메모리 칩들 중 제2 메모리 칩의 ODT 부의 온/오프 동작을 제어하고, 나머지 메모리 칩들의 ODT 부를 오프 상태로 유지하는 단계를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 일 실시 예에 따른 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 ODT 제어방법에 따르면, ODT 제어 타이밍의 스큐(skew)에 기인한 충돌(confliction)과 서로 다른 칩들의 동작 상태 조합들에서 발생하는 ODT 등가 저항값 변화를 방지함으로써 신호의 충실도를 향상함과 함께, 다수의 메모리 칩들을 포함하는 반도체 메모리 장치에 대한 최적의 ODT 제어 방법을 제공할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치, 메모리 콘트롤러 및 메모리 시스템을 나타내는 블록도이다.
도 2a 내지 도 2c는 도 1의 ODT부의 각종 구현 예를 나타내는 회로도이다.
도 3은 도 1의 터미네이션 제어부의 일 구현예를 나타내는 블록도이다.
도 4는 도 1의 ODT부의 제어상태의 일예를 나타내는 플로우차트이다.
도 5a 및 도5b는 도 1의 데이터 입력버퍼에서 측정되는 데이터 신호의 일예를 나타내는 파형도이다.
도 6은 도 1의 반도체 메모리 장치에서 메모리 동작에 따라 ODT부를 제어하는 일예를 나타내는 타이밍도이다.
도 7은 도 1의 반도체 메모리 장치에서 ODT부를 제어하는 다른 예를 나타내는 타이밍도이다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 9는 도 8의 반도체 메모리 장치에서 ODT 부의 동작을 제어하는 일예를 나타내는 플로우차트이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 구현하는 일예를 나타내는 구조도이다.
도 11은 본 발명의 반도체 메모리 장치를 구현하는 다른 실시예를 나타내는 단면도이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치, 메모리 콘트롤러 및 메모리 시스템을 나타내는 블록도이다. 메모리 시스템(1000)은 메모리 콘트롤러(1100) 및 반도체 메모리 장치(1200)를 포함할 수 있으며, 반도체 메모리 장치(1200)는 복수의 메모리 칩들(1210, 1220)이 적층된 패키지(package)로 구현될 수 있다. 도 1에는, DRAM으로 구현되는 두 개의 메모리 칩들(1210, 1220)이 적층되고, 메모리 칩들(1210, 1220)이 데이터 신호(DQ)를 수신하는 단자(1330)를 공유하는 예가 도시된다. 상기 단자(1330)는 반도체 메모리 장치(1200)의 외면에 부착되어 메모리 콘트롤러(1100)와 통신하기 위한 도전 수단으로서, 솔더볼 또는 핀 등의 도전 수단으로 구현될 수 있다. 반도체 메모리 장치(1200)는 각종 단자들(1310, 1320, 1330)을 포함하며, 상기 단자들(1310, 1320, 1330)은 본딩 와이어(bonding wire), 스루 실리콘 비아(TSV) 등의 도전 수단을 통해 메모리 칩들(1210, 1220)의 패드들(PAD1~PAD4)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1100)는 복수의 메모리 칩들(1210, 1220) 중 하나를 선택하여 데이터를 기록하거나 판독하는 것을 제어한다. 메모리 컨트롤러(1100)는 메모리 칩들(1210, 1220)의 터미네이션 저항을 제어하는 터미네이션 제어부(1110) 및 메모리 칩들(1210, 1220)과의 데이터 입출력을 위한 데이터 드라이버(1120)를 포함한다. 도면에는 제시되지 않았지만, 이외에도 커맨드, 어드레스 신호와 칩 선택 신호들이 메모리 컨트롤러(1100)에서 출력될 수 있다.
메모리 컨트롤러(1100)와 메모리 칩들(1210, 1220) 사이는 반도체 메모리 장치(1200) 외면에 형성된 단자들(1310, 1320, 1330)을 통해 연결된다. 상기 단자들(1310, 1320, 1330)은 패키지 핀 등으로 구현될 수 있으며, 상기 패키지 핀들은 데이터 (data) 핀, 데이터 스트로브(data strobe) 핀, 데이터 마스크(data mask) 핀, 종단 데이터 스트로브(termination data strobe) 핀 등 일 포함할 수 있다. 또한, “핀”이라는 용어는 집적 회로에 대한 전기적 상호접속을 폭넓게 가리키는 것으로서, 예를 들어 솔더볼, 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함하는 개념일 수 있다. 이하에서는, 본 발명을 설명함에 있어서 상기 단자를 핀으로 지칭하는 것으로 한다.
한편, 메모리 칩들(1210, 1220) 각각은 기록(write)될 데이터를 수신하는 데이터 입력버퍼(1211, 1221), 판독(read)된 데이터를 출력하는 데이터 출력버퍼(1212, 1222), 온 다이 터미네이션(On Die Termination) 저항을 포함하는 ODT 부(1213, 1223) 및 ODT 제어신호를 수신하는 ODT 제어신호 수신부(1214, 1224)를 구비할 수 있다. 또한 ODT 부(1213, 1223)는, 데이터 입력버퍼(1211, 1221)의 입력단으로 저항성분을 제공하는 터미네이션 저항과, 상기 터미네이션 저항과 데이터 입력버퍼(1211, 1221)의 입력단 사이의 연결을 제어하는 스위치부(이상, 미도시)를 포함할 수 있다.
터미네이션 제어부(1120)는 제1 및 제2 ODT 제어 신호들(ODTC_0, ODTC_1)을 생성하여 메모리 칩들(1210, 1220)에 제공한다. 복수의 메모리 칩들(1210, 1220)이 제1 메모리 칩(1210)과 제2 메모리 칩(1220)을 포함하는 것으로 가정할 때, 제 1 ODT 제어 신호(ODTC_0)는 제1 메모리 칩(1210)의 ODT 제어신호 수신부(1214)로 제공되고, 제 2 ODT 제어 신호(ODTC_1)는 제2 메모리 칩(1220)의 ODT 제어신호 수신부(1224)로 제공된다. 또한, 상기 제 1 및 제2 ODT 제어 신호(ODTC_0, ODTC_1)는 각각 별도의 핀(1310, 1320) 및 별도의 패드(PAD2, PAD4)를 통해 제1 및 제2 메모리 칩(1210, 1220)으로 각각 제공된다.
ODT 부(1213, 1223)는 메모리 칩들(1210, 1220) 각각에 구비되어, 메모리 칩들(1210, 1220) 내부로 제공되는 신호들을 전달하는 전송 라인에 저항 성분을 제공한다. 본 발명의 실시예에 따르면, 어느 하나의 신호를 전달하는 전송 라인에 터미네이션 저항이 연결될 수 있으며, 또는 두 가지 이상의 신호를 전달하는 전송 라인들에 각각 터미네이션 저항이 연결될 수 있다. 도 1에서는 데이터 신호(DQ)를 전달하는 전송라인에 터미네이션 저항이 연결되는 예가 도시되어 있으나, 기타 다른 신호들(예컨대, 어드레스 신호, 커맨드 신호 등)을 전달하는 전송 라인에 터미네이션 저항이 더 연결될 수 있다.
데이터 드라이버(1120)는 데이터를 판독(read) 또는 기록(write) 하기 위해 데이터 신호(DQ)를 메모리 칩들(1210, 1220)로 제공하거나 메모리 칩들(1210, 1220)로부터의 데이터 신호(DQ)를 수신한다. 메모리 칩들(1210, 1220) 각각에 구비되는 ODT부(1213, 1223)는 데이터 신호(DQ)를 전송하는 버스(BUS)에 연결되어, 각각의 메모리 칩(1210, 1220)으로 입력되는 데이터 신호(DQ)에 대한 터미네이션을 수행한다.
상기와 같이 구성될 수 있는 메모리 시스템(1000)에서 터미네이션 동작에 관계된 구체적인 동작을 설명하면 다음과 같다. 설명의 편의상 어느 하나의 메모리 칩(예컨대, 제1 메모리 칩(1210))을 참조하여 설명한다.
제 1 ODT부(1213)는 터미네이션 저항 및 스위치부(이상 미도시)를 포함할 수 있다. 제1 ODT 제어신호 수신부(1214)는 메모리 컨트롤러(1100)의 터미네이션 제어부(1110)로부터 제1 ODT 제어신호(ODTC_0)를 수신하며, 제 1 ODT부(1213)의 스위치부는 제1 ODT 제어 신호(ODTC_0)에 응답하여 온/오프가 제어된다. 상기 스위치부의 온/오프에 따라 터미네이션 동작이 제어되며, 예컨대 스위치부가 온 되면 터미네이션 저항 성분이 데이터 신호(DQ)를 전달하는 전송라인에 제공되며, 스위치부가 오프되면 터미네이션 저항 성분의 제공이 차단된다.
터미네이션 동작은 제1 메모리 칩(1210)의 메모리 동작에 기반하여 제어될 수 있다. 예컨대, 제1 메모리 칩(1210)에 데이터를 기록(write)하는 경우, 제 1 ODT부(1213)의 터미네이션 저항 성분을 데이터 입력버퍼(1211)의 입력단에 제공함으로써 신호의 반사가 억제되도록 한다. 반면에 제1 메모리 칩(1210)의 데이터를 판독(read)하는 경우에는, 제 1 ODT부(1213)의 스위치부를 오프시킨다.
제 2 메모리 칩(1220) 또한 상술한 제 1 메모리 칩(1210)과 동일 또는 유사한 구조를 가진다. 제 2 ODT부(1223)는 터미네이션 저항 및 스위치부를 포함하며, 제2 ODT 제어신호 수신부(1224)는 메모리 컨트롤러(1100)의 터미네이션 제어부(1110)로부터 제2 ODT 제어 신호(ODTC_1)를 수신한다. 상기 수신된 제2 ODT 제어 신호(ODTC_1)에 응답하여 제 2 ODT부(1223)의 스위치부의 온/오프가 제어된다.
제 1 및 제2 메모리 칩(1210, 1220)은 각각 다수의 핀(1310, 1320, 1330)을 통해 전송되는 신호들을 수신하기 위한 다수의 패드들을 포함한다. 예컨대, 데이터 핀(1330)은 제 1 및 제2 메모리 칩(1210, 1220)에 공유되고, 제 1 메모리 칩(1210)은 패드(PAD1)를 통해 데이터 신호(DQ)를 송수신하며, 제 2 메모리 칩(1220)은 패드(PAD3)를 통해 데이터 신호(DQ)를 송수신한다. 또한, 제1 및 제 2 ODT 제어 신호(ODTC_0, ODTC_1)는 각각 별도의 제어신호 핀(1310, 1320)을 통해 전달되며, 제 1 메모리 칩(1210)은 패드(PAD2)를 통해 제1 제어 신호(ODTC_0)를 수신하고, 제 2 메모리 칩(1220)은 패드(PAD4)를 통해 제2 제어 신호(ODTC_1)를 수신한다.
도 1의 메모리 시스템(1000)의 구체적인 동작을 설명하면 다음과 같다.
터미네이션 제어부(1110)는 ODT 제어신호(ODTC_0, ODTC_1)을 발생하여 제1 및 제2 ODT부(1213, 1223)를 각각 별도로 제어한다. 예컨대, 제1 및 제2 ODT부(1213, 1223) 중 어느 하나를 활성화시키고 다른 하나를 비활성화시킨다. ODT부를 활성화시킨다는 것은 메모리 동작에 따라 ODT부를 온/오프 제어하는 동작으로 정의할 수 있으며, ODT부를 비활성화시킨다는 것은 메모리 동작에 관계없이 ODT부를 오프시키는 것으로 정의할 수 있다.
제2 메모리 칩(1220)의 제2 ODT부(1223)가 비활성화되는 경우, 제2 ODT 제어신호(ODTC_1)는 항상 제2 레벨(예컨대, 로직 로우 레벨)로서 제2 메모리 칩(1220)으로 제공된다. 반면에, 제1 메모리 칩(1210)의 제1 ODT부(1213)가 활성화되는 경우, 제1 및 제2 메모리 칩(1210, 1220)의 메모리 동작에 따라 제1 ODT부(1213)의 온/오프 동작이 제어된다. 예컨대, 제1 및 제2 메모리 칩(1210, 1220) 중 적어도 하나에 기록 동작을 위한 데이터 신호(DQ)가 제공되면 제1 ODT부(1213)는 온 상태가 된다. 제1 ODT부(1213)의 터미네이션 저항 성분은 패드들(PAD1, PAD3) 및 본딩 와이어를 통해 제2 메모리 칩(1220)의 데이터 입력버퍼(1221)의 입력단에 전기적으로 연결되며, 이에 따라 제2 메모리 칩(1220)으로 제공되는 데이터 신호(DQ)에 대한 터미네이션이 수행된다.
도 2a 내지 도 2c는 도 1의 ODT부(1213, 1223)의 각종 구현 예를 나타내는 회로도이다. 설명의 편의상 도 1의 제1 메모리 칩(1210)에 구비되는 ODT부(1213)의 구현 예를 설명하면 다음과 같다.
도 2a는 센터 탭 터미네이션 방식의 일 예를 나타낸다. 패드(PAD1)를 통해 데이터 신호(DQ)가 데이터 입력버퍼(1211)로 제공되는 경우, ODT부(1213)의 터미네이션 저항이 데이터 입력버퍼(1211)의 입력단에 연결될 수 있다. ODT부(1213)는 복수의 터미네이션 저항(R1, R2)과 복수의 스위치부(SW1, SW2)를 구비할 수 있다. 일 예로서 제1 터미네이션 저항(R1)은 일단이 전원 전압(VDDQ)에 연결되고 다른 일단이 데이터 입력버퍼(1211)의 입력단에 연결될 수 있으며, 제2 터미네이션 저항(R2)은 일단이 접지 전압(VSSQ)에 연결되고 다른 일단이 데이터 입력버퍼(1211)의 입력단에 연결될 수 있다.
또한 제1 스위치부(SW1)는 제1 터미네이션 저항(R1)과 데이터 입력버퍼(1211)의 입력단 사이에 연결되며, 제2 스위치부(SW2)는 제2 터미네이션 저항(R2)과 데이터 입력버퍼(1211)의 입력단 사이에 연결될 수 있다. 제1 및 제2 스위치부(SW1, SW2)는 도 1의 제1 ODT 제어신호(ODTC_0)에 응답하여 스위칭되며, 상기 스위칭 결과에 따라 제1 및 제2 터미네이션 저항(R1, R2)이 데이터 입력버퍼(1211)의 입력단에 연결되거나 연결되지 않는다.
한편, 도 2b는 전원 전압(VDDQ) 터미네이션 방식의 일 예를 나타내는 것으로서, 도 2b의 ODT부(1213)는 전원 전압(VDDQ)과 데이터 입력버퍼(1213)의 입력단 사이에 연결되는 터미네이션 저항(R)과 스위치부(SW)를 포함한다. 또한, 도 2c는 접지 전압(VSSQ) 터미네이션 방식의 일 예를 나타내는 것으로서, 도 2c의 ODT부(1213)은 접지 전압(VSSQ)과 데이터 입력버퍼(1211) 사이에 연결되는 터미네이션 저항(R)과 스위치부(SW)을 갖는다. 데이터 입력버퍼(1211)가 데이터 신호(DQ)와 소정의 기준신호(미도시)를 수신하는 차동 입력 방식을 갖는 경우, 상기 터미네이션 방식에 따라 상기 소정의 기준신호의 레벨은 서로 다른 값을 가질 수 있다. 예컨대, 도 2b에서와 같은 터미네이션 방식이 적용되는 경우, 데이터 신호(DQ)가 전달되는 전송 라인의 전압 레벨은 상대적으로 높은 값을 가지며, 이에 따라 기준신호의 레벨 또한 상대적으로 높은 값(예컨대, VDDQ와 VDDQ/2 사이의 전압 레벨)을 가질 수 있다. 반면에, 도 2c에서와 같은 터미네이션 방식이 적용되는 경우, 기준신호의 레벨은 상대적으로 낮은 값(예컨대, VDDQ/2와 접지 전압(VSSQ) 사이의 전압 레벨)을 가질 수 있다.
도 2a,b,c에서는 전압신호(VDDQ 또는 VSSQ)와 데이터 입력버퍼 사이에 하나의 터미네이션 저항 및 하나의 스위치부만이 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, 하나의 전압신호와 데이터 입력버퍼 사이에 다수개의 터미네이션 저항들 및 스위치부들이 연결될 수 있으며, 상기 스위치부들에 대한 제어동작에 기반하여 하나 또는 그 이상의 터미네이션 저항의 저항 성분이 데이터 입력버퍼의 입력단으로 제공되도록 구현할 수도 있을 것이다.
도 3은 도 1의 터미네이션 제어부(1110)의 일 구현예를 나타내는 블록도이며, 도 4는 도 1의 ODT부(1211, 1221)의 제어상태의 일예를 나타내는 플로우차트이다.
도 1 내지 도 3을 참조하면, 터미네이션 제어부(1110)는 DRAM 상태 판단부(1111), ODT 상태 판단부(1112), 컨트롤 로직(1113) 및 ODT 제어신호 발생부(1114)를 포함할 수 있다.
메모리 상태 판단부(1111)는 반도체 메모리 장치(1200)에 구비된 메모리 칩들(1210, 1220)의 동작 상태를 판단한다. 예를 들어, 메모리 칩들(1210, 1220)은 판독(read) 또는 기록(write) 동작을 수행하는 활성화 상태일 수도 있으며, 대기 상태(idle time), 리프레쉬 모드(Refresh mode) 및 딥 파워 다운(Deep Power down)등과 같이 비활성화 상태에 있을 수 있다.
ODT 상태 판단부(1112)는 메모리 칩들(1210, 1220)에 구비된 ODT부들(1213, 1223)의 각각의 상태를 판단한다. 예를 들어, 제 1 메모리 칩(1210)의 제1 ODT부(1213)의 활성화 상태 여부 및 제 2 메모리 칩(1220)의 제2 ODT부(1223)의 활성화 상태 여부를 판단한다.
컨트롤 로직(1113)은 메모리 칩들(1210, 1220)의 각 상태를 판단한 결과와, ODT 부들(1213, 1223)의 활성화 여부를 판단한 결과를 수신하고, 이에 기반하여 ODT 부들(1213, 1223)의 제어에 관계된 내부 신호를 발생한다. 또한, 반도체 메모리 장치(1200)의 초기 구동시, 반도체 메모리 장치(1200)에 구비된 메모리 칩들(1210, 1220)의 정보가 메모리 콘트롤러(1100)로 제공될 수 있으며, 컨트롤 로직(1113)은 상기 정보를 참조하여 어느 하나의 메모리 칩을 대표 메모리 칩으로 선택하고, 상기 선택된 대표 메모리 칩에 구비된 ODT부가 활성화되도록 한다. 상기 대표 메모리 칩의 ODT부를 제어하는 도중에, 메모리 동작 상태, ODT부의 활성화 상태 등을 판단한 결과에 따라 다른 메모리 칩을 대표 메모리 칩으로 재선택하고, 재선택된 대표 메모리 칩의 ODT부를 활성화하여 그 온/오프 동작이 제어되도록 할 수 있다.
한편, ODT 제어 신호 발생부(1114)는 상기 내부 신호에 응답하여 제1 및 제2 ODT 제어 신호(ODTC_0, ODTC_1)를 생성하고, 상기 생성된 제1 및 제2 ODT 제어 신호(ODTC_0, ODTC_1)를 메모리 칩들(1210, 1220)로 제공한다.
도 1 내지 도 4를 참조하면, 반도체 메모리 장치(1200)가 파워 온(Power On) 될 때, 반도체 메모리 장치(1200)에 구비되는 어느 하나의 메모리 칩 내의 ODT 부가 활성화될 수 있다. 예컨대, 도 4에 도시된 바와 같이, 반도체 메모리 장치(1200)로 파워가 인가됨에 따라(S31), 제 1 메모리 칩(1210)에 구비되는 제 1 ODT 부(ODT_0, 1213)가 활성화되고 제 2 메모리 칩(1220)에 구비되는 제 2 ODT 부(ODT_1, 1223)는 비활성화된다. 또한, 데이터 신호(DQ)의 입출력에 따라 제 1 ODT 부(ODT_0)를 제어함으로써 상기 데이터 신호(DQ)에 대한 터미네이션 동작이 수행되도록 한다. 즉, 제 2 ODT 부(ODT_1)는 항상 오프(OFF)되고, 제 1 ODT 부(ODT_0)는 제 1 및 제2 메모리 칩(1210, 1220)의 동작에 따라 온/오프가 제어된다.
이 후, 제 1 메모리 칩(1210)의 상태가 소정의 모드, 예컨대 셀프 리프레쉬(self-refresh, 이하, SR) 모드로 진입가거나 혹은 딥 파워 다운(Deep Power Down, 이하 DPD) 모드로 진입하면, 제 1 ODT 부(ODT_0)는 비활성화되고 제 2 ODT 부(ODT_1)는 활성화된다(S33). 또한, 메모리 장치(1200)로 입출력 되는 데이터 신호(DQ)에 따라 제 2 ODT 부(ODT_1)의 온/오프가 제어된다.
이후, 제 1 메모리 칩(1210)과 제 2 메모리 칩(1220)이 모두 셀프 리프레쉬(SR) 모드 또는 딥 파워 다운(DPD) 모드 상태가 되면, 제 1 및 제2 ODT 부(ODT_0, ODT_1)는 모두 비활성화된다(S34). 이후, 제 1 및 제2 메모리 칩(1210, 1220) 중 어느 하나가 액티브되면, 액티브 된 메모리 칩 내의 ODT 부를 활성화시키고, 다른 메모리 칩 내의 ODT 부는 비활성화 상태를 유지한다. 예컨대, 제 1 메모리 칩(1210)이 액티브되면, 전술한 단계 S32에서와 같이 제 1 ODT 부(ODT_0)가 활성화되고, 반도체 메모리 장치(1200)의 데이터 신호(DQ)의 입출력에 따라 제 1 ODT 부(ODT_0)의 온/오프가 제어된다. 반면에, 제 2 ODT 부(ODT_1)는 비활성화 상태를 유지한다. 또는, 제 1 및 제2 메모리 칩(1210, 1220)이 동시에 액티브될 수 있으며, 이 경우 액티브된 메모리 칩들 중 어느 하나의 ODT 부가 임의적으로 활성화될 수 있다. 도 4에서는 제 1 및 제2 메모리 칩(1210, 1220)이 동시에 액티브되는 경우 제 1 ODT 부(ODT_0)가 활성화되는 예가 도시된다.
즉, 메모리 컨트롤러(1100)는 데이터 핀(1330)을 공유하는 복수의 메모리 칩(1210, 1220)에서 각각의 ODT 제어 핀(1310, 1320)을 통해 ODT 부(ODT_0, ODT_1)를 컨트롤 할 수 있는 방법을 제공한다. ODT 제어신호(ODTC_0, ODTC_1)는 복수의 메모리 칩(1210, 1220) 각각에 대해 별도의 경로를 통해 독립하게 제공되며, 이에 따라 ODT 부(ODT_0, ODT_1) 각각은 서로 독립하게 제어된다. 본 발명의 실시 예에 따르면, 딥 파워 다운(DPD) 모드 및 셀프 리프레쉬(SR) 모드를 제외한 다른 상태(state)에 대해서도 ODT 부(ODT_0, ODT_1)를 컨트롤 할 수 있는 방법을 제공할 수 있다.
도 5a 및 도5b는 도 1의 데이터 입력버퍼에서 측정되는 데이터 신호의 일예를 나타내는 파형도이다. 도 1, 도 4, 도 5a 및 도 5b를 참조하면, 반도체 메모리 장치(1200)는 적층된 2개의 메모리 칩들(1210, 1220)을 포함하고, 메모리 칩들(1210, 1220)은 데이터 핀(1330)을 공유한다. 본 발명의 실시예에 따른 반도체 메모리 장치(1200)는, 어느 하나의 메모리 칩의 ODT 부를 활성화시키고 나머지 메모리 칩의 ODT 부를 비활성화 시킬 수 있다. 예컨대, 제 1 메모리 칩(1210)의 ODT 부(1213)를 활성화 시키고, 제 2 메모리 칩(1220)의 ODT 부(1223)를 비활성화 시킬 수 있다.
도 5a는 본 발명의 실시예에 따른 ODT 부 제어시, 제 1 및 제2 메모리 칩(1210, 1220)의 데이터 입력버퍼의 입력단으로 제공되는 데이터 신호의 파형을 나타내는 그래프이다. 반도체 메모리 장치(1200)로 데이터 신호가 입력되는 경우, 제 1 메모리 칩(1210)의 ODT 부(1213)는 온 상태가 되며, 제 1 메모리 칩(1210)의 데이터 입력버퍼(1211)의 입력단의 파형과 제 2 메모리 칩(1220)의 데이터 입력버퍼(1221)의 입력단의 파형이 거의 동일한 형태를 가진다. 반면에, 도 5b는 ODT부가 적용되지 않은 경우의 제 1 및 제2 메모리 칩(1210, 1220)의 데이터 입력버퍼의 입력단으로 제공되는 데이터 신호의 파형을 나타낸다.
도 5a,b를 참조하여 각 메모리 칩의 데이터 입력버퍼를 통해 수신되는 데이터 신호의 파형을 살펴보면, 제 1 메모리 칩(1210)만 ODT 부(1213)를 활성화시켰음에도 불구하고, 제 2 메모리 칩(140)의 데이터 입력버퍼(1221)의 데이터 신호 파형이 제 1 메모리 칩(1210)에서 관찰할 수 있는 데이터 신호 파형과 큰 차이가 없음을 알 수 있다. 즉, 제 1 및 제2 메모리 칩(1210, 1220)의 데이터 신호를 수신하는 패드가 서로 본딩 와이어를 통해 연결되며, 상기 본딩 와이어는 매우 작은 저항성분을 가지기 때문에 채널 로스(loss) 또는 채널에 의한 리플렉션(reflection) 효과가 미미하다. 이에 따라, 제 1 및 제2 메모리 칩(1210, 1220)의 데이터 신호 입력 파형이 대략 동일해질 수 있다.
또한, 상기 결과에 따르면 ODT부가 적용되지 않은 경우에 비하여 파형이 개선된 것이다. 즉, 본 발명의 실시예에 따르면, 복수의 ODT부의 온/오프 타이밍의 스큐(skew)나 서로 다른 칩의 동작 상태에 따른 ODT 등가 저항값의 변화에 따른 신호 충실도 저하의 문제를 방지함과 함께, ODT부가 적용되지 않은 경우에 비하여 신호의 변동(fluctuation)을 감소하는 등 파형을 향상시킬 수 있다.
도 6은 도 1의 반도체 메모리 장치에서 메모리 동작에 따라 ODT부를 제어하는 일예를 나타내는 타이밍도이다. 도 6에서는, 제1 ODT부(1213)가 온/오프 제어되고, 제2 ODT부(1223)는 비활성화되는 예가 도시된다.
도 1 및 도 6을 참조하면, 메모리 컨트롤러(1100)는 제 1 메모리 칩(1210)에 데이터를 기록하기 위한 기록 커맨드(Write DRAM0)를 출력하고, 제 1 ODT 제어신호(ODTC_0)는 로우 레벨에서 하이 레벨로 전환되어 제 1 ODT 제어신호 수신부(1214)로 제공된다. 수신된 제 1 ODT 제어신호(ODTC_0)는 ODT 부(1213) 내의 스위치부(미도시)로 제공되고, 상기 스위치부가 온(ON) 됨에 따라 터미네이션 저항 성분이 데이터 입력버퍼(1211)의 입력단으로 제공된다. 이 후, 제 1 메모리 칩(1210)에 데이터 신호(A1 내지A8)가 입력된다.
제 1 메모리 칩(1210)에 데이터가 기록(write)되는 동안, 메모리 컨트롤러(1100)는 제 2 메모리 칩(1220)에 데이터를 기록하기 위한 기록 커맨드(Write DRAM1)를 출력한다. 반도체 메모리 장치(1200)의 제 1 및 제2 메모리 칩(1210, 1220)에 데이터를 기록하는 동안 제 1 ODT 제어신호(ODTC_0)는 하이 레벨을 유지하며, 제 1 ODT 제어신호(ODTC_0)에 응답하여 제1 ODT 부(1213) 내의 스위치부(미도시)는 계속하여 온(ON) 상태를 유지한다. 제1 ODT 부(1213)가 온(ON) 상태인 동안 제 2 메모리 칩(1220)에 기록될 데이터(B1 내지 B8)가 반도체 메모리 장치(1200)로 제공된다.
한편, 제1 및 제 2 메모리 칩(1210, 1220)에 데이터(A1~A8, B1~B8)이 기록되는 동안, 로우 레벨을 유지하는 제 2 ODT 제어신호(ODTC_1)가 제 2 ODT 제어신호 수신부(1224)로 제공되어, 제2 ODT 부(1223) 내의 스위치부(미도시)를 오프(OFF) 시킨다. 이에 따라서, 제2 ODT 부(1223)는 비활성화 상태를 유지한다.
즉, 외부로부터 데이터가 수신되는 동안, 데이터가 기록될 메모리 칩에 관계없이 어느 하나의 ODT 부를 비활성화시켜서, 다수의 ODT 부 사이의 스큐(skew)나 서로 다른 칩의 동작 상태에 따른 ODT 등가 저항값의 변화에 기인한 신호 충실도 저하를 방지할 수 있다.
도 7은 도 1의 반도체 메모리 장치에서 ODT부를 제어하는 다른 예를 나타내는 타이밍도이다. 전술한 도 6은 DDR3에서와 같이 데이터를 기록하기 위한 기록 커맨드에 기반하여 ODT부의 온/오프 제어 예를 도시한 반면에, 도 7에서는 그래픽 DDR(GDDR)에서와 같이 데이터를 판독하기 위한 판독 커맨드에 기반하여 ODT부의 온/오프가 제어되는 예가 도시된다.
도 1 및 도 7에 도시된 바와 같이, 반도체 메모리 장치(1200)로 파워가 인가됨에 따라 어느 하나의 메모리 칩(예컨대, 제1 메모리 칩(1210))의 제1 ODT 부(1213)가 활성화되며, 다른 메모리 칩(예컨대, 제2 메모리 칩(1220))의 제2 ODT 부(1223)는 비활성화된다. 제1 ODT 부(1213)는 메모리 동작에 따라 온/오프가 제어되며, 평상시에는 온 상태를 유지하다가 데이터 판독 동작이 수행되는 경우 오프 상태로 변경된다.
메모리 콘트롤러(1100)는 제1 메모리 칩(1210)의 데이터를 판독하기 위한 판독 커맨드(Read DRAM0)를 제공함과 함께, 반도체 메모리 장치(1200)의 제1 ODT 부(1213)를 제어하기 위한 제1 ODT 제어신호(ODTC_1)의 레벨을 변경시킨다. 예컨대, 판독 동작시 로직 로우 레벨을 갖는 제1 ODT 제어신호(ODTC_1)가 제1 ODT 부(1213)로 제공되며, 이에 따라 제1 ODT 부(1213)는 오프 상태로 변경된다. 판독 동작이 제1 및 제2 메모리 칩(1210, 1220)에 연속하여 수행되는 경우 제2 메모리 칩(1220)의 데이터를 판독하기 위한 판독 커맨드(Read DRAM1)가 반도체 메모리 장치(1200)로 제공되며, 제1 및 제2 메모리 칩(1210, 1220)의 판독 동작 동안 제1 ODT 제어신호(ODTC_1)는 로직 로우 레벨을 유지한다. 상기 제1 및 제2 메모리 칩(1210, 1220)으로부터 데이터(R1~R8, R9~R16)가 판독되면 제1 ODT 부(1213)는 다시 오프 상태로 제어된다.
도 6, 7에는 도시되지 않았으나, 제1 메모리 칩(1210)이 SR모드 또는 DPD 모드로 진입하게 되어 제1 메모리 칩(1210)을 컨트롤할 수 없는 경우, 메모리 콘트롤러(1100)는 제1 ODT 부(1213)를 비활성화 상태로 제어하고 제2 ODT 부(1223)를 활성화 상태로 제어한다. 그리고, 도 6, 7에 도시된 바와 같은 메모리 동작에 따라 제2 ODT 부(1223)의 온/오프 동작을 제어할 수 있다. 또한, 도 6, 7에는 제1 및 제2 ODT 부(1213, 1223)가 기록/판독 커맨드에 기반하여 제어되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, 제1 및 제2 메모리 칩(1210, 1220)이 반도체 메모리 장치(1200)의 공통된 단자(또는 핀)를 통해 소정의 신호를 수신하고, 상기 소정의 신호를 전달하는 전송라인에 ODT 부가 적용된 경우, 상기 소정의 신호의 수신에 기반하여 ODT 부의 활성화/비활성화 및 온/오프 동작을 제어할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 8을 참조하면, 상기 반도체 메모리 장치(2000)는 메모리 어레이가 배치되는 다수의 레이어들(2200, 2300, 2400)을 포함하거나, 또는 레이어들(2200, 2300, 2400) 및 메모리 어레이를 구동하기 위한 각종 제어회로들이 배치되는 메모리 컨트롤러(2100)를 함께 구비할 수 있다. 메모리 어레이들을 포함하는 레이어들(2200, 2300, 2400)이 패키지되어 하나의 반도체 메모리 장치로 구현될 수 있으며, 상기 레이어들(2200, 2300, 2400) 각각은 웨이퍼 레벨 또는 칩 레벨일 수 있다. 또는, 다수의 레이어들(2200, 2300, 2400)과 메모리 컨트롤러(2100)가 함께 적층되어 패키지되는 경우, 상기 반도체 메모리 장치(2000)는 메모리 시스템을 구현할 수 있다.
상기와 같이 구성될 수 있는 도 8의 반도체 메모리 장치의 구체적인 동작을 설명하면 다음과 같다. 상기 레이어들(2200, 2300, 2400) 각각은 메모리(DRAM) 칩인 것으로 가정하며, 또한 반도체 메모리 장치 내에 메모리 칩과 메모리 콘트롤러가 구비되는 것으로 가정한다.
메모리 칩들(2200, 2300, 2400)은 각각 메모리 어레이와 ODT 부를 포함하며, 예컨대 도 8에 도시된 바와 같이 제1 메모리 칩(2200)은 데이터 입력버퍼(2210), ODT 부(2220), ODT 제어신호 수신부(2230) 및 메모리 어레이(2240)를 포함한다.
메모리 컨트롤러(2100)는 터미네이션 제어부(2110) 및 데이터 드라이버(2120)를 포함한다. 데이터 기록 동작시, 데이터 드라이버(2120)는 메모리 칩들(2200, 2300, 2400)에 데이터 신호(DQ)를 전달한다. 이 때, 메모리 칩들(2200, 2300, 2400)은 데이터 신호(DQ)를 전달하는 전송라인(2520)을 서로 공유할 수 있다. 메모리 칩들(2200, 2300, 2400) 각각은 메모리 컨트롤러(2100)에서 제공되는 칩 선택 신호(미도시)를 수신하고, 상기 칩 선택 신호에 따라 기록/판독 동작을 수행하게 될 메모리 칩이 선택된다.
터미네이션 제어부(2110)는 메모리 칩들(2200, 2300, 2400)에 제 1 내지 제 3 ODT 제어신호들(ODTC_0~ODTC_2)을 제공하여, 메모리 칩들(2200, 2300, 2400)에 구비된 ODT 부(2220, 2320, 2420)의 활성화/비활성화를 제어한다. 이 때, 제 1 내지 제 3 ODT 제어 신호들(ODTC_0~ODTC_2)은 별개로 연결되기 때문에, 각 메모리 칩(2200, 2300, 2400)의 ODT 부(2220, 2320, 2420)는 메모리 동작에 따라 온/오프 동작이 각각 개별적으로 제어될 수 있다.
도 9는 도 8의 반도체 메모리 장치에서 ODT 부의 동작을 제어하는 일예를 나타내는 플로우차트이다. 도 8및 도 9를 참조하면, 반도체 메모리 장치(2000)로 파워가 인가되면(S71), 초기 값으로 제 1 메모리 칩(2200)에 구비되는 제 1 ODT 부(ODT_0)가 활성화 되고, 제 2 및 제3 메모리 칩(2300, 2400)에 구비되는 제 2 및 제3 ODT 부(ODT_1, ODT_2)가 비활성화된다(S72). 터미네이션 제어부(2110)는 반도체 메모리 장치(2000)의 데이터 신호의 입출력에 따라 제 1 ODT 부(ODT_0)의 온/오프 상태를 제어한다.
이 후, 제 1 메모리 칩(2200)의 상태가 셀프 리프레쉬 모드(SR)에 들어가거나 혹은 딥 파워 다운(DPD) 등 소정의 모드로 진입하면, 제 1 ODT 부(ODT_0)는 비활성화되고, 다른 어느 하나의 ODT 부(예컨대, 제 2 메모리 칩(2300)의 제 2 ODT 부(ODT_1))가 활성화된다(S73). 또는, 제 1 메모리 칩(2300)과 제 2 메모리 칩(2400)이 모두 셀프 리프레쉬(SR) 모드 또는 딥 파워 다운(DPD) 모드로 진입하면 제 1 및 제2 ODT 부(ODT_0, ODT_1)가 비활성화되고, 제3 ODT 부(ODT_2)가 활성화된다(S74). 또는, 제 1 내지 제3 메모리 칩(2200, 2300, 2400)이 모두 셀프 리프레쉬(SR) 모드 또는 딥 파워 다운(DPD) 모드 상태로 진입하면, 제 1 내지 제3 ODT 부(ODT_0~ODT_2)는 모두 비활성화된다(S75).
즉. 메모리 컨트롤러(2100)는 반도체 메모리 장치(2000)의 데이터 핀을 공유하는 복수의 메모리 칩에서 ODT 제어 핀을 통해 ODT 부를 컨트롤 할 수 있는 방법을 제공한다. 발명의 일 실시 예에 따르면, 딥 파워 다운(DPD) 모드 및 셀프 리프레쉬(SR) 모드를 제외한 다른 상태(state)에 대해서도 ODT 부를 컨트롤 할 수 있는 방법을 제공할 수 있다. 본 발명의 다른 실시 예에 따르면, 반도체 메모리 장치(2000)에 패키지 되는 메모리 칩의 개수는 세 개 이상일 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 구현하는 일예를 나타내는 구조도이다. 도 10을 참조하면, 반도체 메모리 장치(3000)는 기판(3500)과 기판(3500)의 일면에 실장 되는 복수의 반도체 칩(3100~3400)을 포함한다. 상기 반도체 칩들(3100~3400)은 각각 메모리 어레이를 포함하는 메모리 칩일 수 있으며, 또는 상기 반도체 칩들(3100~3400) 중 어느 하나는 메모리 어레이를 제어하기 위한 제어 회로를 포함하는 메모리 콘트롤러일 수 있다.
반도체 칩들(3100~3400) 각각은 관통 실리콘 비아들(이하 TSV, 3710~3750)을 포함할 수 있다. 상기 TSV 들(3710~3750) 각각은 반도체 칩들(3100~3400)의 일부 또는 전체를 관통하여 형성될 수 있으며, 복수의 반도체 칩들(3100~3400)은 TSV 들(3710~3750)을 통해 전기적으로 연결될 수 있다. 예를 들어. TSV 들은 상부 칩과 하부 칩 사이의 신호를 전달할 수 있다.
복수의 TSV 들(3710~3750)은 입출력 데이터 신호(DQ)를 전달하는 제1 전송라인(3750) 및 ODT 제어신호(ODTC[0:3])를 전달하는 다수 개의 제2 전송라인(3710~3740)을 포함한다. 이 때, 복수의 반도체 칩들(3100~3400)은 제1 전송라인(3750)을 서로 공유할 수 있다. 이에 따라 복수의 반도체 칩들(3100~3400)은 입출력 데이터 신호를 공통한 경로를 통해 송수신한다. 다수의 채널을 통해 두 개 이상의 데이터 신호가 병렬하게 송수신되는 경우, 상기 제1 전송라인(3750)은 다수 개의 TSV 들을 포함할 수 있다.
반면에, 복수의 반도체 칩들(3100~3400)은 각각 별도의 제2 전송라인(3710~3740)을 통해 ODT 제어신호를 수신한다. 예를 들어, 제 1 반도체 칩(3100)과 연결된 제2 전송라인(3710)은 제1 ODT 제어신호(ODTC_0)를 송수신하고, 제1 ODT 제어신호(ODTC_0)에 응답하여 제 1 반도체 칩(3100) 내의 ODT부(미도시)의 온/오프 동작이 제어된다. 도 10의 반도체 메모리 장치(3000)의 ODT부의 동작은 도 9에 도시된 플로우차트에 기반하여 제어될 수 있다. 즉, 반도체 메모리 장치(3000)의 어느 하나의 반도체 칩 내의 ODT부가 활성화되고, 나머지 반도체 칩들 내의 ODT부는 비활성화된다. 또한, 상기 활성화된 ODT부는, 반도체 메모리 장치(3000)의 메모리 동작(예컨대, 데이터 신호의 입력 및/또는 출력)에 기반하여 온/오프 동작이 제어되며, ODT 부가 온 되는 경우 터미네이션 저항 성분이 제1 전송라인(3750)으로 제공된다.
도 11은 본 발명의 반도체 메모리 장치를 구현하는 다른 실시예를 나타내는 단면도이다. 도 11은 반도체 메모리 장치를 PoP(Package on Package) 형태로 구현한 예를 나타낸다.
도 11을 참조하면, 반도체 메모리 장치(4000)는 상부 패키지(4100) 및 하부 패키지(4200)를 구비한다. 상부 패키지(4100)는 제 1 PCB(Printed circuit board, 4110) 및 다수의 반도체 칩들(4120, 4130)을 포함하며, 제 1 PCB(4110)와 반도체 칩들(4120, 4130)은 다수의 도전 라인들(4141~4143)을 통해 전기적으로 연결된다. 도전 라인들(4141~4143)은 본딩 와이어로 구현될 수 있으며, 반도체 칩들(4120, 4130) 각각으로 데이터 신호를 전달하기 위한 도전 라인(4141)은 반도체 메모리 장치(4000)의 단자(또는 핀)에 공통하게 연결된다. 이에 따라, 반도체 칩들(4120, 4130) 각각의 데이터 신호를 전달하기 위한 패드(미도시)는 서로 본딩 와이어를 통해 전기적으로 연결된다. 본딩 와이어는 매우 작은 저항을 가지기 때문에 채널 손실(loss) 또는 채널에 의한 리플렉션(reflection) 효과가 아주 미미하다.
상기 다수의 반도체 칩들(4120, 4130)은, DRAM과 같은 동적 메모리를 포함하는 메모리 칩 및/또는 NAND, NOR 등의 Flash 메모리나 PRAM, MRAM 및 RRAM등의 비 휘발성 메모리 칩을 포함할수 있다. 다수의 반도체 칩들(4120, 4130)을 하나의 패키지로 구성할 경우, 반도체 칩들(4120, 4130)로 데이터 신호를 전달하는 도전라인들(4141)은 공통한 단자(또는 핀)에 연결된다. 반면에, 반도체 칩들(4120, 4130)로 ODT 제어신호를 전달하기 위한 도전라인들(4142, 4143)은 각각 별도의 단자(또는 핀)에 연결되며, 이에 따라 반도체 칩들(4120, 4130) 각각의 ODT 부를 별도로 제어할 수 있다. 반도체 칩들(4120, 4130) 중 어느 하나의 반도체 칩 내의 ODT 부는 활성화되고, 나머지 반도체 칩들 내의 ODT 부는 비활성화된다. 활성화된 ODT 부는, 반도체 메모리 장치(4000)의 메모리 동작에 기반하여 그 온/오프 동작이 제어된다.
한편, 상기 제 1 PCB(4110)의 하부에 위치하는 솔더 볼(4150)은 하부 패키지(4200)의 상부에 형성된 볼 랜드(ball land)와 접합되어 상기 패키지들(4100, 4200)을 전기적으로 연결한다.
하부 패키지(4200)는 제 2 PCB(4210), 로직 회로를 포함하는 로직 칩(4220), 다수의 도전 라인(4230) 및 단자(4240) 등을 포함한다. 로직 칩(4220)은 상부 패키지(4100)의 반도체 칩들(4120, 4130)의 메모리 동작을 제어하기 위한 각종 로직 회로를 포함할 수 있으며, 예컨대 전술한 바와 같이 반도체 칩들(4120, 4130)의 ODT 부(미도시)를 제어하기 위한 터미네이션 제어부(미도시)를 포함할 수 있다. 도전 라인(760)은 로직 칩(4220)과 제 2 PCB(4210)를 전기적으로 연결하기 위한 다수의 본딩 와이어를 포함할 수 있으며, 단자(4240)는 상기 로직 칩(4220)과 외부와의 인터페이스를 제공한다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 시스템을 나타내는 블록도이다. 메모리 시스템(5000)은 메모리 컨트롤러(5100) 및 복수의 반도체 메모리 장치들(5200, 5300)을 포함할 수 있다. 또한, 반도체 메모리 장치들(5200, 5300) 각각은 다수 개의 반도체 칩(예컨대, DRAM을 포함하는 메모리 칩)을 포함할 수 있으며, 반도체 메모리 장치들(5200, 5300)이 모듈 보드(미도시) 상에 장착되어 메모리 모듈을 구현할 수 있다. 더 많은 개수의 반도체 메모리 장치가 메모리 시스템(5000)에 구비될 수 있으나, 본 발명을 설명함에 있어서 제1 및 제2 반도체 메모리 장치(5200, 5300)가 메모리 시스템(5000)에 구비되는 것으로 가정한다.
메모리 컨트롤러(5100)는 제 1 및 제 2 데이터 드라이버(5110, 5120)와 제 1 및 제 2 터미네이션 제어부(5130, 5140)을 포함한다. 제 1 데이터 드라이버(5110)는 제 1 반도체 메모리 장치(5200)의 입출력 데이터를 드라이빙하며 제1 데이터 버스(5410)을 통해 데이터 신호를 출력한다. 또한, 제 2 데이터 드라이버(5120)는 제 2 반도체 메모리 장치(5300)의 입출력 데이터를 드라이빙하며 제2 데이터 버스(5510)을 통해 데이터 신호를 출력한다.
제 1 터미네이션 제어부(5130)는 제 1 반도체 메모리 장치(5200) 내의 반도체 칩(5210~5240)에 포함되는 ODT 부의 온/오프를 제어하기 위해, 반도체 칩(5210~5240) 각각에 대응하는 ODT 제어신호를 제1 ODT 제어 버스(5420~5450)을 통해 출력한다. 마찬가지로, 제 2 터미네이션 제어부(5140)는 제 2 반도체 메모리 장치(5300) 내의 반도체 칩(5310~5340)에 포함되는 ODT 부의 온/오프를 제어하기 위해, 반도체 칩(5310~5340) 각각에 대응하는 ODT 제어신호를 제2 ODT 제어 버스(5520~5550)를 통해 출력한다.
도 12에서는, 제1 및 제2 반도체 메모리 장치(5200, 5300)가 메모리 콘트롤러(5100)의 서로 다른 데이터 드라이버에 의해 각각 데이터 신호를 수신하는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한되지 않으며 메모리 콘트롤러(5100)의 공통한 데이터 드라이버를 통해 데이터 신호를 수신하여도 무방하다.
또한, 본 발명의 실시예를 제 1 반도체 메모리 장치(5200)를 근거하여 설명하면, 반도체 칩(5210~5240)에 대해 공통된 데이터 버스(5410) 및 단자가 배치되고, 반도체 칩(5210~5240)에 대해 각각 구분되는 ODT 제어 버스(5420~5450)와 단자들이 배치된다. 데이터 신호는 공유되는 데이터 버스(5410) 및 데이터 입력버퍼(5211)를 통해 메모리 어레이(5214)로 제공된다. 반면에, ODT 제어신호는 서로 구분되는 ODT 제어 버스(5420)를 통해 ODT 제어신호 수신부(5213) 및 ODT 부(5212)로 제공되며, 상기 ODT 제어신호에 따라 ODT 부(5212)의 온/오프 동작이 제어된다. 또한, 데이터 신호는 제1 및 제2 반도체 메모리 장치(5200, 5300) 중 어느 하나, 또는 반도체 메모리 장치들(5200, 5300)로 동시에 제공될 수 있다. 반도체 메모리 장치들(5200, 5300) 각각의 동작 모드 및 데이터 신호의 입출력에 따라, ODT 부(5212, 5312)의 활성화/비활성화 동작 및 온/오프 동작이 제어된다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 도면이다. 도 13을 참조하면, 컴퓨팅 시스템(6000)은 프로세서(6100), 시스템 컨트롤러(62020) 및 메모리 시스템(6300)을 포함한다. 컴퓨팅 시스템(6000)은 프로세서 버스(65100), 확장 버스(6520), 입력 장치(6410), 출력 장치(6420) 및 저장 장치(6430)을 더 포함할 수 있다. 메모리 시스템(6300)은 적어도 하나의 반도체 메모리 장치(6320) 및 메모리 컨트롤러(6310)를 포함한다. 메모리 컨트롤러(6310)은 시스템 컨트롤러(6200)에 포함될 수 있다.
프로세서(6100)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 시스템을 실행할 수 있다. 예를 들어, 프로세서(6100)는 마이크로 프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(6100)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(6510)를 통하여 시스템 컨트롤러(6200)에 연결될 수 있다. 시스템 컨트롤러(6200)는 주변 구성 요소 상호 연결(Peripheral component interconnection, PCI) 버스와 같은 확장 버스(6520)에 연결된다. 이에 따라, 프로세서(6100)는 시스템 컨트롤러(6200)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(6410), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(6420) 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는 CD-ROM과 같은 하나 이상의 저장 장치(6430)를 제어할 수 있다.
메모리 컨트롤러(6310)는 프로세서(6100)에 의해 제공된 명령을 수행하도록 반도체 메모리 장치(6320)을 제어할 수 있다. 반도체 메모리 장치(6320)는 메모리 컨트롤러(6310)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(6310)에 제공할 수 있다. 반도체 메모리 장치(6320)는 복수의 메모리 칩들, 예를 들어, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 또는 비 휘발성 메모리 칩을 포함할 수 있다. 상기 컴퓨팅 시스템(6000)은 데스크 톱 컴퓨터, 노트북 컴퓨터, 워크 스테이션, 핸드 헬스 디바이스 등일 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (16)

  1. 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 제1 단자에 연결되어 제1 신호를 수신하는 제1 패드 및 상기 제1 패드에 전기적으로 연결되는 제 1 온 다이 터미네이션(On Die termination, ODT) 부를 포함하는 제 1 메모리 칩; 및
    상기 반도체 메모리 장치의 제1 단자에 연결되어 상기 제1 신호를 수신하는 제2 패드 및 상기 제2 패드에 전기적으로 연결되는 제 2 ODT 부를 포함하는 제 2 메모리 칩을 구비하고,
    상기 제1 ODT 부 및 제2 ODT 부 중 하나의 ODT 부는 메모리 동작에 따라 그 온/오프 동작이 제어되고, 다른 하나의 ODT 부는 상기 메모리 동작에 관계없이 오프 상태를 유지하며,
    상기 온/오프 동작이 제어되는 ODT 부는 상기 제 1 ODT 부 또는 제 2 ODT부로 변경 가능한 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 신호는 데이터 신호이며,
    상기 반도체 메모리 장치의 데이터 기록 동작시, 상기 데이터 신호가 입력되는 동안 어느 하나의 ODT 부가 온 상태를 유지하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 메모리 칩은, 상기 반도체 메모리 장치의 제2 단자에 연결되어 제1 ODT 제어신호를 수신하는 제3 패드를 더 포함하고,
    상기 제2 메모리 칩은, 상기 반도체 메모리 장치의 제3 단자에 연결되어 제2 ODT 제어신호를 수신하는 제4 패드를 더 포함하며,
    상기 제1 및 제2 ODT 제어신호 중 어느 하나는, 상기 메모리 동작에 관계없이 비활성화되는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제 1 메모리 칩이 제1 모드이고 상기 제2 메모리 칩이 제2 모드로 동작하는 경우,
    상기 제 1 ODT 부는 오프 상태를 유지하며, 상기 제 2 ODT 부는 상기 메모리 동작에 따라 온/오프 제어되는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 모드는 리프레쉬 모드 및 딥 파워다운 모드 중 어느 하나의 모드이며, 상기 제2 모드는 노멀 동작 모드인 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 제 1 및 제 2 ODT 부 각각은,
    상기 제1 신호를 전달하는 전송 라인으로 저항 성분을 제공하는 터미네이션 저항과, 상기 터미네이션 저항과 상기 전송 라인 사이의 연결을 제어하는 스위치부를 포함하는 반도체 메모리 장치.
  7. 온 다이 터미네이션(On Die termination, ODT) 부가 배치된 복수의 메모리 칩들을 포함하는 반도체 메모리 장치의 메모리 동작을 제어하는 메모리 컨트롤러에 있어서,
    상기 메모리 동작에 따라 상기 복수의 메모리 칩들 중 어느 하나의 메모리 칩에 배치된 ODT 부의 온/오프 동작을 제어하기 위한 제1 ODT 제어신호를 발생하고, 상기 메모리 동작에 관계없이 나머지 메모리 칩에 배치된 ODT 부를 오프 상태로 유지하기 위한 제2 ODT 제어신호를 발생하며, 상기 제1 ODT 제어신호를 상기 복수의 메모리 칩들 중 어느 하나로 변경 가능하게 제공하는 ODT 제어신호 발생부를 구비하는 메모리 컨트롤러.
  8. 제 7항에 있어서,
    상기 반도체 메모리 장치로 파워가 인가됨에 따라 상기 복수의 메모리 칩들 중 어느 하나를 대표 메모리 칩으로 선택하고, 상기 선택된 대표 메모리 칩으로 상기 제1 ODT 제어신호를 제공하여 상기 대표 메모리 칩의ODT 부의 온/오프 동작을 제어하는 메모리 컨트롤러.
  9. 제 8항에 있어서,
    상기 대표 메모리 칩이 리프레쉬 모드 또는 딥 파워다운 모드로 진입하면, 나머지 메모리 칩 들 중에서 어느 하나를 대표 메모리 칩으로 재선택하고, 상기 재선택된 대표 메모리 칩의 ODT 부의 온/오프 동작을 제어하는 메모리 컨트롤러.
  10. 제 7항에 있어서,
    상기 ODT 부 각각은 상기 메모리 칩의 데이터 입력 버퍼에 연결된 터미네이션 저항 및 적어도 하나의 스위치부를 포함하고,
    상기 반도체 메모리 장치의 데이터 기록 동작시, 상기 반도체 메모리 장치로 데이터 신호를 제공하는 동안 상기 스위치부를 턴온시키기 위한 상기 제1 ODT 제어신호를 발생하는 메모리 컨트롤러.
  11. 제 10항에 있어서,
    상기 복수의 메모리 칩에 대응하여 복수의 ODT 제어신호를 발생하고, 별도의 경로를 통하여 상기 복수의 ODT 제어신호를 상기 복수의 메모리 칩으로 각각 출력하는 메모리 컨트롤러.
  12. 제 7항에 있어서,
    상기 메모리 칩들의 동작 상태를 판단하는 메모리 상태 판단부; 및
    상기 메모리 칩의 ODT 부의 상태를 판단하는 ODT 상태 판단부를 더 구비하고,
    상기 제1 및 제2 ODT 제어 신호는 상기 메모리 상태 및 ODT 상태 판단 결과 중 적어도 하나를 이용하여 발생되는 메모리 컨트롤러.
  13. 복수의 메모리 칩들을 포함하는 반도체 메모리 장치를 제어하는 방법에 있어서,
    상기 메모리 칩들 각각은 온 다이 터미네이션(On Die termination, ODT) 부를 포함하고, 상기 메모리 칩들은 상기 반도체 메모리 장치의 공통의 단자를 통해 데이터 신호를 입출력하며,
    메모리 동작에 따라 상기 메모리 칩들 중 제1 메모리 칩의 ODT 부의 온/오프 동작을 제어하는 단계;
    상기 메모리 동작에 관계없이 나머지 메모리 칩들의 ODT 부를 오프 상태로 유지하는 단계;
    상기 제1 메모리 칩의 동작 모드를 판단하는 단계; 및
    상기 판단 결과에 따라, 상기 메모리 칩들 중 제2 메모리 칩의 ODT 부의 온/오프 동작을 제어하고, 나머지 메모리 칩들의 ODT 부를 오프 상태로 유지하는 단계를 구비하는 반도체 메모리 장치의 제어방법
  14. 제13항에 있어서,
    상기 동작 모드를 판단하는 단계는, 상기 제1 메모리 칩이 리프레쉬 모드 및 딥파워 다운 모드 중 어느 하나로 진입하였는지를 판단하는 반도체 메모리 장치의 제어 방법.
  15. 제 13항에 있어서,
    상기 메모리 칩들 각각에 배치된 ODT 부의 활성화 상태를 판단하는 단계를 더 구비하고,
    상기 동작 모드를 판단한 결과 및 상기 활성화 상태를 판단한 결과에 기반하여, 상기 다수의 메모리 칩들 중 제2 메모리 칩이 선택되는 반도체 메모리 장치의 제어 방법.
  16. 제 15항에 있어서,
    상기 메모리 칩들 중 적어도 하나의 칩으로 상기 데이터 신호가 제공되는 동안, 상기 제1 메모리 칩의 ODT 부가 온 상태를 유지하도록 제어하는 반도체 메모리 장치의 제어 방법.
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KR20140122954A (ko) * 2013-04-11 2014-10-21 에스케이하이닉스 주식회사 멀티 칩 패키지 시스템
KR20150010459A (ko) * 2013-07-19 2015-01-28 삼성전자주식회사 집적 회로 및 그것의 데이터 입력 방법
KR20160087432A (ko) * 2015-01-13 2016-07-22 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
KR20170029074A (ko) * 2015-09-04 2017-03-15 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
US10089040B2 (en) 2016-06-03 2018-10-02 SK Hynix Inc. Memory apparatus relating to on die termination

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050147B (zh) * 2011-10-13 2016-03-02 澜起科技（上海）有限公司 端接器件系统
KR101894469B1 (ko) * 2012-02-24 2018-10-04 에스케이하이닉스 주식회사 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템
US9515657B2 (en) * 2013-05-24 2016-12-06 Marvell Israel (M.I.S.L) Ltd. Systems and methods for data receipt from devices of disparate types
US9196321B2 (en) * 2013-10-03 2015-11-24 Micron Technology, Inc. On-die termination apparatuses and methods
KR102219451B1 (ko) * 2014-09-22 2021-02-24 삼성전자주식회사 스토리지 컨트롤러, 이의 동작 방법 및 이를 포함하는 솔리드 스테이트 디스크
TWI590247B (zh) * 2015-08-27 2017-07-01 新唐科技股份有限公司 驅動電路
JP6509711B2 (ja) * 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
KR20170075103A (ko) 2015-12-22 2017-07-03 삼성전자주식회사 온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법
KR20170112289A (ko) * 2016-03-31 2017-10-12 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법
KR102646905B1 (ko) * 2016-07-21 2024-03-12 삼성전자주식회사 온 다이 터미네이션 회로, 이를 구비하는 메모리 장치 및 메모리 시스템
KR102688477B1 (ko) * 2016-08-04 2024-07-26 삼성전자주식회사 온-다이 터미네이션을 포함하는 메모리 시스템 및 그것의 온-다이 터미네이션 제어 방법
CN107888180B (zh) * 2016-09-30 2021-06-01 扬智科技股份有限公司 系统芯片及其终端阻抗元件的校正方法
US10565151B2 (en) * 2017-11-09 2020-02-18 Micron Technology, Inc. Memory devices and systems with parallel impedance adjustment circuitry and methods for operating the same
US10797700B2 (en) 2018-12-21 2020-10-06 Samsung Electronics Co., Ltd. Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
KR20200078294A (ko) * 2018-12-21 2020-07-01 삼성전자주식회사 신호를 송수신 하기 위한 장치, 그것의 동작 방법, 메모리 장치 및 그것의 동작 방법
KR20200078994A (ko) * 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 터미네이션을 수행하는 반도체 장치 및 이를 포함하는 반도체 시스템
KR20200086137A (ko) * 2019-01-08 2020-07-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11081191B2 (en) * 2019-06-18 2021-08-03 Western Digital Technologies, Inc. Dynamic switching for improved power utilization
US10998904B1 (en) * 2019-11-15 2021-05-04 Xilinx, Inc. Programmable termination circuits for programmable devices
US20220344578A1 (en) * 2021-04-22 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068064B1 (en) * 2003-05-12 2006-06-27 Pericom Semiconductor Corp. Memory module with dynamic termination using bus switches timed by memory clock and chip select
US6922076B2 (en) * 2003-08-27 2005-07-26 International Business Machines Corporation Scalable termination
KR100604843B1 (ko) 2004-03-26 2006-07-31 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법
US7486104B2 (en) * 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
KR100904482B1 (ko) * 2007-12-11 2009-06-24 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
JP5430880B2 (ja) 2008-06-04 2014-03-05 ピーエスフォー ルクスコ エスエイアールエル メモリモジュール及びその使用方法、並びにメモリシステム
JP2010170296A (ja) 2009-01-22 2010-08-05 Elpida Memory Inc メモリシステム、半導体記憶装置、及び配線基板
US8531898B2 (en) * 2010-04-02 2013-09-10 Samsung Electronics Co., Ltd. On-die termination circuit, data output buffer and semiconductor memory device
US9153296B2 (en) * 2010-06-28 2015-10-06 Intel Corporation Methods and apparatuses for dynamic memory termination

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140122954A (ko) * 2013-04-11 2014-10-21 에스케이하이닉스 주식회사 멀티 칩 패키지 시스템
KR20150010459A (ko) * 2013-07-19 2015-01-28 삼성전자주식회사 집적 회로 및 그것의 데이터 입력 방법
KR20160087432A (ko) * 2015-01-13 2016-07-22 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
KR20170029074A (ko) * 2015-09-04 2017-03-15 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
US10089040B2 (en) 2016-06-03 2018-10-02 SK Hynix Inc. Memory apparatus relating to on die termination

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