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KR20120123919A - 칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지 - Google Patents

칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지 Download PDF

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KR20120123919A
KR20120123919A KR20110041543A KR20110041543A KR20120123919A KR 20120123919 A KR20120123919 A KR 20120123919A KR 20110041543 A KR20110041543 A KR 20110041543A KR 20110041543 A KR20110041543 A KR 20110041543A KR 20120123919 A KR20120123919 A KR 20120123919A
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KR
South Korea
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chip
chips
semiconductor package
stacked
base wafer
Prior art date
Application number
KR20110041543A
Other languages
English (en)
Inventor
안정석
장동현
송호건
임성준
전창성
이택훈
박상식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US13/439,447 priority patent/US8637350B2/en
Publication of KR20120123919A publication Critical patent/KR20120123919A/ko
Priority to US14/093,853 priority patent/US9136260B2/en

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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92143—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a bump connector
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Abstract

본 발명의 기술적 사상은 관통 실리콘 비어(TSV)를 갖는 제1칩을 복수개 포함하는 기저 웨이퍼를 준비하는 단계와, 상기 제1칩들을 포함하는 기저 웨이퍼를 지지 캐리어(supporting carrier) 상에 접착하는 단계와, 제2칩을 준비하는 단계와, 상기 제1칩들 각각에 상기 제2칩을 부착시켜 적층칩들을 형성하는 단계와, 상기 적층칩들을 밀봉재로 밀봉하는 단계와, 상기 적층칩들 각각을 분리하는 단계를 포함하여 이루어지는 칩 적층 반도체 패키지 제조방법을 제공한다.

Description

칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지{Method for manufacturing a chip stacked semiconductor package and the chip stacked semiconductor package thereof}
본 발명의 기술적 사상은 반도체 패키지 제조방법 및 이에 의해 제조된 반도체 패키지에 관한 것으로서, 보다 상세하게는 칩이 복수개 적층된 칩 적층 반도체 패키지의 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지에 관한 것이다.
반도체 산업은 소형화, 다기능화 및 고용량화된 높은 신뢰성을 갖는 반도체 제품을 저렴하게 제조하는 것이다. 이와 같은 복합적인 목표를 달성 가능하게 하는 중요한 기술중의 하나가 반도체 패키지 기술이다. 패키지 기술 중에서 앞서 설명한 같은 복합적인 목표를 달성하는 위한 방법으로, 칩들을 복수개 적층하는 칩 적층 반도체 패키지가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 칩들을 적층하여 소형화, 다기능화 및 고용량화를 가질 수 있는 칩 적층 반도체 패키지의 제조 방법을 제공하는 데 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 상술한 칩 적층 반도체 패키지의 제조 방법에 의해 제조된 칩 적층 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 관통 실리콘 비어(TSV)를 갖는 제1칩을 복수개 포함하는 기저 웨이퍼를 준비하는 단계와, 상기 제1칩들을 포함하는 기저 웨이퍼를 지지 캐리어(supporting carrier) 상에 접착하는 단계와, 제2칩을 준비하는 단계와, 상기 제1칩들 각각에 상기 제2칩을 부착시켜 적층칩들을 형성하는 단계와, 상기 적층칩들을 밀봉재로 밀봉하는 단계와, 상기 적층칩들 각각을 분리하는 단계를 포함하여 이루어지는 칩 적층 반도체 패키지 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 기저 웨이퍼를 준비하는 단계는, 제1면 및 제2면을 갖는 반도체 기판의 상기 제1면 상에 집적 회로층을 형성하는 단계와, 상기 제1면 상에 상기 집적 회로층을 덮는 층간 절연층을 형성하는 단계와, 상기 층간 절연층을 통과하여 상기 반도체 기판 내부로 신장된 상기 TSV를 형성하는 단계와, 상기 TSV와 연결된 다층 배선 패턴을 포함한 금속간 절연층을 상기 층간 절연층 상에 형성하는 단계와, 상기 금속간 절연층 상에, 상기 다층 배선 패턴에 전기적으로 연결된 제1연결 부재를 형성하는 단계와, 상기 TSV를 상기 제2면 상에 노출시키는 단계와, 상기 제2면 상에 보호층 및 상기 TSV에 연결되는 도전성 패드를 형성하는 단계를 포함하고, 상기 접착하는 단계에서, 상기 제1칩의 상기 제1연결 부재가 상기 지지 캐리어를 향하도록 접착될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기저 웨이퍼를 준비하는 단계는, 상기 도전성 패드를 형성하는 단계 후에, 상기 보호층 및 도전성 패드 상에 NCF 또는 ACF를 접착시키는 단계를 더 포함하고, 상기 적층칩을 형성하는 단계는, 상기 NCF 또는 ACF를 통해 상기 제2칩을 상기 제1칩 상에 접착시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2칩을 준비하는 단계에서, 상기 제2칩은 상기 제1칩과 동종의 제2칩으로 준비할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2칩은, 내부의 집적 회로층에 전기적으로 연결된 제2연결 부재를 구비하고, 상기 적층칩들을 형성하는 단계에서, 상기 제2칩의 상기 제2연결 부재가 상기 TSV에 전기적으로 연결되도록 접착될 수 있다.
본 발명의 일 실시예에 있어서, 상기 밀봉하는 단계 전에, 상기 제1칩 및 제2칩의 연결 부분을 언더필로 채우는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1칩들 각각에 제2칩을 부착시킬 때, 상기 제2칩은 복수개로 구성되어 상기 적층칩은 적어도 3개 이상의 칩들로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 적층칩들 각각을 분리하는 단계 전에,
상기 밀봉재의 상면을 그라인딩하여 상기 제2칩의 상면을 노출시키는 단계를 포함할 수 있다. 상기 제2칩의 상면을 노출시키는 단계 후에, 상기 지지 캐리어를 제거하는 단계와, 상기 밀봉재 상면 상에 지지 기판을 접착하는 단계와, 상기 적층칩에 대한 EDS(Electrical Die Sort) 테스트를 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 적층칩들 각각을 분리하는 단계 후에, 상기 지지 기판을 제거하는 단계와, 상기 분리된 개별 적층칩을 메인칩에 실장시키는 단계를 포함할 수 있다. 상기 메인칩에는 제2TSV 및 상기 제2TSV에 연결된 제3연결 부재가 형성되어 있고, 상기 메인칩은 상기 제3연결 부재를 통해 보드 기판에 실장될 수 있다.
또한, 본 발명의 기술적 사상은 관통 실리콘 비어(TSV)를 가지며, 제1 크기를 갖는 제1칩을 복수개 포함하는 기저 웨이퍼를 준비하는 단계와, 상기 제1칩들을 포함하는 기저 웨이퍼를 지지 캐리어(supporting carrier) 상에 접착하는 단계와, 상기 제1칩보다 작은 크기를 갖는 제2칩을 준비하는 단계와, 상기 제1칩들 각각에 상기 제2칩을 부착시켜 적층칩들을 형성하는 단계와, 상기 적층칩들을 밀봉재로 밀봉하는 단계와, 상기 기저 웨이퍼 및 밀봉재를 절단하여 상기 적층칩들 각각을 분리하는 단계를 포함하여 이루어지는 칩 적층 반도체 패키지 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 밀봉재는 상기 제1칩 및 제2칩의 연결 부분 및 상기 제2칩의 측면을 덮도록 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기저 웨이퍼 및 밀봉재의 절단시에 상기 제1칩의 크기를 기준으로 절단하여 상기 제2칩 측면의 상기 밀봉재가 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기저 웨이퍼 및 밀봉재의 절단시에 상기 제2칩의 크기를 기준으로 절단하여 상기 제1칩 및 제2칩 측면이 노출될 수 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 TSV 및 상기 TSV에 전기적으로 연결된 제1 연결 부재를 구비하고, 양측면이 노출된 제1 칩과, 상기 제1칩 상에 적층되고, 상기 TSV에 전기적으로 연결된 제2 연결 부재를 구비하고 상면이 노출된 제2칩과, 상기 제1칩 및 제2칩의 양측면을 밀봉하는 밀봉재와, 상기 제1칩 및 제2칩이 상기 제1 연결 부재를 통해 실장되는 메인 칩을 포함하는 칩 적층 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 메인 칩 하면에는 제3 연결 부재가 형성되어 있고, 상기 제1 칩, 제2 칩 및 상기 메인 칩이 상기 제3 연결 부재를 통해 실장되는 보드 기판을 더 포함할 수 있다.
본 발명의 기술적 사상에 따르면, TSV가 형성된 제1칩을 복수개 포함하는 기저 웨이퍼 상에, 제2칩을 탑재하되 제2칩을 제1칩보다 작게 탑재한다. 이에 따라, 고집적화된 기저 웨이퍼에서 스크라이브 라인 영역의 크기, 예컨대 폭에 제한을 받지 않고 언더필이나 소잉 공정을 보다 용이하게 수행할 수 있어 칩 적층 반도체 패키지을 신뢰성 있게 제조할 수 있다.
본 발명의 기술적 사상에 따르면, PCB 기판이나 인터포저 없이 양호 또는 불량 여부가 판단된 적층칩을 포함하는 칩 적층 반도체 패키지를 얻을 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 제1칩 상에 적층된 제2칩의 상면 및/또는 측면이 노출되어 있고 제1칩의 측면이 노출된 적층칩을 포함하는 칩 적층 반도체 패키지를 얻을 수 있다. 이러한 칩 적층 반도체 패키지를 메인칩이나 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제2칩의 상면이나 제1칩의 측면과 잘 결합 및 부착될 수 있다.
도 1 내지 도 11은 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
도 12 및 도 13은 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
도 14a 내지 14f는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제1칩을 포함하는 기저 웨이퍼의 제조 방법을 설명하기 단면도들이다.
도 15는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제1칩을 포함하는 기저 웨이퍼의 단면도이다.
도 16a 및 도 16b는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제2칩의 제조 방법을 설명하기 단면도들이다.
도 17a 및 도 17b는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제2칩의 제조 방법을 설명하기 단면도들이다.
도 18 및 도 19는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
도 20 및 도 21은 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
도 22는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도이다.
도 23 및 24는 본 발명의 일부 실시예들에 따른 칩 적층 반도체 패키지에 대한 단면도들이다.
도 25 및 26은 본 발명의 일부 실시예들에 따른 칩 적층 반도체 패키지에 대한 단면도들이다.
도 27은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 28은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 내지 도 11은 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
도 1을 참조하면, 관통 실리콘 비아(Through silicon via(TSV), 130)가 형성된 칩(100)을 복수개 포함하는 기저 웨이퍼(10, base wafer)를 준비한다. 기저 웨이퍼(10)는 웨이퍼 레벨에서 TSV(130)를 구비한 칩(100)들을 동시에 형성하여 완성한다.
기저 웨이퍼(10)에서, 칩 영역의 크기(size)는 CR1로 표시되어 있다. 칩 영역의 크기(CR1)는 폭 또는 길이일 수 있다. 칩(100)들 사이의 스크라이브 라인 영역의 크기는 SR1로 표시되어 있다. 스크라이브 라인 영역의 크기(SR1)는 폭 또는 길이일 수 있다.
기저 웨이퍼(10)에서 후 공정의 절단에 의해 완성되는 칩(100)의 크기는 CS1로 표시할 수 있다. 칩(100)의 크기(CS1)는 폭 또는 길이일 수 있다. 후 공정을 통해 스크라이브 라인 영역 내에서 블레이드(blade)에 의해 절단되는 크기는 S1로 도시되어 있다. 블레이드(blade)에 의해 절단되는 크기(S1)는 폭 또는 길이일 수 있다. 블레이드(blade)에 의해 절단되는 크기(S1)은 블레이드의 폭일 수 있다. 도 1에서는 편의상 기저 웨이퍼(10)에 3개의 칩(100)이 도시되어 있지만 기저 웨이퍼(10)에 수십 내지 수백 개의 칩들이 형성되어 있을 수 있다.
기저 웨이퍼(10)는 바디층(110), 하부 절연층(120), TSV(130), 제1연결 부재(140), 보호층(160) 및 상부 패드(170)를 포함할 수 있다. 바디층(110)은 실리콘 기판(미도시), 상기 실리콘 기판 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 하부 절연층(120)은 바디층(110)의 하부로 형성되고, 금속간 절연층(122, inter-metallic insulating layer) 및 패시베이션층(124)을 포함할 수 있다. 금속간 절연층(122) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다.
TSV(130)는 바디층(110)을 관통하여, 하부 절연층(120)의 다층 배선 패턴에 연결될 수 있다. 제1연결 부재(140)는 범프 패드(142) 및 범프(144)를 포함할 수 있다. 범프 패드(142)는 패시베이션층(124) 상에 도전성 물질로 형성되며, 하부 절연층(120) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 그에 따라, 범프 패드(142)는 다층 배선 패턴을 통해 TSV(130)에 전기적으로 연결될 수 있다.
범프 패드(142) 상에는 UBM(Under Bump Metal, 미도시)이 형성될 수 있다. 범프 패드(142)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 범프 패드(142)가 상기 재질이나 방법에 한정되는 것은 아니다.
범프(144)는 범프 패드(142) 상에 형성될 수 있다. 범프(144)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 솔더 등으로 형성될 수 있다. 그러나 범프(144)의 재질이 그에 한정되는 것은 아니다. 범프(144)가 솔더로 형성되는 경우, 솔더 범프라고 부르기도 한다.
보호층(160)은 바디층(110) 상면으로 형성되고, 절연성 물질로 형성되어 상기 바디층(110)을 외부로부터 보호할 수 있다. 보호층(160)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 보호층(160)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
상부 패드(170)는 보호층(160) 상에 형성되며, TSV(130)와 연결될 수 있다. 상부 패드(170)는 앞서 범프 패드(142)와 같이 알루미늄이나 구리 등으로 형성될 수 있다. 베이스 웨이퍼(10)에 대하여는 후에 보다 더 상세하게 설명한다.
도 2를 참조하면, 지지 캐리어(800, supporting carrier)를 준비한다. 지지 캐리어(800) 상에는 접착 부재(820)가 형성될 수 있다. 지지 캐리어(800)는 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 본 실시예에서는 실리콘 기판 또는 유리 기판으로 형성될 수 있다. 접착 부재(820)는 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있다.
기저 웨이퍼(10)는 지지 캐리어(800) 상에 접착 부재(820)를 통해 접착된다. 기저 웨이퍼(10)는 제1연결 부재(140)가 지지 캐리어(800)를 향하도록 접착될 수 있다. 지지 캐리어(800)는 기저 웨이퍼(10)의 준비 전에, 또는 기저 웨이퍼(10) 준비 후 기저 웨이퍼(10)의 지지 캐리어(800) 접착 전에 준비될 수도 있음은 물론이다.
도 3을 참조하면, 제2칩(200)을 준비한다. 제2칩(200)은 바디층(210), 하부 절연층(220), 및 제2연결 부재(240)를 포함할 수 있다. 바디층(210)은 제1칩(100)과 마찬가지로 실리콘 기판(미도시), 상기 실리콘 기판 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 바디층(210)의 상면은 외부로 노출될 수 있다. 바디층(210)의 상면은 상기 집적 회로층이 형성되는 실리콘 기판의 제1면에 대향하는 제2면일 수 있다. 그에 따라, 실리콘 기판의 실리콘이 외부로 노출될 수 있다. 때에 따라, 실리콘 기판의 제2면 상에는 제1칩에서와 같은 보호층이 형성될 수도 있다.
하부 절연층(220)은 바디층(210) 하부로 형성되고, 금속간 절연층(222) 및 패시베이션층(224)을 포함할 수 있다. 금속간 절연층(222) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다.
제2연결 부재(240)는 범프 패드(242) 및 범프(244)를 포함할 수 있다. 범프 패드(242)는 패시베이션층(224) 상에 도전성 물질로 형성되며, 하부 절연층(220) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 범프 패드(242) 상에는 UBM(Under Bump Metal, 미도시)이 형성될 수 있다. 범프 패드(242)는 앞서 제1연결 부재(140)의 범프 패드(142)와 동일 재질 또는 다른 재질로 형성될 수 있고, 또한 형성 방법도 동일 또는 다르게 형성될 수 있다.
범프(244)는 범프 패드(242) 상에 형성될 수 있다. 범프(244)는 도전성 재질로 형성되며, 제1연결 부재(140)의 범프(144)와 같이, 구리(Cu), 알루미늄(Al), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 범프(244)의 재질이 그에 한정되는 것은 아니다. 제2칩(200)은 제1칩(100)과 달리 바디층(210)을 관통하는 TSV가 형성되지 않을 수 있다. 그에 따라, 상부 패드도 형성되지 않을 수 있다.
제1칩들(100) 각각의 상면으로 제2칩(200)을 적층하여 적층칩(1100)을 형성한다. 이에 따라, 기저 웨이퍼(10)에 형성되어 있는 칩(100)은 제1칩이라 칭할 수 있다. 적층은 제2칩(200)의 제2연결 부재(240)를 제1칩(100)의 상부 패드(170) 상에 열 압착 방법을 통해 접착함으로써 이루어질 수 있다. 제2연결 부재(240)는 제1칩(100)의 상부 패드(170)에 연결될 수 있다. 그에 따라, 제2연결 부재(240)를 통해 제2칩(200)의 다층 배선 패턴이 제1칩(100)의 TSV(130)에 전기적으로 연결될 수 있다.
제2칩(200)의 제2연결 부재(240)의 배치는 제1칩(100)의 상부 패드(170)의 배치에 대응하여 위치할 경우 제2칩(200)을 제1칩(100)상에 적층할 수 있다. 따라서, 제2칩(200)은 제1칩(100)과 이종의 칩일 수 있다. 또한, 제2칩(200)은 제1칩(100)과 동종의 칩일 수도 있다.
제2칩(200)은 도 1과 동일한 기저 웨이퍼를 절단하여 획득할 수 있으며, 이때 제2칩들(200)에는 TSV가 형성되지 않을 수 있다. 그러나, 도 3과 다르게 제2칩들(200) 내에 TSV가 형성될 수도 있다. 그에 따라, 제2칩들(200)은 제1칩(100)과 동일한 기저 웨이퍼로부터 분리하여 획득한 칩일 수도 있다.
제2칩(200)의 크기는 CS2로 표시되어 있다. 제2칩(200)의 크기(CS2)는 폭 또는 길이일 수 있다. 제2칩(200)의 크기(CS2)는 제1칩(100)의 크기(CS1)보다 작다. S2는 제2칩용 웨이퍼(미도시)의 스크라이브 라인 영역 내에서 블레이드(blade)에 의해 절단되는 크기로써 폭 또는 길이일 수 있고, S1보다는 작게 형성한다. S2는 블레이드의 폭일 수 있다. 제2칩(200)의 크기(CS2)를 제1칩(100)의 크기(CS1)보다 작게 하고, 블레이드에 의해 절단되는 크기(S2)를 S1보다 크게 하기 때문에 후의 언더필 공정 및 절단 공정을 용이하게 수행할 수 있다.
도 4를 참조하면, 적층칩(1100)의 제1칩(100)과 제2칩(200)의 연결 부분을 채우는 언더필(310)을 형성한다. 앞서 설명한 바와 같이 제1칩(100) 상에 적층되는 제2칩(200)의 크기를 작게 하여 고집적화된 웨이퍼에서 스크라이브 라인 영역의 크기, 예컨대 폭이 좁더라도 언더필 공정을 용이하게 수행할 수 있다. 언더필(310)은 제1칩(100) 및 제2칩(200)의 연결 부분, 즉 제1칩(100)의 상부 패드(170)와 제2연결 부재(240)가 연결되는 부분을 채울 수 있다. 언더필(310)은 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 언더필(310)은 후에 형성되는 몰딩재와 다른 재질로 형성될 수 있지만 동일 재료로 형성될 수도 있다.
도시된 바와 같이, 언더필(310)은 제1칩(100) 및 제2칩(200)의 연결 부분뿐만 아니라, 상기 연결 부분에서 확장하여 제2칩(200)의 측면 및 제2칩(200)의 상면 일부분을 밀봉시킬 수 있다. 즉, 언더필(310)은 제1칩(100)과 제2칩(200)의 연결 부분만을 채울 수도 있지만, 도시된 바와 같이 제1칩(100)과 제2칩(200)의 연결 부분을 채우면서 제2칩(200)의 측면을 감싸도록 형성될 수도 있다. 언더필(310)은 인접하는 언더필(310)과 겹쳐지도록 형성될 수도 있다. 이와 같이 언더필(310)이 제2칩(200)의 측면을 감싸게 되면, 반도체 패키지 완성 후에, 언더필(310)이 측면으로 노출될 수도 있다. MUF 공정을 이용하는 경우에는 본 단계의 언더필 공정은 생략될 수도 있다.
도 5를 참조하면, 지지 캐리어(800) 상에 접착된 적층칩들(1100)을 몰딩하는 몰딩재(320)를 형성한다. 몰딩재(320)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 몰딩재(320)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 이에 따라, 적층칩들(1100)은 언더필(310)과 몰딩재(320)로 봉지되는 밀봉재(330)가 형성된다. 밀봉재(330)는 각 적층칩들(1100)의 제1및 제2칩(100, 200)의 측면들 및 상면들을 밀봉할 수 있다. 언더필(310)의 존재로 인해 몰딩재(320)는 언더필(310)의 측면을 밀봉할 수 있다.
도 6을 참조하면, 밀봉재(330) 상면을 그라인딩하여, 적층칩들(1100) 각각의 제2칩(200)의 상면을 노출시킬 수 있다. 밀봉재(330)의 상면은 제2칩(200)의 상면과 동일 수평면을 구성할 수 있다. 제2칩(200)에 TSV가 형성되지 않은 경우에, 제2칩(200) 상면은, 집적 회로층이 형성되지 않는 반도체 기판(즉 실리콘 기판)의 제2면일 수 있고, 그에 따라, 반도체 기판의 제2면의 실리콘이 외부로 노출될 수 있다.
밀봉재(330)의 상면을 그라인딩하여 적층칩(100), 즉 제2칩(200)의 상면을 노출시킬 경우, 후에 완성되는 칩 적층 반도체 패키지를 보드 기판 상에 실장하여 몰딩할 경우 몰딩재가 제2칩(200)의 상면과 잘 결합 및 부착될 수 있다.
도 7을 참조하면, 지지 캐리어(800)를 기저 웨이퍼(10)로부터 분리하고, 접착 부재(820)를 기저 웨이퍼(110)로부터 제거함으로써, 적층칩들(1100) 각각의 제1칩(100)의 제1연결 부재(140)가 외부로 노출될 수 있다.
지지 캐리어(800)와 접착 부재(820)는 나누어 제거할 수도 있고, 경우에 따라, 지지 캐리어(800)와 접착 부재(820)는 동시에 제거될 수도 있다. 예컨대, 지지 캐리어(800)는 투명한 재질, 예컨대 유리 기판으로 형성되고, 접착 부재(820)가 UV 필름으로 형성된 경우, UV 조사에 의해 지지 캐리어(800)와 접착 부재가 동시에 기저 웨이퍼(10)로부터 분리될 수 있다.
도 8을 참조하면, 적층칩(1100)이 부착된 기저 웨이퍼(10)를 뒤집은 후 지지 기판(900)을 부착한다. 지지 기판(900)은 제1칩(100)의 제1연결 부재(140)가 노출되는 제1면에 대향하는 제2면에 접착 부재(920)를 통해 접착한다. 지지 기판(900)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있고, 접착 부재(920)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 본 실시예에서, 지지 기판(900)은 유리 기판으로 형성될 수 있고, 접착 부재는 UV 필름으로 형성될 수 있다.
도 9를 참조하면, 지지 기판(900)을 이용하여, 적층칩(1100) 각각에 대한 EDS(Electrical Die Sorting) 테스트를 수행한다. EDS 테스트는 프로브 카드(1500) 등을 이용하여 수행할 수 있다. 프로브 카드(1500)에는 몸체부(1520) 및 단자 핀(1510)을 포함할 수 있다. 단자 핀(1510)은 예컨대 포고 핀들일 수 있다. 이러한 포고 핀들이 대응하는 제1연결 부재(140)에 콘택되고 전기적 신호가 인가됨으로써 EDS 테스트가 수행될 수 있다.
EDS 테스트를 통해 적층칩(1100)의 양호 또는 불량 여부를 판단한다. 이와 같이 적층칩(1100)의 EDS 테스트를 통해 양호 또는 불량 여부가 판단되고 불량에 속하는 적층칩(1100)은 폐기되게 된다. 따라서, 본 실시예에 따른 최종적인 칩 적층 반도체 패키지는 EDS 테스트를 통과한 칩들이 적층된 패키지이다. 그에 따라, 본 실시예에 따른 최종적인 칩 적층 반도체 패키지는 KGDS(Known Good Die Stack) 패키지로 부를 수 있다.
도 10을 참조하면, EDS 테스트 후, 기저 웨이퍼(10) 및 밀봉재(330)를 소딩(sawing, 절단)하여 각각의 칩 적층 반도체 패키지(1000)로 분리한다. 접착 부재(920)는 소잉에 의해 일부가 제거될 수도 있다.
도 10에서는 제1칩(100)의 폭(CS1)을 기준으로 기저 웨이퍼(10) 및 밀봉재(330)를 절단한다. S2보다 작은 S1의 블레이드 폭을 기준으로 기저 웨이퍼(10)와 제2칩들(200) 사이의 밀봉재(330)를 절단하기 때문에 매우 용이하게 절단 공정을 수행할 수 있다. 이렇게 될 경우, 밀봉재(330), 즉 언더필(310)을 포함하는 제2칩(200)의 크기는 CS2에서 CS2'로 약간 크게 될 수 있다.
도 11을 참조하면, 지지 기판(900) 및 접착 부재(920)를 제거함으로써, 각각의 칩 적층 반도체 패키지(1000)를 완성한다. 지지 기판(900) 및 접착 부재(920)의 제거는 순차적으로 수행될 수도 있고 동시에 수행될 수도 있다. 앞서와 같이 절단 공정을 통하여 개개의 칩 적층 반도체 패키지(1000)를 형성하고 나면, 제1칩(100)의 양측면이 노출된다. 이렇게 할 경우, 칩 적층 반도체 패키지(1000)를 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제1칩(100)의 측면과 잘 결합 및 부착될 수 있다.
본 실시예의 칩 적층 반도체 패키지 제조 방법에 따르면, TSV(130)가 형성된 제1 칩(100)을 복수개 포함하는 기저 웨이퍼(10) 상에, 제2칩(200)을 탑재한다. 이 과정에서, 제2칩(200)의 크기(CS2)는 제2칩(200)을 포함하는 웨이퍼를 절단하여 제2칩(200)을 준비할 때, 블레이드폭(S2)을 크게 함으로써 제1칩(100)보다 작게 준비한다.
이에 따라, 고집적화된 웨이퍼에서 스크라이브 라인 영역의 크기, 예컨대 폭이 좁더라도 언더필 공정을 용이하게 수행할 수 있다. 또한, 기저 웨이퍼(10) 및 밀봉재(330)를 절단할 때 보다 용이하게 수행하여 칩 적층 반도체 패키지(1000)를 제조할 수 있다.
본 실시예의 칩 적층 반도체 패키지 제조 방법에 따르면, TSV(130)가 형성된 제1칩(100)을 복수개 포함하는 기저 웨이퍼(10) 상에, 적층칩(1100)이 탑재된 상태에서 EDS(Electrical Die Sorting) 테스트를 수행한다. 따라서, PCB 기판이나 인터포저 없이 양호 또는 불량 여부가 판단된 적층칩(1100)을 얻을 수 있다. 결과적으로, 본 실시예에 따르면 양호한 칩 적층 반도체 패키지를 얻을 수 있다.
본 실시예의 칩 적층 반도체 패키지 제조 방법에 따르면, 기저 웨이퍼(10) 상에 제1칩(100)과 제2칩(200)을 탑재한 적층칩(1100)을 밀봉재(330)로 밀봉한 후 그라인딩하여 적층칩(100), 즉 제2칩(200)의 상면을 노출시킨다. 또한, 기저 웨이퍼(10) 상에 적층칩(1100) 및 밀봉재(330)를 형성한 후 절단하여 개개의 칩 적층 반도체 패키지를 형성하고 나면, 제1칩(100)의 양측면이 노출된다. 이렇게 할 경우, 칩 스택 반도체 패키지를 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제2칩(200)의 상면이나 제1칩(100)의 측면과 잘 결합 및 부착될 수 있다.
여기서, 도 11을 참조하여 앞서 칩 적층 반도체 패키지의 제조 방법에 의해 제조된 칩 적층 반도체 패키지의 구조 및 특징에 대하여 간단히 설명한다.
구체적으로, 칩 적층 반도체 패키지(1000)는 제1칩(100), 제2칩(200) 및 밀봉재(330)를 포함하고, 양호한 적층칩(1100)을 얻을 수 있다. 제1칩(100)은 바디층(110), 하부 절연층(120), TSV(130), 제1 연결 부재(140), 보호층(160) 및 상부 패드(170)를 포함할 수 있다. 제1칩(100)의 하부는 범프(144)가 외부로 노출되어 있고, 제1칩(100)의 액티브면의 패시베이션층(124)도 외부로 노출되어 있다.
제2칩(200)은 제1칩(100)과 마찬가지로 바디층(210), 하부 절연층(220), 및 제2 연결 부재(240)를 포함할 수 있다. 제2칩(200)은 도 11과 같이 TSV를 포함하지 않을 수 있고, 필요에 따라 TSV를 포함할 수 있다. 제1칩(100)의 비액티브면 상에 제2칩(200)의 액티브면이 탑재되어 적층칩을 구성하며, 제2연결 부재(240)는 제1칩(100)의 상부 패드(170)에 연결될 수 있다. 그에 따라, 제2 연결 부재(240)를 통해 제2칩(200)이 제1칩(100)의 TSV(130)에 전기적으로 연결될 수 있다.
밀봉재(330)는 제1칩(100) 및 제2칩(200)의 연결 부분, 즉 제1칩(100)의 상부 전극(170)과 제2 연결 부재(240)가 연결되는 부분에 채워져 있다. 밀봉재(330)는 제2칩(200)의 양측면을 둘러싸도록 형성된다. 따라서, 제2칩(200)의 양측면에 형성된 밀봉재(330)과 제1칩(100) 및 제2칩(200)의 연결 부분에 형성된 밀봉재(330)와 동일한 소재로 이루어질 수도 있다.
제2칩(200)의 상면은 밀봉재(330)가 형성되지 않고 노출되어 있다. 제1칩(100)의 양측면도 밀봉재가 형성되어 있지 않아 노출되어 있다. 이에 따라, 칩 적층 반도체 패키지(1000)를 후술하는 바와 같이 메인칩이나 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제2칩(200)의 상면이나 제1칩(100)의 측면과 잘 결합 및 부착될 수 있다.
앞서 설명한 바와 같이 제2칩(200)의 양측면을 둘러싸도록 형성된 밀봉재(330)의 양단부가 제1칩(100)의 모서리와 수직적으로 일치되는 구조를 갖는다. 다시 말해, 밀봉재(330)를 포함하는 제2칩(200)의 크기(CS2')는 제1칩(100)의 크기(CS1)과 동일하게 할 수 있다.
도 12 및 도 13은 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
구체적으로, 도 12 및 도 13의 실시예는 도 1 내지 도 11의 실시예와 비교할 때, 기저 웨이퍼(10) 및 밀봉재(330)의 절단 공정을 제외하고는 동일하다.
먼저, 도 1 내지 도 9에 도시한 제조 공정을 수행한다. 이렇게 되면, 지지 기판(900) 상에 밀봉재(330)로 밀봉된 복수개의 제2칩(200)들이 위치하고, 제2칩(200)들 상에 각각 연결되는 제1칩(100)을 포함하는 기저 웨이퍼(10)가 부착된다.
도 12를 참조하면, 제2칩(200)의 폭(CS2)을 기준으로 기저 웨이퍼(10) 및 밀봉재(330)를 절단한다. 앞서 설명한 바와 같이 S2는 블레이드 폭일 수 있고, S2의 블레이드 폭을 기준으로 기저 웨이퍼(10)을 용이하게 절단할 수 있다. 이렇게 될 경우, 제1칩(100)의 크기는 CS1에서 CS1'으로 약간 작게 된다.
도 13을 참조하면, 지지 기판(900) 및 접착 부재(920)를 제거함으로써, 각각의 칩 적층 반도체 패키지(1000a)를 완성한다. 지지 기판(900) 및 접착 부재(920)의 제거는 순차적으로 수행될 수도 있고 동시에 수행될 수도 있다. 도 12의 절단 공정을 통하여 개개의 칩 적층 반도체 패키지(1000a)를 형성하고 나면, 도 13에 도시한 바와 같이 제1칩(100) 및 제2칩(200)의 양측면이 노출된다.
도 12 및 도 13에 도시한 실시예의 칩 적층 반도체 패키지 제조 방법에 따르면, 도 1 내지 도 11과 마찬가지로 제2칩(200)을 포함하는 웨이퍼를 절단하여 제2칩(200)을 준비할 때, 제2칩(200)의 크기는, 블레이드폭(S2)을 크게 함으로써 제1칩(100)보다 작게 준비한다. 이에 따라, 기저 웨이퍼(10) 및 밀봉재(330)를 절단할 때 보다 용이하게 수행하여 칩 적층 반도체 패키지(1000a)를 제조할 수 있다.
도 12 및 도 13에 도시한 실시예의 칩 적층 반도체 패키지 제조 방법에 따르면, 도 1 내지 도 11과 마찬가지로 PCB 기판이나 인터포저 없이 양호 또는 불량 여부가 판단된 적층칩(1100)을 갖는 칩 적층 반도체 패키지를 얻을 수 있다.
도 12 및 도 13에 도시한 실시예의 칩 적층 반도체 패키지 제조 방법에 따르면, 도 1 내지 도 11과 마찬가지로 제2칩(200)의 상면 및 제1칩(100)의 양측면을 노출시킨다. 더하여, 도 12의 제2칩(200)의 양측면도 노출시킨다. 이렇게 할 경우, 칩 적층 반도체 패키지(1000)를 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제1칩(100) 및 제2칩(200)의 측면과 잘 결합 및 부착될 수 있다.
여기서, 도 13을 참조하여 앞서 칩 적층 반도체 패키지의 제조 방법에 의해 제조된 칩 적층 반도체 패키지의 구조 및 특징에 대하여 간단히 설명한다.
구체적으로, 도 13의 칩 적층 반도체 패키지(1000a)는 제2칩(200)의 양측면이 노출된 것을 제외하고는 도 11의 칩 적층 반도체 패키지(1000)와 동일하다.
밀봉재(330)는 제1칩(100) 및 제2칩(200)의 연결 부분, 즉 제1칩(100)의 상부 전극(170)과 제2 연결 부재(240)가 연결되는 부분을 채워져 있으나, 제2칩(200)의 양측면에는 형성되어 있지 않다. 물론, 제1칩(100)의 양측면도 밀봉재(330)가 형성되어 있지 않아 노출되어 있다.
이에 따라, 앞서 설명한 바와 같이 칩 적층 반도체 패키지(1000a)를 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제2칩(200)의 상면이나 제1칩(100)의 측면과 잘 결합 및 부착될 수 있다.
앞서 설명한 바와 같이 제2칩(200)의 양단부가 제1칩(100)의 모서리와 수직적으로 일치되는 구조를 갖는다. 다시 말해, 제2칩(200)의 크기(CS2)는 제1칩(100)의 크기(CS1)와 동일한 크기를 갖는다.
도 14a 내지 14f는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제1칩을 포함하는 기저 웨이퍼의 제조 방법을 설명하기 단면도들이다. 도 14a 내지 14f는 본 실시예의 기저 웨이퍼(10)중 제1칩(100) 부분만을 도시한 것이다.
도 14a를 참조하면, 먼저, 반도체 기판(102)의 제1 면(F1) 상에 집적 회로층(150)을 형성하고, 반도체 기판(102)의 제1 면(F1) 상에 집적 회로층(150)을 덮는 층간 절연층(104)을 형성한다. 반도체 기판(102)과 층간 절연층(104)이 제1 칩(100)의 바디층(110)을 형성한다.
반도체 기판(102)은 단결정 웨이퍼로 형성될 수 있다. 집적 회로층(150)은 칩의 종류에 따라 다양한 회로 소자들, 예컨대, 트랜지스터들 및/또는 커패시터들을 포함할 수 있다.
층간 절연층(104)은 적절한 절연층 증착 방법, 예컨대 화학기상증착(CVD)을 이용하여 형성할 수 있다. 층간 절연층(104)은 집적 회로층(150)의 프로파일에 따라서 평탄하지 않게 형성될 수 있기 때문에, 증착 단계 후 평탄화될 수 있다. 평탄화는 화학적기계적연마(CMP) 또는 에치백(etch-back)을 이용하여 수행될 수 있다.
도 14b를 참조하면, 절연층(104)과 반도체 기판(102)에 트렌치를 형성하여, 스페이스 절연층(135)과 TSV(130)을 형성한다. 좀더 구체적으로 설명하면,
층간 절연층(104) 상에 레지스트 패턴(미도시)을 형성하고, 레지스트 패턴을 이용하여 식각 공정을 통해 층간 절연층(104) 및 반도체 기판(102)을 연속적으로 제거하여 트렌치를 형성한다. 트렌치 형성은 레이저 드릴링을 이용할 수도 있다.
반도체 기판(102)의 제2 면(F2)의 연마를 고려하여, 트렌치는 반도체 기판(102)을 관통하지 않도록 형성될 수 있다. 트렌치의 형상은 식각 조건 또는 드릴링 조건에 따라서 다양한 형상을 가질 수 있다. 예컨대, 비교적 균일한 원통 형상을 가질 수도 있고, 위에서 아래로 갈수록 그 폭이 점점 좁아지는 형상을 가질 수도 있다.
다음, 트렌치 내에 스페이서 절연층(135)을 형성한다. 예컨대, 스페이서 절연층(135)은 적절한 절연층, 예컨대 산화층, 질화층, 폴리머 또는 파릴렌(parylene)을 포함할 수 있고, 저온 증착법 예컨대 저온 화학기상증착(LTCVD), 폴리머 스프레잉(polymer spraying), 저온 물리기상증착(PVD) 방법을 이용하여 형성할 수 있다.
이어서, 스페이서 절연층(135) 상에 TSV(130)를 형성한다. 예컨대, TSV(130)는 트렌치 내의 스페이서 절연층(135) 상에 장벽 금속층(134)을 형성하고, 다시 장벽 금속층(134) 상에 배선 금속층(132)을 형성함으로써 구현할 수 있다. 장벽 금속층(134)은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층(132)은 W, Al 및 Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 장벽 금속층(134) 및 배선 금속층(132)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(Metal Organic CVD: MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있다. 한편, 배선 금속층(132)은 도금 방법을 이용하여 형성할 수 있고, 이 경우 씨드층(seed layer)을 먼저 형성한 후 도금층을 형성할 수 있다. 도금 방법으로 형성할 때, Cu가 이용될 수 있다.
트렌치 매립 후, 평탄화될 수 있다. 예컨대, 화학적기계적연마(CMP) 또는 에치백(etch-back)을 이용하여 스페이서 절연층(135) 및 TSV(130)이 트렌치 내부에만 남도록 평탄화될 수 있다. 한편, CMP에 의한 평탄화 후에 전열처리(preheat) 및 버퍼링 CMP 등이 수행될 수도 있다.
한편, TSV(130) 형성 전, 또는 형성 후에 메탈 콘택(152)이 형성될 수 있다.
도 14c를 참조하면, TSV(130)와 연결된 다층 배선 패턴(180), 금속간 절연층(122), 및 패시베이션층(124)을 형성할 수 있다. 예컨대, 다층 배선 패턴(180)은 배선 라인들(181, 185, 187) 및 수직 플러그들(185, 187)의 적층 구조를 형성하는 단계를 반복하여 형성할 수 있다. 금속간 절연층(122)은 다층 배선 패턴(180)의 적층 구조에 따라 다층 구조로 형성될 수 있다.
다층 배선 패턴(180)은 물질막 증착 및 패터닝에 의해서 형성되거나 또는 다마신 공정에 의해서 형성될 수도 있다. 예컨대, 다층 배선 패턴(180)이 알루미늄(Al) 및/또는 텅스텐(W)을 포함하는 경우 전자의 방법으로 형성될 수 있고, 구리(Cu)를 포함하는 경우 후자의 방법으로 형성될 수 있다.
도 14d를 참조하면, 패시베이션층(124) 상에 다층 배선 패턴(180), 예컨대, 제3 배선 라인(189)에 연결되는 제1 연결 부재(140)를 형성할 수 있다. 제1 연결 부재(140)는 패시베이션층(124)에 트렌치를 형성하고, 트렌치를 채우도록 범프 패드(142)를 형성한 후, 범프 패드(142) 상으로 범프(144)를 형성함으로써 완성할 수 있다.
도 14e를 참조하면, 제1 연결 부재(140)가 형성된 칩의 상면에 지지 기판(700)을 접착제(720)를 통해 접착하고, 지지 기판을 이용하여 반도체 기판(102)의 제2 면(F2)으로부터 반도체 기판의 소정 두께를 제거하여, 스페이서 절연층(135) 및 TSV(130)을 노출시킨다. 한편, 도시된 바와 같이 스페이서 절연층(135) 및 TSV(130)은 제2 면(F2)으로부터 돌출된 형태로 노출될 수 있다.
반도체 기판(102)의 제거는 그라인딩, 화학적기계적연마(CMP), 등방성 식각 및 이방성 식각의 하나 또는 둘 이상을 결합하여 수행할 수 있다. 예를 들어, CMP를 이용하여 제거될 반도체 기판(102)의 상당 부분을 제거하고, 이어서 등방성 식각, 예컨대 습식 식각으로 반도체 기판(102)을 스페이서 절연층(135) 및 TSV(130)의 바닥면 아래로 리세스시킬 수 있다.
도 14f를 참조하면, 반도체 기판(102)의 제2 면 상에 보호층(160)을 형성하고, 보호층(160) 상에 TSV(130)에 연결되는 상부 패드(170)를 형성한다. 상부 패드(170) 형성 후, 지지 기판(700)을 제거함으로써, 도 12a의 칩(100)과 동일한 비아-미들 구조의 TSV(130)을 구비한 칩을 완성할 수 있다.
본 실시예에서의 TSV(130)는 비아-미들은 집적 회로층 형성 후 다층 배선 패턴 형성되기 전에 TSV가 형성되는 비아-미들 구조로 형성될 수 있다.
도 15는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제1칩을 포함하는 기저 웨이퍼의 단면도이다.
구체적으로, 도 15의 실시예에 따른 제1칩(100a)은 TSV 부분만을 제외하고 도 14의 제1칩(100)과 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 14의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.
구체적으로, 본 실시예의 칩(100a)에서, TSV(130a)는 비아-라스트 구조로 형성될 수 있다. 그에 따라, TSV(130a)는 반도체 기판(102), 층간 절연층(104), 금속간 절연층(122), 및 패시베이션층(124)을 관통하여, 제1 연결 부재(140a)의 범프 패드(142a)에 바로 연결될 수 있다. TSV(130a)의 층상 구조나 측벽의 스페이서 절연층(135a)은 도 14a 내지 도 14f에서 설명한 바와 같다.
도 16a 및 도 16b는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제2칩의 제조 방법을 설명하기 단면도들이다.
도 16a를 참조하면, 다수의 제2칩들(200)을 포함한 웨이퍼(20)를 준비한다. 웨이퍼(20)는 지지 기판(840) 상에 접착 부재(860)를 통해 접착되어 준비될 수 있다. 웨이퍼(20)에서, 칩 영역의 크기(size)는 제1칩(100)과 마찬가지로 CR1로 표시되어 있다. 칩 영역의 크기(CR1)는 폭 또는 길이일 수 있다. 제2칩(100)들 사이의 스크라이브 라인 영역의 크기도 제1칩(100)과 마찬가지로 SR1로 표시되어 있다. 스크라이브 라인 영역의 크기(SR1)는 폭 또는 길이일 수 있다.
지지 기판(840)은 앞서 설명한 바와 같이 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 접착 부재(860)는 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 웨이퍼(20)는 제1 연결 부재(140)가 지지 기판(800)을 향하도록 접착될 수 있다.
도 16b를 참조하면, 웨이퍼(20)의 스크라이브 라인 영역을 따라 소잉(sawing, 절단)하여 각각의 제2칩(200)들로 분리한다. 웨이퍼(20)에서 후 공정의 절단에 의해 완성되는 제2칩(200)의 크기는 CS2로 표시할 수 있다. 제2칩(200)의 크기(CS1)는 폭 또는 길이일 수 있다. 스크라이브 라인 영역 내에서 블레이드(blade)에 의해 절단되는 크기는 S2로 도시되어 있다. 블레이드(blade)에 의해 절단되는 크기(S2)는 폭 또는 길이일 수 있다. 블레이드(blade)에 의해 절단되는 크기(S2)는 블레이드의 폭일 수 있다.
도 17a 및 도 17b는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법에 이용되는 제2칩의 제조 방법을 설명하기 단면도들이다.
구체적으로, 도 17a 및 도 17b에 도시한 제2칩(200a)은 도 16a 및 도 16b와 비교할 때 TSV(230)이 형성된 것을 제외하고는 동일하다.
도 17a를 참조하면, TSV(230)이 각각 형성된 다수의 제2칩들(200a)을 포함한 웨이퍼(20)를 준비한다. 웨이퍼(20)는 지지 기판(840) 상에 접착 부재(860)를 통해 접착되어 준비될 수 있다. 웨이퍼(20)는 도 14 및 도 15에 도시된 바와 같이 기저 웨이퍼(10)의 제조와 동일한 공정을 이용하여 제조될 수 있다.
도 17b를 참조하면, 웨이퍼(20)의 스크라이브 라인 영역을 따라 소잉(sawing,절단)하여 각각의 제2칩(200a)들로 분리한다. 웨이퍼(20)에서 절단에 의해 완성되는 제2칩(200)의 크기는 CS2로 표시할 수 있다. 제2칩(200a)의 크기(CS2)는 폭 또는 길이일 수 있다. 스크라이브 라인 영역 내에서 블레이드(blade)에 의해 절단되는 크기는 S2로 도시되어 있다. 블레이드(blade)에 의해 절단되는 크기(S2)은 폭 또는 길이일 수 있다.
도 18 및 도 19는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
구체적으로, 도 18 및 도 19의 실시예는 앞서 실시예와 비교할 때, 기저 웨이퍼(10) 상에 접착 부재(420)를 형성하고 언더필(310)을 형성하지 않는 것을 제외하고는 동일하다.
도 18을 참조하면, 도 1에 도시한 바와 같은 기저 웨이퍼(10)는 상면으로 보호층(160)과 상부 패드(170)를 덮는 접착 부재(320)를 형성한다. 접착 부재(420)는 NCF, 또는 ACF일 수 있고, 본 실시예에서는 NCF를 채용할 수 있다. 접착 부재(420)는 보호층(160) 및 상부 패드(170) 형성 후에, 기저 웨이퍼(10) 전면으로 NCF를 접착함으로써 형성될 수 있다.
NCF는 보통의 접착 필름으로서, 절연성을 갖는 필름이다. 이러한 NCF를 이용하면, 압착하는 방식으로 제2칩(200)을 제1칩(100)에 적층할 수 있다. 한편, ACF는 이방성 전도 필름으로, 절연 접착 필름 내에 도전성 입자가 분산되어 있는 구조를 가지며, 접속 시, 전극 방향, 즉 수직 방향으로만 통전이 되도록 하며, 전극과 전극 사이 방향, 즉 수평 방향으로는 절연되는 이방성의 전기적 특성을 가질 수 있다. 이러한, ACF는 열과 압력을 가하여 접착제를 용융시키면, 도전입자는 대치하는 전극 사이에 배열되어 도전성이 발생하는 반면, 인접하는 전극 사이에는 접착제가 충진되어 절연되게 된다.
도 19를 참조하면, 도 3과 동일한 방법으로 제1칩(100)을 포함하는 기저 웨이퍼(10) 상의 접착 부재(420) 상에 제2칩(200)을 적층하여 적층칩(1100)을 형성한다. 적층은 제2칩(200)의 제2연결 부재(240)를 제1칩(100)의 상부 패드(170) 상에 압착 방법을 통해 접착함으로써 이루어질 수 있다. 제2연결 부재(240)는 제1칩(100)의 상부 패드(170)에 연결될 수 있다.
제2칩(200)을 제1칩(100) 상에 적층할 경우, 적층칩(1100)의 제1칩(100)과 제2칩(200)의 연결 부분은 앞서와 같이 언더필로 채우지 않고 접착 부재(420)로 채우게 된다. 이렇게 할 경우, 언더필 공정을 생략할 수 있어 제조 공정상 매우 유리하다.
계속하여, 앞서 제조 공정, 예컨대 도 5 내지 도 11, 도 12 및 도 13을 이용하여 몰딩 및 절단 공정을 통하여 칩 적층 반도체 패키지를 완성한다.
도 20 및 도 21은 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도들이다.
구체적으로, 도 20 및 도 21의 실시예는 앞서 실시예와 비교할 때, 언더필(310)을 형성하지 않고 몰딩재(320)로 밀봉재(330)를 형성하는 것을 제외하고는 동일하다.
먼저, 도 1 내지 도 3의 제조 공정을 진행한다. 이렇게 되면, 제1칩(100)을 포함하는 기저 웨이퍼(10) 상의 접착 부재(420) 상에 제2칩(200)을 적층하여 적층칩(1100)을 형성한다.
도 20을 참조하면, 적층칩(1100)의 제1칩(100)과 제2칩(200)의 연결 부분을 채우면서 제2칩(200)의 양측면 및 상부를 밀봉하는 몰딩층(320)을 형성하여 밀봉재(330)를 형성한다.
몰딩층(320)은 제1칩(100) 및 제2칩(200)의 연결 부분, 즉 제1칩(100)의 상부 패드(170)와 제2연결 부재(240)가 연결되는 부분을 채울 수 있다. 몰딩재(320)는 앞서 설명한 바와 같이 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 몰딩재(320)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 밀봉재(330)는 각 적층칩들(1100)의 제1및 제2칩(100, 200)의 측면들 및 상면들을 밀봉할 수 있다.
도 21을 참조하면, 밀봉재(330) 상면을 그라인딩하여, 적층칩들(1100) 각각의 제2칩(200)의 상면을 노출시킬 수 있다. 이렇게 되면, 적층칩들(1100)은 몰딩재(320)로 구성되는 밀봉재(330)로 봉지된다. 밀봉재(330)는 각 적층칩들(1100)의 제1및 제2칩(100, 200)의 측면들을 밀봉할 수 있다.
계속하여, 앞서 제조 공정, 예컨대 도 7 내지 도 11, 도 12 및 도 13에 도시한 바와 같이 테스트 공정 및 절단 공정을 통하여 칩 적층 반도체 패키지를 완성한다.
도 22는 본 발명 사상의 일부 실시예에 따른 칩 적층 반도체 패키지 제조 방법을 설명하기 단면도이다.
구체적으로, 도 22의 실시예는 앞서 실시예와 비교할 때, 기저 웨이퍼(10)의제1 칩들(100)을 각각의 상부로 복수개의 제2칩(200)들을 적층하여 적층칩(1100a)을 형성하는 것을 제외하고는 동일하다.
도 22를 참조하면, 기저 웨이퍼(10)의 제1칩들(100) 각각의 상부로 n개(n은 2 이상의 양의 정수), 즉 적어도 2개의 제2칩(200)을 적층하여 적층칩(1100a)을 형성한다. 기저 웨이퍼(10)의 제1칩(100)에 하나씩 제2칩(200)을 복수개 적층할 수도 있고, 기저 웨이퍼(10)의 제1칩(100)에 2개 이상의 제2칩이 접착된 제2칩 세트를 적층할 수도 있다. 예컨대, 도 11이나 도 13과 같은 칩 적층 패키지를 제1칩(100) 상에 적층할 수도 있다.
제1칩(100)과 제2칩(200)간의 적층 부분, 즉 연결 부분은 NCF와 같은 접착 부재(420)로 채워질 수 있다. 제2칩(200)들간의 적층 부분도 NCF와 같은 접착 부재(420)로 채워질 수 있다. 접착 부재(420)는 최상부의 칩(N번째 칩) 상면에는 형성되지 않을 수 있고, 최상부의 칩은 TSV가 형성되지 않는다.
앞서 설명한 바와 같이 제1칩(100)과 제2칩(200)간의 적층 부분은 언더필(310)이나 몰딩재(320)와 같은 밀봉재(330)로 채워질 수도 있다.
도 23 및 24는 본 발명의 일부 실시예들에 따른 칩 적층 반도체 패키지에 대한 단면도들이다.
도 23을 참조하면, 본 실시예의 반도체 패키지(10000)는 메인 칩(2000) 및 상부 반도체 패키지(1000)를 포함할 수 있다. 상부 반도체 패키지(1000)는 도 11의 반도체 패키지(1000)와 동일할 수 있다. 그에 따라, 상부 반도체 패키지(1000)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다.
메인칩(2000) 상에 상부 반도체 패키지(1000)가 적층되어 있고, 상부 반도체 패키지(1000)은 제2 밀봉재(340)로 밀봉되어 있다. 제2칩의 양측면은 언더필(310)로 이루어진 밀봉재(330)가 형성되어 있고, 밀봉재(330)의 양측벽으로 제2 밀봉재(340)이 위하여 상부 반도체 패키지(1000a)를 밀봉한다. 제2 밀봉재(340)은 앞서 설명한 바와 같은 몰딩재로 형성할 수 있다.
메인 칩(2000)은 상부 반도체 패키지(1000) 내에 포함된 제1 및 제2 칩(100, 200) 보다는 사이즈가 더 클 수 있다.
메인 칩(2000)의 수평 단면의 사이즈는 상부 반도체 패키지(1000)의 전체 수평 단면 사이즈, 즉 제2 밀봉재(340)를 포함한 수평 단면의 사이즈와 동일할 수 있다. 상부 반도체 패키지(1000)는 접착 부제(2400)를 통해 메인 칩(2000)에 실장될 수 있다. 그에 따라, 상부 반도체 패키지(1000)의 제2 밀봉재(340)의 하면은 메인 칩(2000)의 외곽 부분에 접착 부제(2400)를 통해 접착될 수 있다.
메인 칩(2000)은 메모리 칩과 유사하게, 바디층(2100), 하부 절연층(2200), 패시베이션층(2300), TSV(2500), 제3 연결 부재(2600), 보호층(2750) 및 상부 패드(2700)를 포함할 수 있다. 하부 절연층(2200) 및 패시베이션층(2300) 내의 집적 회로층, 다층 배선 패턴은 메인 칩의 종류에 따라 다르게 형성될 수 있다. 메인 칩(2000)은 로직 칩, 예컨대, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
한편, TSV(2500) 및 그에 대응하는 상부 패드(2700)의 개수는 메인 칩(2000)으로 적층되는 상부 반도체 패키지(1000)의 제1 칩(100)의 제1 연결 부재(140)에 대응하는 개수로 형성될 수 있다. 경우에, 다른 개수 예컨대, 제1 연결 부재(140)보다 많은 개수의 TSV(2500)가 형성될 수 있다.
메인 칩(2000)의 하면에 형성되는 제3 연결 부재(2600)는 범프 패드(2610) 및 범프(2620)를 포함할 수 있고, 개수가 TSV(2500)보다 작을 수 있다. 그에 따라, 대응되는 제3 연결 부재(2600)가 없는 TSV(2500)의 경우는 다층 배선 패턴을 통해 하나의 제3 연결 부재(2600)에 합쳐 연결될 수 있다.
한편, 메인 칩(2000)에 형성된 제3 연결 부재(2600)는 상부 반도체 패키지(1000)의 제1 연결 부재(140)보다는 사이즈가 크다. 이는 메인 칩(2000)이 실장되는, 보드 기판(미도시)에 형성된 배선이 규격화되어 있거나 보드 기판의 물질적 특성(예를 들어, 플라스틱)을 이유로 하여 조밀화하기 어려운 한계가 있기 때문이다. 이런 이유로, 앞서 TSV(2500)의 모두가 제3 연결 부재(2600) 각각으로 대응되지 않을 수 있다.
도 24의 실시예에 따른 반도체 패키지(10000a)는 상부 반도체 패키지 부분을 제외하고 도 23의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 23의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.
도 23을 참조하면, 본 실시예에의 반도체 패키지(10000a)에서, 상부 반도체 패키지(1000a)는 도 13의 반도체 패키지(1000a)와 동일할 수 있다. 그에 따라, 상부 반도체 패키지(1000a)의 제2칩(200)의 양측면은 노출되어 있고 제2칩(200)의 양측면에 제2 밀봉재(340)가 형성되어 상부 반도체 패키지(1000a)를 밀봉한다.
도 25 및 26은 본 발명의 일부 실시예들에 따른 칩 적층 반도체 패키지에 대한 단면도들이다.
도 25의 반도체 패키지(20000)는 보드 기판(3000), 메인 칩(2000), 상부 반도체 패키지(1000), 언더필(4000) 및 제2 밀봉재(5000)를 포함할 수 있다. 도 26의 반도체 패키지(20000a)는 상부 반도체 패키지(1000a) 부분을 제외하고 도 25의 반도체 패키지(20000)와 유사한 구조를 가질 수 있다.
상부 반도체 패키지(1000, 1000a)와 메인 칩(2000)은 도 23 및 도 24에서 설명한 구조와 동일할 수 있다. 따라서, 상부 반도체 패키지(1000, 1000a)와 메인 칩(2000)의 구성요소들에 대한 구체적인 설명은 생략한다. 상부 반도체 패키지(1000, 1000a)와 메인 칩(2000)은 제3 연결 부재(2600)를 통해 보드 기판(3000)에 실장될 수 있다.
보드 기판(3000)은 바디층(3100), 상부 보호층(3200), 하부 보호층(3300), 상부 패드(3400) 및 제4 연결 부재(3500)를 포함할 수 있다. 바디층(3100)에는 다수의 배선 패턴이 형성될 수 있다. 상부 보호층(3200) 및 하부 보호층(3300)은 바디층(3100)을 보호하는 기능을 하는데, 예컨대, 솔더 레지스트일 수 있다. 이러한 보드 기판(3000)은 전술한 바와 같이 규격화되어 있고, 또한 그 사이즈 축소에 한계가 있다. 따라서, 보드 기판(3000)에 대해서는 더 이상의 설명은 생략한다.
제3 밀봉재(5000)는 상부 반도체 패키지(1000, 1000a)와 메인 칩(2000)의 측면과 상면을 밀봉하고, 하면은 보드 기판(3000)의 외곽 부분에 접착될 수 있다. 언더필(4000)은 메인 칩(2000)과 보드 기판(3000)의 연결부분을 채운다. 본 실시예에서 언더필(4000)이 메인 칩(2000)과 보드 기판(3000)의 연결부분에 형성되었으나, MUF 공정을 통해 제3 밀봉재(5000)가 형성되는 경우에 언더필(4000)은 생략될 수 있다.
도 27은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 27을 참조하면, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 28은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 28을 참조하면, 전자시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(8100)는 프로그램을 실행하고, 전자시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(8400)는 상기 시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 관통 실리콘 비어(TSV)를 갖는 제1칩을 복수개 포함하는 기저 웨이퍼를 준비하는 단계;
    상기 제1칩들을 포함하는 기저 웨이퍼를 지지 캐리어(supporting carrier) 상에 접착하는 단계;
    제2칩을 준비하는 단계;
    상기 제1칩들 각각에 상기 제2칩을 부착시켜 적층칩들을 형성하는 단계;
    상기 적층칩들을 밀봉재로 밀봉하는 단계; 및
    상기 적층칩들 각각을 분리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  2. 제1항에 있어서, 상기 제2칩을 준비하는 단계에서, 상기 제2칩은 상기 제1칩과 동종의 칩으로 준비하는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  3. 제1항에 있어서, 상기 적층칩들 각각을 분리하는 단계 전에,
    상기 밀봉재의 상면을 그라인딩하여 상기 제2칩의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  4. 제3항에 있어서, 상기 제2칩의 상면을 노출시키는 단계 후에,
    상기 지지 캐리어를 제거하는 단계;
    상기 밀봉재 상면 상에 지지 기판을 접착하는 단계; 및
    상기 적층칩에 대한 EDS(Electrical Die Sort) 테스트를 수행하는 단계를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  5. 관통 실리콘 비어(TSV)를 가지며, 제1 크기를 갖는 제1칩을 복수개 포함하는 기저 웨이퍼를 준비하는 단계;
    상기 제1칩들을 포함하는 기저 웨이퍼를 지지 캐리어(supporting carrier) 상에 접착하는 단계;
    상기 제1칩보다 작은 제2 크기를 갖는 제2칩을 준비하는 단계;
    상기 제1칩들 각각에 상기 제2칩을 부착시켜 적층칩들을 형성하는 단계;
    상기 적층칩들을 밀봉재로 밀봉하는 단계; 및
    상기 기저 웨이퍼 및 밀봉재를 절단하여 상기 적층칩들 각각을 분리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  6. 제5항에 있어서, 상기 밀봉재는 상기 제1칩 및 제2칩의 연결 부분 및 상기 제2칩의 측면을 덮도록 형성하는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  7. 제5항에 있어서, 상기 기저 웨이퍼 및 밀봉재의 절단시에 상기 제1칩의 크기를 기준으로 절단하여 상기 제2칩 측면의 상기 밀봉재가 노출되는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  8. 제5항에 있어서, 상기 기저 웨이퍼 및 밀봉재의 절단시에 상기 제2칩의 크기를 기준으로 절단하여 상기 제1칩 및 제2칩 측면이 노출되는 것을 특징으로 하는 칩 적층 반도체 패키지 제조방법.
  9. TSV 및 상기 TSV에 전기적으로 연결된 제1 연결 부재를 구비하고, 양측면이 노출된 제1 칩;
    상기 제1칩 상에 적층되고, 상기 TSV에 전기적으로 연결된 제2 연결 부재를 구비하고 상면이 노출된 제2칩;
    상기 제1칩 및 제2칩의 양측면을 밀봉하는 밀봉재; 및
    상기 제1칩 및 제2칩이 상기 제1 연결 부재를 통해 실장되는 메인칩을 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  10. 제9항에 있어서,
    상기 메인칩 하면에는 제3 연결 부재가 형성되어 있고,
    상기 제1칩, 제2칩 및 상기 메인 칩이 상기 제3 연결 부재를 통해 실장되는 보드 기판을 더 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
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