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KR20120068900A - 곡률 제어층을 갖는 ⅲ-질화물 발광 디바이스 - Google Patents

곡률 제어층을 갖는 ⅲ-질화물 발광 디바이스 Download PDF

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KR20120068900A
KR20120068900A KR1020127008995A KR20127008995A KR20120068900A KR 20120068900 A KR20120068900 A KR 20120068900A KR 1020127008995 A KR1020127008995 A KR 1020127008995A KR 20127008995 A KR20127008995 A KR 20127008995A KR 20120068900 A KR20120068900 A KR 20120068900A
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KR
South Korea
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layer
curvature control
control layer
type region
lattice constant
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Application number
KR1020127008995A
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English (en)
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린다 티. 로마노
파리야트 프라밀 데브
앤드류 와이. 킴
존 에프. 캐딩
Original Assignee
필립스 루미리즈 라이팅 캄파니 엘엘씨
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Publication date
Application filed by 필립스 루미리즈 라이팅 캄파니 엘엘씨, 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 필립스 루미리즈 라이팅 캄파니 엘엘씨
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Abstract

반도체 구조체는 n-형 영역(22)과 p-형 영역(26) 사이에 배치된 Ⅲ-질화물 발광 층(24)을 포함한다. 반도체 구조체는 제1 층(23) 상에 성장된 곡률 제어 층(25)을 더 포함한다. 곡률 제어 층은 n-형 영역과 제1 층 사이에 배치된다. 곡률 제어 층은 GaN의 이론적 a-격자 상수보다 작은 이론적 a-격자 상수를 가진다. 제1 층은 실질적으로 단결정 층이다.

Description

곡률 제어층을 갖는 Ⅲ-질화물 발광 디바이스{Ⅲ-NITRIDE LIGHT EMITTING DEVICE WITH CURVATURE CONTROL LAYER}
본 발명은 곡률 제어 층을 갖는 Ⅲ-질화물 디바이스에 관한 것이다.
LED들(light emitting diodes), RCLED들(resonant cavity light emitting diodes), VCSEL들(vertical cavity laser diodes), 및 엣지 방출 레이저들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들은 현재 이용 가능한 가장 효율적인 광원들이다. 가시 스펙트럼 상에서 동작 가능한 고휘도 발광 디바이스들의 제조에서 현재 관심 대상의 재료 시스템들은 Ⅲ-Ⅴ족 반도체들, 특히, 갈륨, 알루미늄, 인듐 및, Ⅲ-질화물 재료들이라고도 불리는, 질소의 2가, 3가, 및 4가 합금들을 포함한다. 전형적으로, Ⅲ-질화물 발광 디바이스들은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 그 외의 에피택셜 기술들에 의해 사파이어, 실리콘 카바이드, Ⅲ-질화물, 합성물, 또는 다른 적절한 기판 상의 서로 다른 조성들 및 도펀트 농도들의 반도체 층들의 스택을 에피택셜하게 성장시킴으로써 제조된다. 스택은 기판 위에 형성된, 예를 들어, Si로 도핑된 하나 이상의 n-형 층들, n-형 층 또는 층들 위에 형성된 활성 영역의 하나 이상의 발광 층들, 및 활성 영역 위에 형성된, 예를 들어, Mg로 도핑된 하나 이상의 p-형 층들을 종종 포함한다. 전기 접촉부들은 n-형 및 p-형 영역들 상에 형성된다. Ⅲ-질화물 디바이스들은 반전형 또는 플립 칩 디바이스로 종종 형성되며, n-형 및 p-형 접촉부들 둘 모두는 반도체 구조체의 같은 측면 상에 형성되고, 광은 접촉부들 반대쪽의 반도체 구조체 측으로부터 추출된다.
도 1은 US 6,194,742에서 더 자세하게 설명되는 플립 칩 Ⅲ-질화물 디바이스를 도시한다. 컬럼 3의 41행에서 시작하여, 도 1에 도시된 디바이스는 아래와 같이 설명된다: "계면 층(16)은 변형 공학 및 불순물 게터링의 역할을 수행하기 위해 발광 다이오드 또는 레이저 다이오드 구조에 부가된다. Mg, Zn, Cd로 도핑된 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1)의 층은 계면층으로 사용될 수 있다. 대안으로, x＞0 인 AlxInyGa1 -x- yN을 사용할 때, 계면층은 도핑되지 않을 수 있다. 계면층은 또한 AlInGaN, AlInGaP 및 AlInGaAs의 합금들 및 GaN, GaP, 및 GaAs의 합금들을 포함할 수 있다. 계면층(16)은 n-형(GaN:Si) 층(18), 활성 영역(10), 및 p-형 층(22)의 성장에 앞서 버퍼 층(14)의 상부 상에 직접적으로 성막된다. 계면층의 두께는 0.01 내지 10.0㎛에서 변화하며, 바람직하게는 0.25 내지 1.0㎛의 두께 범위를 갖는다. 버퍼층(14)은 기판(12) 위에 형성된다. 기판(12)은 투명할 수 있다. 금속 접촉 층(24A, 24B)은 p-형 층(22) 및 n-형 층(18)에 각각 성막된다." 바람직한 실시예는 계면층의 조성에 대해 GaN:Mg 및/또는 AlGaN을 사용했다.
본 발명의 목적은 Ⅲ-질화물 디바이스에 곡률 제어 층을 포함시키는 것이다. 일부 실시예들에서, 곡률 제어 층은 사파이어 기판 상에 성장된 Ⅲ-질화물 막 내의 휨(bowing)의 양을 줄일 수 있다.
본 발명의 실시예들은 n-형 영역과 p-형 영역 사이에 배치된 Ⅲ-질화물 발광 층을 포함하는 반도체 구조를 포함한다. 이 반도체 구조는 제1 층 상에 성장된 곡률 제어 층을 더 포함한다. 곡률 제어 층은 n-형 영역과 제1 층 사이에 배치된다. 곡률 제어 층은 GaN의 이론적 a-격자 상수보다 더 작은 이론적 a-격자 상수를 가진다. 제1 층은 실질적으로 단결정 층이다.
도 1은 버퍼 층과 n-형 층 사이에 배치된 계면층을 갖는 Ⅲ-질화물 발광 디바이스를 도시한다.
도 2는 본 발명의 실시예들에 따른 Ⅲ-질화물 발광 디바이스의 부분을 도시한다.
도 3은 마운트에 접속된 플립 칩 발광 디바이스를 도시한다.
Ⅲ-질화물 디바이스들은 종종 사파이어 기판 상에서 성장된다. 사파이어 상에 성장되며, 임의의 버퍼 층 또는 핵생성(nucleation) 층과 제1 고 품질의 실질적으로 단결정 층을 포함하는 제1 층들은 종종 GaN이다. 사파이어 상에 성장된 GaN은, GaN과 사파이어 사이의 격자 및 화학적 미스매치 때문에, 응력(stress)을 발생시킨다. 응력의 양은 핵생성 및 융합 조건들에 의존할 수 있다. 반도체 구조의 성장 후에, 웨이퍼가 냉각됨에 따라, 사파이어(7.5×10-6/K)에 비해 더 작은 GaN의 열팽창 계수(5.6×10-6/K)로 인해, 반도체 구조 내에 부가적인 응력이 형성된다. 냉각 중에 발생하는 응력은 격자 및 화학적 미스매치 때문에 고유의 응력을 부분적으로 상쇄(offset)시킨다.
사파이어 상에 성장된 반도체 재료의 두께가 증가함에 따라, 웨이퍼는 반도체 재료 내의 압축 응력을 부분적으로 보상하기 위해 휘어질 수 있어서, 위쪽에서 볼 때, 즉 반도체 구조체가 성장되는 표면으로부터 바라볼 때, 웨이퍼는 볼록하다(convex). 예를 들어, 마이크로미터 단위 두께의 반도체 구조를 갖는 디바이스들의 웨이퍼는 수십 마이크로미터 단위로 휠 수 있으며, 휨은 웨이퍼의 가장 자리의 높이와 중앙의 높이의 차이를 나타낸다. 휨의 양은 포토리소그래피(photolithography)와 같은 공정 중에 반드시 보상되어야 하기 때문에, 휨은 문제가 있다.
본 발명의 실시예들에 따르면, 휨을 적어도 부분적으로 보상하는 층이 Ⅲ-질화물 발광 디바이스에 포함된다.
도 2는 본 발명의 실시예들에 따른 Ⅲ-질화물 디바이스의 일부분을 도시한다. 도 2에 도시된 디바이스에서, GaN 구조체(23)는 임의의 적절한 성장 기판일 수 있고, 전형적으로 사파이어 또는 SiC인, 성장 기판(도 2에 도시되지 않음) 상에 제일 먼저 성장된다. GaN 구조체(23)는 버퍼 층들 또는 핵생성 층들과 같은 하나 이상의 준비 층들을 포함할 수 있다. 적어도 하나의 고품질, 단결정 층, 주로 고온에서 성장된 GaN 또는 낮은 AlN 조성의 AlGaN이 GaN 구조체(23)에 포함된다. GaN 구조체(23)는 InGaN, AlGaN 또는 AlInGaN 층들과 같은, GaN이 아닌 Ⅲ-질화물 층들을 포함할 수 있다.
곡률 제어 층(25)은 GaN 구조체(23)에 포함된 단결정 층 위에 성장된다. 곡률 제어 층(25)은 곡률 제어 층이 성장되는 단결정 층의 실제 a-격자 상수보다 더 작은 이론적 a-격자 상수를 갖는 단결정 층이다. 일부 실시예들에서, 곡률 제어 층(25)은 GaN의 이론적 a-격자 상수보다 더 작은 이론적 a-격자 상수를 가진다. 일부 실시예들에서, 곡률 제어 층(25)은 AlGaN 또는 AlInGaN이다. 곡률 제어 층(25)이 더 작은 AlN 조성을 갖는 AlGaN과 같은, 곡률 제어 층(25)보다 더 큰 이론적 격자 상수를 갖는 일부 다른 재료 또는 GaN 상에 성장될 때, 곡률 제어 층(25)은 텐션(tension) 상태에 있다. 곡률 제어 층(25)의 텐션은, GaN 구조체(23)의 성장 온도로부터의 냉각에 기인하여 기판에 의해 유발된 열 압축 응력을 적어도 부분적으로 보상할 수 있어, 디바이스의 웨이퍼의 휨의 양을 감소시킬 수 있다. 곡률 제어 층이 없는 디바이스에서는, 발명자들은 94㎛의 휨을 관찰했다. 8.5%의 AlN을 갖는 AlGaN 곡률 제어 층을 갖는 비교 가능한 디바이스에서, 발명자들은 61㎛의 휨을 관찰했다.
곡률 제어 층(25)이 텐션 상태로 있도록 하기 위해, 곡률 제어 층은, 곡률 제어 층 그 자체가 실질적으로 단결정 층인, 충분히 고 품질의 층 상에서 성장되어야만 한다. 도 1에 도시된 디바이스에서, 계면층(16)은 저온에서 성장된 전형적으로 비결정 층(amorphous layer)인 버퍼 층(14) 상에 직접적으로 성막된다. US 6,194,742에서 설명된 바와 같이, 버퍼층 상에 성장된 계면층(16)은, 휨을 감소시키기 위해 층에 필요한, 전형적으로 변형된 부정형 층(pseudomorphic layer)은 아닐 것이다.
AlGaN 곡률 제어 층(25) 내의 AlN 조성은, 예를 들어, 일부 실시예들에서는 30% 미만, 일부 실시예들에서는 2%와 15% 사이, 일부 실시예들에서는 6%와 10% 사이, 일부 실시예들에서는 7%와 9% 사이, 일부 실시예들에서는 7.5%, 및 일부 실시예들에서는 8.5%일 수 있다. 일부 디바이스들의 10%보다 많은 조성들에서, 발명자들은 휨의 양을 실질적으로 증가시킨 곡률 제어 층 내의 매립된 크래킹(buried cracking)을 관찰하였다. 일부 실시예들에서, AlInGaN 곡률 제어 층(25)의 AlN 조성은 AlGaN 곡률 제어 층에 대해 위에서 언급된 AlN 조성들과 동일할 수 있다. InN의 격자 상수는 GaN의 격자 상수에 비해 크기 때문에, InN의 첨가는 곡률 제어 층의 텐션의 양을 감소시킬 것이며, 따라서, InN의 조성은 일반적으로 작게 유지된다. 예를 들어, 일부 실시예들에서, AlInGaN 곡률 제어 층 내의 InN의 조성은 단지 몇 퍼센트의 단위일 수 있다. 일부 실시예들에서, InN의 부가에 의해 발생된 텐션의 감소에 대해 적어도 부분적으로 보상하기 위해, AlInGaN 곡률 제어 층 내의 AlN 조성은 AlGaN 곡률 제어층에 대해 위에서 설명된 AlN 조성들보다 더 클 수 있다.
AlN(3.111Å), GaN(3.189Å), InN(3.533Å)의 a-격자 상수들로부터 베가드의 법칙(Vegard's law)에 따라 계산된, 곡률 제어 층(25)의 이론적 격자 상수는 일부 실시예들에서는 3.111Å와 3.189Å 사이, 일부 실시예들에서는 3.165Å와 3.188Å 사이, 일부 실시예들에서는 3.180Å와 3.184Å 사이 및 일부 실시예들에서는 3.182Å와 3.183Å 사이일 수 있다. AlxInyGa1 -x- yN 층에 대해, 격자 상수는
Figure pct00001
에 따라 계산될 수 있다.
곡률 제어 층(25)은 휨을 감소시키기 위한 충분한 텐션을 만들어내기에 충분히 두껍지만, 곡률 제어 층이 갈라지지 않을 만큼 충분히 얇다. 곡률 제어 층은, 예를 들어, 일부 실시예들에서는 크래킹 한계 두께 바로 밑인 200Å, 일부 실시예들에서는 500Å 내지 1500Å의 두께, 일부 실시예들에서는 0.5㎛ 내지 5㎛의 두께, 일부 실시예들에서는 1㎛ 내지 2㎛의 두께일 수 있다. AlGaN 층의 AlN의 조성이 증가함에 따라, 이론적 격자 상수는 감소한다. 따라서, AlN의 조성이 증가함에 따라, 크래킹 없이 AlGaN 층이 성장될 수 있는 두께는 감소한다.
곡률 제어 층에서의 텐션의 양, 및 따라서 휨을 감소시키는 곡률 제어 층의 능력은 곡률 제어 층의 두께와, 곡률 제어 층의 이론적 격자 상수와 곡률 제어 층이 성장되는 층의 실제 격자 상수와의 차이에서 비롯된 변형의 곱이다. 특정한 텐션의 양을 달성하기 위해, 많이 변형된 곡률 제어 층은 덜 변형된 곡률 제어 층보다 더 얇을 수 있다. 일부 실시예들에서, 곡률 제어 층은 GaN 층 상에 성장된다. 그러한 GaN 층의 실제 인플레인(in-plane) 격자 상수는 성장 조건들에 의존할 수 있고, 예를 들어, 3.184Å와 3.189Å의 사이에서 변화할 수 있다. 곡률 제어 층이 성장되는 GaN층이 비교적 작은 인플레인 격자 상수를 가지는 경우에, 곡률 제어 층의 AlN 조성 및/또는 두께는, 곡률 제어 층이 성장되는 GaN층이 비교적 큰 인플레인 격자 상수를 가지는 경우보다 더 작을 수 있다.
일부 실시예들에서, 곡률 제어 층은 GaN 구조체(23)보다 더 느린 속도로 성장된다.
곡률 제어 층(25)은, 통상적으로, 의도적으로 도핑되지는 않지만, n-형 또는 p-형 도펀트로 도핑될 수도 있다.
n-형 영역, 발광 또는 활성 영역, 및 p-형 영역을 포함하는 반도체 구조체는 곡률 제어 층 위에 성장된다. n-형 영역(22)은 먼저 기판 위에서 성장된다. n-형 영역(22)은, 예를 들어, n-형일 수 있고 또는 의도적으로 도핑되지 않을 수 있는 버퍼 층들 또는 핵생성 층들과 같은 준비 층들, 성장 기판의 후속 릴리즈 또는 기판 제거 후의 반도체 구조체의 박형화를 용이하게 하도록 설계된 릴리즈 층들, 및 발광 영역이 광을 효과적으로 방출하는데 바람직한 특정한 광학적 또는 전기적 특성들을 위해 설계된 n-형 또는 심지어 p-형 디바이스 층들을 포함하는, 상이한 조성들 및 도펀트 농도의 다수의 층들을 포함할 수 있다.
일부 실시예들에서, 곡률 제어 층(25)은 두 개의 고 품질의, 실질적으로 단결정 층들 사이에 샌드위치처럼 끼여있다. 곡률 제어 층(25)을 끼고 있는 층들 중 하나 또는 둘 모두에서의 전위 밀도(dislocation density)는, 일부 실시예들에서, 105㎝-2와 109㎝-2 사이일 수 있다.
발광 또는 활성 영역(24)은 n-형 영역(22) 위에 성장된다. 적절한 발광 영역들의 예들은 단일의 두껍거나 얇은 발광 층을 포함하거나, 다수의 양자 우물 발광 영역은 배리어 층들에 의해 분리된 다수의 얇거나 두꺼운 양자 우물 발광 층들을 포함한다. 예를 들어, 다수의 양자 우물 발광 영역은 다수의 발광 층들을 포함할 수 있으며, 이 층들 각각은 25Å 이하의 두께를 가지며, 100Å 이하의 두께를 각각 갖는 배리어들에 의해 분리된다. 일부 실시예들에서, 디바이스 내의 각각의 발광 층들의 두께는 50Å보다 더 두껍다.
p-형 영역(26)은 발광 영역(24) 위에 성장된다. n-형 영역과 마찬가지로, p-형 영역은 의도적으로 도핑되지 않는 층들 또는 n-형 층들을 포함하는, 상이한 조성, 두께, 및 도펀트 농도의 다수의 층들을 포함할 수 있다.
도 3은 마운트(40)에 접속된 LED(42)를 도시한다. 종종 반사성의 은 접촉부인, p-접촉부(48)는 p-형 영역 상에 형성된다. p-접촉부를 형성하기 전 또는 형성하고 난 후에, p-형 영역 및 발광 영역의 일부분들을 에칭함으로써 n-형 영역의 부분들이 노출된다. n-형 영역(22), 발광 영역(24), 및 p-형 영역(26)을 포함하는 반도체 구조체는 도 3에서 구조체(44)에 의해 도시된다. n-접촉부(46)는 n-형 영역의 노출된 부분들 상에 형성된다. n-접촉부(46)가 n-형 영역(22) 상에 형성되기 때문에, 곡률 제어 층(25)은 디바이스 내의 전류의 경로에 있지 않고, 따라서, 곡률 제어 층(25)의 조성에 관계없이, 디바이스의 전기적 특성들을 바꾸지는 않는다.
LED(42)는 n- 및 p-상호 접속부들(56 및 58)에 의해 마운트(40)에 본딩된다. 상호 접속부들(56 및 58)은 땜납 또는 그 밖의 금속들과 같은 임의의 적절한 금속일 수 있고, 재료들의 다수의 층들을 포함할 수 있다. 일부 실시예들에서, 상호 접속부들은 적어도 하나의 금 층을 포함하고, LED(42)와 마운트(40) 사이의 본드는 초음파 본딩에 의해 형성된다.
초음파 본딩 중에, LED 다이(42)는 마운트(40) 상에 위치된다. 본드 헤드는LED 다이의 상부면 상에 위치되며, 사파이어 상에 성장된 Ⅲ-질화물 디바이스의 경우에는, 사파이어 성장 기판의 상부면 상에 종종 위치된다. 본드 헤드는 초음파 트랜스듀서에 접속된다. 초음파 트랜스듀서는, 예를 들어, PZT(lead zirconate titanate) 층들의 스택일 수 있다. 시스템으로 하여금 하모니컬하게 공명하게 하는 주파수에서(종종, 수십 또는 수백의 kHz 단위의 주파수) 트랜스듀서에 전압이 인가될 때, 트랜스듀서는 진동하기 시작하며, 이는 차례로, 보통, 마이크로미터 단위의 진폭에서, 본드 헤드와 LED 다이가 진동하게 한다. 진동은, LED(42) 상의 구조체의 금속 격자 내의 원자들이 마운트(40) 상의 구조체와 상호확산(interdiffuse)하게 하여, 야금술적으로 연속적인 연결을 만들어 낸다. 열 및/또는 압력이 본딩 중에 부가될 수 있다.
마운트(40)에 LED 다이(42)를 본딩한 후에, 반도체 층들이 성장된 성장 기판은, 예를 들어, 레이저 리프트 오프, 에칭, 또는 특정한 성장 기판에 적절한 임의의 다른 기술들에 의해 제거될 수 있다. 성장 기판을 제거한 후에, 반도체 구조체는, 예를 들어, 광전기 화학 에칭에 의해 박형화될 수 있으며, 및/또는 표면은, 예를 들어, 광 결정 구조체를 이용하여 거칠어지게 되거나 패턴화될 수 있다. GaN 구조체(23) 및 곡률 제어 층(25)의 전부 또는 일부는 디바이스 내에 남겨질 수 있거나, 또는 성장 기판을 제거한 후의 박형화 중에 제거될 수 있다. 본 기술 분야에서 공지된 렌즈, 파장 변환 재료, 또는 다른 구조가 기판 제거 후에 LED(42) 위에 배치될 수 있다.
본 발명이 상세하게 설명되었지만, 본 기술 분야의 숙련자들은, 본 개시를 고려할 때, 본 명세서에서 설명된 신규한 개념의 사상을 벗어나지 않고 본 발명에 변경들을 행할 수 있다는 것을 이해할 것이다. 따라서, 본 발명의 범주는 도시되고 설명된 특정한 실시예들에 제한되는 것으로 의도되지는 않는다.

Claims (15)

  1. 반도체 구조체를 포함하는 디바이스로서,
    상기 반도체 구조체는,
    n-형 영역과 p-형 영역 사이에 배치된 Ⅲ-질화물 발광 층, 및
    제1 층 상에 성장된 곡률 제어 층
    을 포함하며,
    상기 곡률 제어 층은 GaN의 이론적 a-격자(a-lattice) 상수보다 작은 이론적 a-격자 상수를 가지며,
    상기 제1 층은 실질적으로 단결정 층이며,
    상기 곡률 제어 층은 상기 n-형 영역과 상기 제1 층 사이에 배치되는 디바이스.
  2. 제1항에 있어서, 상기 곡률 제어 층은 알루미늄을 포함하는 디바이스.
  3. 제1항에 있어서, 상기 곡률 제어 층은 AlGaN인 디바이스.
  4. 제3항에 있어서, 상기 곡률 제어 층은 0%보다 크고 10%보다 작은 AlN 조성을 가지는 디바이스.
  5. 제1항에 있어서, 상기 곡률 제어 층은 AlInGaN인 디바이스.
  6. 제1항에 있어서, 상기 곡률 제어 층은 3.165Å와 3.188Å 사이의 이론적 a-격자 상수를 가지는 디바이스.
  7. 제1항에 있어서, 상기 곡률 제어 층은 3.180Å와 3.184Å 사이의 이론적 a-격자 상수를 가지는 디바이스.
  8. 제1항에 있어서, 상기 곡률 제어 층은 0.5㎛와 5㎛ 사이의 두께인 디바이스.
  9. 제1항에 있어서, 상기 곡률 제어 층은 1㎛와 2㎛ 사이의 두께인 디바이스.
  10. 제1항에 있어서, 상기 곡률 제어 층은 의도적으로 도핑되지 않는 디바이스.
  11. 제1항에 있어서, 상기 n-형 영역 상에 배치된 n-접촉부 및 상기 p-형 영역 상에 배치된 p-접촉부를 더 포함하며, 상기 n-접촉부 및 p-접촉부 둘 모두는 상기 반도체 구조체의 같은 측면 상에 형성되는 디바이스.
  12. 제1항에 있어서, 증가된 성장 온도로부터의 냉각 중에 상기 제1 층에서 유발된 열 압축 응력을 적어도 부분적으로 보상하도록 상기 곡률 제어 층의 조성 및 두께가 선택되는 디바이스.
  13. 기판상에서 반도체 구조체를 성장시키는 단계
    를 포함하며,
    상기 반도체 구조체는,
    제1 층 상에 성장된 곡률 제어 층, 및
    n-형 영역과 p-형 영역 사이에 배치된 Ⅲ-질화물 발광 층
    을 포함하며,
    상기 곡률 제어 층은 GaN의 이론적 a-격자 상수보다 작은 이론적 a-격자 상수를 가지며,
    상기 제1 층은 실질적으로 단결정 층이며,
    상기 곡률 제어 층은 상기 n-형 영역과 상기 제1 층 사이에 배치되는 방법.
  14. 제13항에 있어서, 상기 곡률 제어 층은 상기 제1 층보다 더 느린 속도로 성장되는 방법.
  15. 제13항에 있어서, 증가된 성장 온도로부터의 냉각 중에 상기 제1 층에서 유발된 열 압축 응력을 적어도 부분적으로 보상하도록 상기 곡률 제어 층의 조성 및 두께가 선택되는 방법.
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