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KR20120058325A - Method for Manufacturing Semiconductor Device - Google Patents

Method for Manufacturing Semiconductor Device Download PDF

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KR20120058325A
KR20120058325A KR1020100120048A KR20100120048A KR20120058325A KR 20120058325 A KR20120058325 A KR 20120058325A KR 1020100120048 A KR1020100120048 A KR 1020100120048A KR 20100120048 A KR20100120048 A KR 20100120048A KR 20120058325 A KR20120058325 A KR 20120058325A
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forming
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etching
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유승완
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에스케이하이닉스 주식회사
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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to minimize a parasitic capacitance value by forming a spacer of high dielectric material at the upper side of a buried gate. CONSTITUTION: An element isolation region(120) defining an active area(110) is formed on a semiconductor substrate(100). A recess(160) is formed by etching the semiconductor substrate. A gate electrode pattern(180) is formed within the recess. A high dielectric material is formed at the upper side of the gate electrode pattern, the active area, and the element isolation region. A spacer(200) is formed at the upper side of the gate electrode pattern within the recess by etching the high dielectric material.

Description

반도체 소자 및 그 제조 방법{Method for Manufacturing Semiconductor Device}Semiconductor device and manufacturing method therefor {Method for Manufacturing Semiconductor Device}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립형 게이트의 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can improve the characteristics of a buried gate.

반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.The semiconductor memory device includes a plurality of unit cells composed of a capacitor and a transistor, and a double capacitor is used to temporarily store data, and a transistor is used to control signals (word lines) by using a property of a semiconductor whose electrical conductivity varies depending on the environment. Correspondingly used to transfer data between the bit line and the capacitor. The transistor is composed of three regions: a gate, a source, and a drain. The transistor transfers charge between the source and the drain according to a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region.

통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위 셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.When conventional transistors are made in a semiconductor substrate, a gate is formed on the semiconductor substrate and doped with impurities on both sides of the gate to form a source and a drain. As the data storage capacity of the semiconductor memory device increases and the degree of integration increases, the size of each unit cell is required to be made smaller and smaller. That is, the design rules of the capacitors and transistors included in the unit cell have been reduced. As a result, the channel length of the cell transistors has been gradually reduced, resulting in short channel effects and drain induced barrier lower (DIBL). The reliability of the operation was lowered. Phenomena that occur as the channel length decreases can be overcome by maintaining the threshold voltage so that the cell transistor can perform normal operation. Typically, the shorter the channel of the transistor, the higher the doping concentration of impurities in the region where the channel is formed.

하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.However, as the design rule decreases to less than 100 nm, the increase in doping concentration in the channel region further increases the electric field at the storage node (SN) junction, thereby degrading the refresh characteristics of the semiconductor memory device. Cause. To overcome this problem, a cell transistor having a three-dimensional channel structure having a long channel length in the vertical direction is used to maintain the channel length of the cell transistor even if the design rule is reduced. That is, even if the channel width in the horizontal direction is short, the doping concentration can be reduced by securing the channel length in the vertical direction, thereby preventing the refresh characteristics from deteriorating.

아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확히 할 수 있다.In addition, as the degree of integration of the semiconductor device increases, the distance between the word line and the bit line connected to the cell transistor is closer. As the parasitic capacitance increases, the operating margin of the sense amplifier, which amplifies the data transmitted through the bit line, is deteriorated, which adversely affects the operation reliability of the semiconductor device. In order to overcome this problem, a buried word line structure has been proposed in which word lines are formed only in recesses, not on top of a semiconductor substrate, in order to reduce parasitic capacitance between bit lines and word lines. The buried word line structure is formed with a bit line formed on a semiconductor substrate on which a source / drain is formed by forming a conductive material in a recess formed in the semiconductor substrate and covering the top of the conductive material with an insulating film so that the word line is buried in the semiconductor substrate. Electrical isolation can be clarified.

전술한 바와 같이, 매립 워드 라인 구조는 소스/드레인 정션(Junction)과 워드 라인이 오버랩된 영역이 존재하고 이러한 오버랩된 영역에서 GIDL(Gate Induced Drain Leakage)이 발생한다. 상기 GIDL이 크게 되면 저장된 전하가 방전되어 메모리 리텐션(retention) 특성이 열화되는 문제점이 있다.
As described above, in the buried word line structure, a region where the source / drain junction and the word line overlap each other, and a GIDL (Gate Induced Drain Leakage) occurs in the overlapped region. If the GIDL is large, the stored charge is discharged, thereby degrading memory retention characteristics.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 정션과 매립 게이트 간의 언더랩(underlap)을 통하여 반도체 소자의 리텐션(retention)을 증대시키고 정션과 매립 게이트 사이의 상기 매립 게이트 상부에 고유전물질의 스페이서(spacer)를 형성함으로써 기생 캐패시턴스(parasite capacitance) 값을 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention increases the retention of a semiconductor device through an underlap between the junction and the buried gate, and a high dielectric material on the buried gate between the junction and the buried gate. Provided are a semiconductor device and a method of manufacturing the same, which can minimize parasitic capacitance values by forming a spacer.

본 발명은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 상기 반도체 기판을 식각하여 리세스를 형성하는 단계, 상기 리세스 내에 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴 및 상기 활성영역 및 상기 소자분리영역 상부에 고 유전물질을 형성하는 단계 및 상기 고유전 물질을 식각하여 상기 게이트 전극 패턴 상부에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of forming an isolation region defining an active region on a semiconductor substrate, forming a recess by etching the semiconductor substrate, forming a gate electrode pattern in the recess, the gate electrode pattern and the Forming a high dielectric material over an active region and the device isolation region; and forming a spacer on the gate electrode pattern by etching the high dielectric material. .

바람직하게는, 상기 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계는 상기 반도체 기판에 패드 절연막을 증착하는 단계, 상기 패드 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 절연물질을 증착하고, 상기 패드 절연막이 노출될 때까지 상기 절연물질을 평탄화 식각하는 단계를 포함하는 것을 특징으로 한다.Preferably, forming a device isolation region defining an active region in the semiconductor substrate comprises depositing a pad insulating film on the semiconductor substrate, forming a trench by etching the pad insulating film and the semiconductor substrate, and forming the trench. And depositing an insulating material on the insulating material and planarizing etching the insulating material until the pad insulating film is exposed.

바람직하게는, 상기 소자분리영역을 형성하는 단계 후, 상기 패드 절연막에 이온 주입 공정을 실시하여 소스 및 드레인 정션을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a source and a drain junction by performing an ion implantation process on the pad insulating layer after forming the device isolation region.

바람직하게는, 상기 리세스를 형성하는 단계와 상기 게이트 전극 패턴을 형성하는 단계 사이에 상기 리세스 내에 산화(Oxidation) 공정을 실시하여 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method may further include forming a gate insulating layer by performing an oxidation process in the recess between the forming of the recess and the forming of the gate electrode pattern.

바람직하게는, 상기 리세스의 내에 게이트 전극 패턴을 형성하는 단계는 상기 리세스에 도전물질을 증착하는 단계, 상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백(etchback) 공정을 수행하는 단계 및 상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함하는 것을 특징으로 한다.The forming of the gate electrode pattern in the recess may include depositing a conductive material in the recess, and performing an etchback process to remove the conductive material on the recess. After the step and the etch back process, characterized in that it comprises the step of cleaning the top of the recess.

바람직하게는, 상기 에치백 공정을 수행하는 단계 후, 게이트 절연막을 식각하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after performing the etch back process, the method may further include etching the gate insulating film.

바람직하게는, 상기 리세스는 상기 반도체 기판을 비등방 식각하여 형성되는 것을 특징으로 한다.Preferably, the recess is formed by anisotropically etching the semiconductor substrate.

바람직하게는, 상기 소자분리영역을 형성하는 단계 후, 상기 반도체 기판상에 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include sequentially forming a polysilicon layer and a nitride film on the semiconductor substrate after forming the device isolation region.

바람직하게는, 상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 한다.Preferably, the high dielectric material is characterized in that it comprises SiO 2 or ZrO 2 .

바람직하게는, 상기 고유전물질의 식각은 건식(dry) 식각 방법을 이용하는 것을 특징으로 한다.Preferably, the etching of the high dielectric material is characterized by using a dry etching method.

바람직하게는, 상기 스페이서는 소스 및 드레인 정션과 일부 오버랩(overlap)되는 것을 특징으로 하다.Preferably, the spacer is partially overlapped with the source and drain junction.

아울러, 본 발명은 반도체 기판에 활성영역을 정의하는 소자분리영역, 상기 활성영역 및 상기 소자분리영역 내에 구비된 리세스, 상기 리세스 내에 구비된 게이트 전극 패턴 및 상기 게이트 전극 패턴 상부에 구비된 스페이서를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention provides a device isolation region defining an active region on a semiconductor substrate, a recess provided in the active region and the device isolation region, a gate electrode pattern provided in the recess, and a spacer provided on the gate electrode pattern. It provides a semiconductor device comprising a.

바람직하게는, 상기 리세스와 상기 게이트 전극 패턴 사이에 구비된 게이트 절연막을 더 포함하는 것을 특징으로 한다.The gate insulating layer may further include a gate insulating layer provided between the recess and the gate electrode pattern.

바람직하게는, 상기 스페이서는 고유전물질을 포함하는 것을 특징으로 한다.Preferably, the spacer is characterized in that it comprises a high dielectric material.

바람직하게는, 상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 한다.Preferably, the high dielectric material is characterized in that it comprises SiO 2 or ZrO 2 .

바람직하게는, 상기 활성영역에 구비된 소스 및 드레인 졍선을 더 포함하는 것을 특징으로 한다.Preferably, the method further comprises source and drain X-rays provided in the active region.

바람직하게는, 상기 소스 및 드레인 정션은 스페이서와 일부 오버랩(overlap)되는 것을 특징으로 한다.Preferably, the source and drain junctions are partially overlapped with the spacers.

본 발명은 정션과 매립 게이트 간의 언더랩(underlap)을 통하여 반도체 소자의 리텐션(retention)을 증대시키고 정션과 매립 게이트 사이의 상기 매립 게이트 상부에 고유전물질의 스페이서(spacer)를 형성함으로써 기생 캐패시턴스(parasite capacitance) 값을 최소화할 수 있는 장점을 가진다.The present invention increases parasitic capacitance by increasing the retention of a semiconductor device through an underlap between a junction and a buried gate and forming a spacer of a high dielectric material on the buried gate between the junction and the buried gate. (parasite capacitance) has the advantage of minimizing the value.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.1A to 1D are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 활성영역(110)을 정의하는 소자분리영역(120)을 형성한다.Referring to FIG. 1A, an isolation region 120 defining an active region 110 is formed on a semiconductor substrate 100.

여기서, 구체적으로 활성영역(110)을 정의하는 소자분리영역(120)의 형성 과정을 살펴보면, 반도체 기판(100) 상에 패드 절연막(미도시)을 형성한다. 이때, 패드 절연막은 패드 산화막(Pad Oxide) 및 패드 질화막(Pad Nitride)으로 구성되는 것이 바람직하다. 이후, 패드 절연막 상에 감광막을 도포한 후, 소자 분리 영역을 정의하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 패드 절연막 및 반도체 기판(100)을 식각하여 트렌치(미도시)를 형성한다. 이후, 측벽 산화(Wall Oxidation)를 실시하여 트렌치의 바닥 및 측벽에 측벽 산화막(미도시)을 형성한다.In detail, the process of forming the device isolation region 120 defining the active region 110 will be described below. A pad insulating film (not shown) is formed on the semiconductor substrate 100. In this case, the pad insulating film is preferably composed of a pad oxide film and a pad nitride film. Subsequently, after the photoresist is coated on the pad insulating film, a photoresist pattern (not shown) is formed by an exposure and development process using a mask defining an element isolation region. A trench (not shown) is formed by etching the pad insulating layer and the semiconductor substrate 100 using the photoresist pattern as an etching mask. Thereafter, sidewall oxidation is performed to form sidewall oxide films (not shown) in the bottom and sidewalls of the trench.

다음으로, 측벽 산화막이 형성된 트렌치를 포함한 전면에 라이너 질화막 및 라이너 산화막을 차례로 형성한다. 이때, 라이너 질화막은 반도체 기판(100)이 받는 스트레스를 완화시켜 리프레시(refresh) 특성을 개선하기 위한 것이며, 라이너 산화막은 후속 절연막(HDP막 또는 SOD막) 증착 시 라이너 질화막이 산화 및 식각되는 현상을 방지하기 위한 것이다. 그리고, 트렌치에 SOD(Silicon On Dielectric) 물질을 매립하고 패드 절연막이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각하여 활성영역(110) 및 소자분리영역(120)을 형성한다.Next, a liner nitride film and a liner oxide film are sequentially formed on the entire surface including the trench in which the sidewall oxide film is formed. At this time, the liner nitride film is to improve the refresh characteristics by alleviating the stress applied to the semiconductor substrate 100, and the liner oxide film is a phenomenon that the liner nitride film is oxidized and etched when the subsequent insulating film (HDP film or SOD film) is deposited. It is to prevent. Then, a silicon on dielectric (SOD) material is embedded in the trench and planarized etching is performed by using a method such as chemical mechanical polishing until the pad insulating layer is exposed to the active region 110 and the device isolation region 120. To form.

다음에는, 소자분리영역(120)을 형성한 후, 노출된 패드 절연막에 이온 주입(Ion Implantation)을 통하여 소스 및 드레인 정션(130)을 형성한다.Next, after the device isolation region 120 is formed, the source and drain junction 130 are formed through ion implantation in the exposed pad insulating layer.

이후, 노출된 패드 절연막을 제거하고 노출된 활성 영역(110) 상에 폴리실리콘층(미도시)을 매립하여 소스 및 드레인 정션(130, junction)을 형성할 수 있다. Thereafter, the exposed pad insulating layer may be removed and a polysilicon layer (not shown) may be buried in the exposed active region 110 to form a source and drain junction 130.

다음에는, 소스 및 드레인 정션(130) 및 소자분리영역(120) 상에 폴리실리콘층(140) 및 질화막(150)을 순차적으로 적층한다.Next, the polysilicon layer 140 and the nitride film 150 are sequentially stacked on the source and drain junction 130 and the device isolation region 120.

다음으로, 질화막(150) 상부에 감광막(미도시)을 형성한 후, 리세스 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 질화막(150), 폴리실리콘층(140), 소자분리영역(120) 및 활성영역(110)을 식각하여 리세스(160)를 형성한다.Next, after forming a photoresist film (not shown) on the nitride film 150, a photoresist pattern (not shown) is formed by an exposure and development process using a recess forming mask. The recess 160 is formed by etching the nitride layer 150, the polysilicon layer 140, the device isolation region 120, and the active region 110 using the photoresist pattern as an etching mask.

다음에는, 활성영역(110)의 리세스(160) 내에 게이트 절연막(170) 및 게이트 전극 물질(미도시)을 순차적으로 형성한 후, 게이트 전극 물질을 에치백(etchback)하여 리세스(160) 내에 게이트 전극 패턴(180)을 형성한다. 이때, 게이트 전극 물질은 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)의 적층 구조로 형성하는 것이 바람직하다. 여기서, 게이트 절연막(170)은 산화(Oxidation) 공정을 실시하여 리세스(160) 내에 형성되며, 산화(Oxidation) 공정은 열(thermal) 처리 방식 또는 플라즈마(plasma) 처리 방식을 이용하는 것이 바람직하다. Next, the gate insulating layer 170 and the gate electrode material (not shown) are sequentially formed in the recess 160 of the active region 110, and then the gate electrode material is etched back to recess 160. The gate electrode pattern 180 is formed in the inside. In this case, the gate electrode material is preferably formed of a titanium nitride film (TiN) or a titanium nitride film (TiN) and a tungsten (W) laminated structure. Here, the gate insulating layer 170 is formed in the recess 160 by performing an oxidation process, and the oxidation process may be performed using a thermal treatment method or a plasma treatment method.

도 1b를 참조하면, 리세스(160) 내부의 노출된 게이트 절연막(170)을 식각한다. 이때, 게이트 절연막(170)은 에치백(etchback) 공정을 이용하거나 클리닝(cleaning) 공정을 이용하는 것이 바람직하다.Referring to FIG. 1B, the exposed gate insulating layer 170 inside the recess 160 is etched. In this case, it is preferable that the gate insulating layer 170 uses an etchback process or a cleaning process.

도 1c 및 도 1d를 참조하면, 리세스(160) 및 질화막(150) 상부에 고유전물질(190, High-K dielectric material)을 형성한다. 여기서, 고유전물질 중, 고유전 상수, 큰 밴드갭(band gap) 및 실리콘(Si)과의 열적 안정성을 갖는 물질로 SiO2 또는 ZrO2 등을 포함한다. 이때, 고유전물질은 SiO2 또는 ZrO2의 고유전 상수 3.9 보다 큰 것이 바람직하다.Referring to FIGS. 1C and 1D, a high-k dielectric material 190 is formed on the recess 160 and the nitride layer 150. Here, among the high dielectric materials, materials having high dielectric constant, large band gap, and thermal stability with silicon (Si) include SiO 2 or ZrO 2 . In this case, the high dielectric material is preferably higher than the high dielectric constant 3.9 of SiO 2 or ZrO 2 .

그리고, 고유전물질(190)을 질화막(150)이 노출될 때까지 에치백(etchback)하여 게이트 전극 패턴(180) 상부에 형성되되, 소스 및 드레인 정션(130)의 측벽에 형성되는 스페이서(200, spacer)를 형성한다.The spacer 200 is formed on the sidewalls of the source and drain junction 130 by etching back the high dielectric material 190 until the nitride layer 150 is exposed. , spacer).

이후, 게이트 전극 패턴(180) 및 스페이서(200) 상부에 캡핑막(미도시)을 매립한다. 이때, 캡핑막은 PSG(phosphosilicate glass)막으로 형성하는 것이 바람직하다. Thereafter, a capping layer (not shown) is buried in the gate electrode pattern 180 and the spacer 200. In this case, the capping film is preferably formed of a PSG (phosphosilicate glass) film.

전술한 바와 같이, 본 발명은 정션과 매립 게이트 간의 언더랩(underlap)을 통하여 반도체 소자의 리텐션(retention)을 증대시키고 정션과 매립 게이트 사이의 상기 매립 게이트 상부에 고유전물질의 스페이서(spacer)를 형성함으로써 기생 캐패시턴스(parasite capacitance) 값을 최소화할 수 있는 장점을 가진다.As described above, the present invention increases the retention of the semiconductor device through an underlap between the junction and the buried gate, and a spacer of a high dielectric material on the buried gate between the junction and the buried gate. The parasitic capacitance (parasite capacitance) value can be minimized by forming a.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (17)

반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계;
상기 반도체 기판을 식각하여 리세스를 형성하는 단계;
상기 리세스 내에 게이트 전극 패턴을 형성하는 단계;
상기 게이트 전극 패턴 및 상기 활성영역 및 상기 소자분리영역 상부에 고 유전물질을 형성하는 단계; 및
상기 고유전 물질을 식각하여 상기 리세스 내의 상기 게이트 전극 패턴 상부에 스페이서를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an isolation region defining an active region in the semiconductor substrate;
Etching the semiconductor substrate to form a recess;
Forming a gate electrode pattern in the recess;
Forming a high dielectric material on the gate electrode pattern, the active region, and the device isolation region; And
Etching the high dielectric material to form a spacer on the gate electrode pattern in the recess
And forming a second insulating film on the semiconductor substrate. 청구항 1에 있어서,
상기 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계는
상기 반도체 기판에 패드 절연막을 증착하는 단계;
상기 패드 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치에 절연물질을 증착하고, 상기 패드 절연막이 노출될 때까지 상기 절연물질을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
Forming an isolation region defining an active region in the semiconductor substrate is
Depositing a pad insulating film on the semiconductor substrate;
Etching the pad insulating layer and the semiconductor substrate to form a trench; And
Depositing an insulating material in the trench and planarizing etching of the insulating material until the pad insulating film is exposed. 청구항 2에 있어서,
상기 소자분리영역을 형성하는 단계 후, 상기 패드 절연막에 이온 주입 공정을 실시하여 소스 및 드레인 정션을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method according to claim 2,
And forming a source and a drain junction by performing an ion implantation process on the pad insulating layer after the forming of the device isolation region. 청구항 1에 있어서,
상기 리세스를 형성하는 단계와 상기 게이트 전극 패턴을 형성하는 단계 사이에 상기 리세스 내에 산화(Oxidation) 공정을 실시하여 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
And forming a gate insulating film in the recess between the forming the recess and the forming the gate electrode pattern. 청구항 1에 있어서,
상기 리세스의 내에 게이트 전극 패턴을 형성하는 단계는
상기 리세스에 도전물질을 증착하는 단계;
상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백(etchback) 공정을 수행하는 단계; 및
상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
Forming a gate electrode pattern in the recess
Depositing a conductive material in the recess;
Performing an etchback process to remove the conductive material on top of the recess; And
After the etch back process, cleaning the upper portion of the recess. 청구항 5에 있어서,
상기 에치백 공정을 수행하는 단계 후, 게이트 절연막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 5,
And after the performing the etch back process, etching the gate insulating film. 청구항 1에 있어서,
상기 리세스는 상기 반도체 기판을 비등방 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
The recess is formed by anisotropically etching the semiconductor substrate. 청구항 1에 있어서,
상기 소자분리영역을 형성하는 단계 후,
상기 반도체 기판상에 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
After forming the device isolation region,
And forming a polysilicon layer and a nitride film sequentially on the semiconductor substrate. 청구항 1에 있어서,
상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
The high dielectric material comprises a SiO 2 or ZrO 2 manufacturing method of a semiconductor device. 청구항 1에 있어서,
상기 고유전물질의 식각은 건식(dry) 식각 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
The etching of the high dielectric material is a method of manufacturing a semiconductor device, characterized in that using a dry etching method. 청구항 1에 있어서,
상기 스페이서는 소스 및 드레인 정션과 일부 오버랩(overlap)되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
And the spacers partially overlap with the source and drain junctions. 반도체 기판에 구비되며 활성영역을 정의하는 소자분리영역;
상기 활성영역 및 상기 소자분리영역 내에 구비된 리세스;
상기 리세스 내에 구비된 게이트 전극 패턴; 및
상기 리세스 내의 상기 게이트 전극 패턴 상부에 구비된 스페이서
를 포함하는 것을 특징으로 하는 반도체 소자.An isolation region provided in the semiconductor substrate and defining an active region;
A recess provided in the active region and the device isolation region;
A gate electrode pattern provided in the recess; And
A spacer provided on the gate electrode pattern in the recess
A semiconductor device comprising a. 청구항 12에 있어서,
상기 리세스와 상기 게이트 전극 패턴 사이에 구비된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 12,
And a gate insulating film provided between the recess and the gate electrode pattern. 청구항 12에 있어서,
상기 스페이서는 고유전물질을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 12,
The spacer includes a high dielectric material. 청구항 14에 있어서,
상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 14,
The high dielectric material is a semiconductor device characterized in that it comprises SiO 2 or ZrO 2 . 청구항 12에 있어서,
상기 활성영역에 구비된 소스 및 드레인 졍선을 더 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 12,
The semiconductor device further comprises a source and drain X-ray provided in the active region. 청구항 16에 있어서,
상기 소스 및 드레인 정션은 스페이서와 일부 오버랩(overlap)되는 것을 특징으로 하는 반도체 소자.The method according to claim 16,
And the source and drain junction partially overlap with the spacer.
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