KR20120044006A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터와 스토리지 노드 간의 계면 저항을 개선할 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving the interface resistance between a capacitor and a storage node.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.Recently, in the case of a semiconductor device such as a DRAM, the area occupied by the device increases as the degree of integration decreases, while the required capacitance is required to be maintained or increased. In general, examples of a method for securing sufficient cell capacitance within a limited area include using a high dielectric material as the dielectric film, reducing the thickness of the dielectric film, and increasing the effective area of the lower electrode. . Among them, the method using high dielectric materials requires material and time investment such as introduction of new equipment, verification of reliability and mass production of dielectric film, and lowering of subsequent processes. Accordingly, a method of increasing the effective area of the lower electrode has been widely used in the actual process because the existing dielectric film can be used continuously and the process is relatively easy to implement.
하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.As a method of increasing the effective area of the lower electrode, a method of three-dimensionally forming the lower electrode into a cylinder type, a fin type, etc., growing a HSG (Hemi Spherical Grain) on the lower electrode, a height of the lower electrode How to increase the. Among them, the method of growing HSG is an obstacle when securing a certain level of CD (Critical Dimension) between the lower electrodes, and sometimes there is a problem that HSG is peeled off to cause a bridge between the lower electrodes, so the design rule 0.14 μm or less It is difficult to apply to the semiconductor device. Accordingly, in order to improve cell capacitance, a method of stereoscopically increasing the height of the lower electrode and increasing its height is adopted. Among the well-known methods, a lower electrode is formed in a cylinder type or a stack type. That's how.
상기 실린더형이나 스택형 전극은 전극의 외면 또는 외면과 내면을 모두 사용하는 구조로서, 전극 면적이 넓은 장점이 있다. 그러나 집적화된 OCS(One Cylinder Stack) 구조를 갖는 실린더형이나 스택형 전극은 소자의 동작에 필요한 일정량 이상의 정전 용량을 확보하기 위해서 하부 전극의 높이가 증가하고 있고, 그에 따라 형성된 하부 전극이 유전체 증착 전에 자주 쓰러지거나 부러지는 문제점이 있다.The cylindrical or stacked electrode is a structure using both the outer surface or the outer surface and the inner surface of the electrode, there is an advantage that the electrode area is wide. However, in the cylindrical or stacked electrode having an integrated one cylinder stack (OCS) structure, the height of the lower electrode is increased to secure a certain amount of capacitance required for the operation of the device, and thus the lower electrode is formed before the dielectric deposition. There is a problem that often falls or breaks.
하부 전극이 쓰러지는 현상을 방지하기 위한 실린더형 하부 전극 간에 공간 확보가 필요하다. 또한, 유전체 및 상부 전극을 순차적으로 증착하고 필요한 하부 전극의 특성을 얻기 위하여 실린더형의 하부 전극의 내부 공간 확보도 필요하다. It is necessary to secure a space between the cylindrical lower electrodes to prevent the lower electrodes from falling down. In addition, it is also necessary to secure the internal space of the cylindrical lower electrode in order to deposit the dielectric and the upper electrode sequentially and to obtain the characteristics of the lower electrode.
하지만, 셀 들 간의 공간 확보 또는 셀 내부의 공간을 많이 확보하게 되면 실린더형의 하부 전극의 디멘젼(Dimension)이 부족하게 되어 하부 전극의 충전 용량을 확보하는 것이 어려워진다. 이러한 충전 용량을 확보하기 위하여 고유전체 물질 조성을 이용하여 문제점을 보완하기도 하였으나, 이러한 고유전체 물질들은 생산성이 매우 낮을 뿐만 아니라 리프팅(Lifting) 등의 문제점이 있다. However, when the space between the cells or a large amount of space inside the cell is secured, the dimension of the cylindrical lower electrode is insufficient, and it is difficult to secure the charge capacity of the lower electrode. In order to secure the filling capacity, the high dielectric material composition was used to compensate for the problem. However, these high dielectric materials not only have low productivity, but also have problems such as lifting.
특히, 반도체 소자 중 40nm 이하의 디램 소자에서 높은 종횡비(High Aspect Ratio)로 인한 계면 상태의 불량 및 콘택 플러그의 크기의 축소로 인하여 하부 전극과 콘택 플러그와의 접촉면에 불량이 지속적으로 발생하고 있다.In particular, defects in the interface between the lower electrode and the contact plug due to a high aspect ratio and a reduction in the size of the contact plug are continuously generated in the DRAM device of 40 nm or less among semiconductor devices.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 콘택 플러그를 형성한 후, 하부 전극 콘택 플러그 상부에 티타늄 실리사이드를 형성하고 티타늄 실리사이드와 연결되는 하부 전극을 형성함으로써 캐패시터의 하부 전극과 하부 전극 콘택 플러그 간의 계면 저항을 개선할 수 있으며, 하부 전극의 저항 특성을 확보할 수 있는 반도체 소자의 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention forms a lower electrode contact plug and then forms a titanium silicide on the lower electrode contact plug and forms a lower electrode connected to the titanium silicide to form a lower electrode and a lower electrode of the capacitor. Provided is a method of manufacturing a semiconductor device capable of improving interface resistance between contact plugs and securing resistance characteristics of a lower electrode.
본 발명은 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 상기 하부 전극 콘택 플러그를 노출시키는 식각 정지막 패턴을 형성하는 단계, 상기 하부 전극 콘택 플러그 상에 금속 실리사이드를 형성하는 단계, 상기 금속 실리사이드 상에 도전 패턴을 형성하는 단계, 상기 도전 패턴 및 상기 식각 정지막 패턴 상에 제 1 희생 절연막 및 지지층을 형성하는 단계, 상기 도전 패턴이 노출될 때까지 상기 지지층 및 상기 제 1 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계, 상기 하부 전극 영역에 하부 전극을 형성하는 단계 및 상기 지지층을 식각하여 상기 지지층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.According to an embodiment of the present invention, an etch stop layer pattern exposing the lower electrode contact plug is formed on a semiconductor substrate including a lower electrode contact plug, a metal silicide is formed on the lower electrode contact plug, and the metal silicide is formed on the metal silicide layer. Forming a conductive pattern, forming a first sacrificial insulating film and a support layer on the conductive pattern and the etch stop layer pattern, etching the supporting layer and the first sacrificial insulating film until the conductive pattern is exposed, and then lower electrode And forming a region, forming a lower electrode in the lower electrode region, and etching the support layer to form the support layer pattern.
바람직하게는, 상기 식각 정지막 패턴을 형성하는 단계는 상기 하부 전극 콘택 플러그를 포함한 전면에 식각 정지막 및 하드마스크층을 순차적으로 형성하는 단계 및 상기 하부 전극 콘택 플러그를 노출시키도록 상기 하드마스크층 및 상기 식각 정지막을 식각하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the etch stop layer pattern may include sequentially forming an etch stop layer and a hard mask layer on a front surface of the lower electrode contact plug, and exposing the hard electrode layer to expose the lower electrode contact plug. And etching the etch stop layer.
바람직하게는, 상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.Preferably, the etch stop layer is characterized in that it comprises a nitride (Nitride).
바람직하게는, 상기 하드마스크층은 비정질탄소층(Amorphous Carbon)을 포함하는 것을 특징으로 한다.Preferably, the hard mask layer is characterized in that it comprises an amorphous carbon layer (Amorphous Carbon).
바람직하게는, 상기 금속 실리사이드를 형성하는 단계는 상기 하부 전극 콘택 플러그 및 상기 식각 정지막 패턴 상에 금속층을 형성하는 단계, 상기 금속층을 에치백(etchback)하여 상기 식각 정지막 패턴 상부의 상기 금속층을 제거하는 단계 및 남은 상기 금속층에 열처리(Rapid Thermal Annealing) 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.The forming of the metal silicide may include forming a metal layer on the lower electrode contact plug and the etch stop layer pattern, and etching back the metal layer to form the metal layer on the etch stop layer pattern. Removing and performing a rapid thermal annealing process on the remaining metal layer.
바람직하게는, 상기 금속층은 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)을 포함하는 것을 특징으로 한다.Preferably, the metal layer is characterized in that it comprises titanium (Ti), cobalt (Co) or nickel (Ni).
바람직하게는, 상기 금속층을 형성하는 단계는 싱글 챔버에서 650℃ ~ 670℃ 온도와, 2Torr ~ 5Torr 압력과 TiCl4의 5sccm ~ 20sccm의 유량에서 70Å ~100Å 두께로 형성하는 것을 특징으로 한다.Preferably, the step of forming the metal layer is characterized in that formed in a single chamber at a temperature of 650 ℃ ~ 670 ℃, 2Torr ~ 5 Torr pressure and the flow rate of 5sccm ~ 20sccm of TiCl 4 to 70Å ~ 100Å thick.
바람직하게는, 상기 열처리 공정을 실시하는 단계는 N2 및 NH3 분위기에서 800℃ ~ 900℃ 온도에서 30초 ~ 60초 시간 동안 실시하는 것을 특징으로 한다.Preferably, the step of performing the heat treatment process is characterized in that carried out for 30 seconds to 60 seconds time at 800 ℃ ~ 900 ℃ temperature in N 2 and NH 3 atmosphere.
바람직하게는, 상기 도전 패턴을 형성하는 단계는 상기 금속 실리사이드 및 상기 식각 정지막 패턴 상에 상기 도전층을 증착하는 단계 및 상기 식각 정지막 패턴이 노출될 때까지 상기 도전층을 에치백(etchback)하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the conductive pattern may include depositing the conductive layer on the metal silicide and the etch stop layer pattern and etching back the conductive layer until the etch stop layer pattern is exposed. Characterized in that it comprises a step.
바람직하게는, 상기 도전층은 티타늄질화막(TiN)을 포함하는 것을 특징으로 한다.Preferably, the conductive layer is characterized in that it comprises a titanium nitride film (TiN).
바람직하게는, 상기 하부 전극을 형성하는 단계는 상기 하부 전극 영역을 포함한 전면에 도전 물질을 형성하는 단계, 상기 도전 물질 상에 배리어 산화막을 형성하는 단계, 상기 지지층이 노출될 때까지 상기 배리어 산화막 및 상기 도전 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the lower electrode may include forming a conductive material on the entire surface including the lower electrode region, forming a barrier oxide film on the conductive material, and forming the barrier oxide film until the support layer is exposed. And etching the conductive material.
바람직하게는, 상기 지지층 패턴을 형성하는 단계는 상기 하부 전극을 포함한 전면에 캡핑 산화막을 형성하는 단계 및 지지층 패턴 마스크를 이용하여 상기 캡핑 산화막 및 하부 전극을 식각하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the support layer pattern may include forming a capping oxide layer on the entire surface including the lower electrode, and etching the capping oxide layer and the lower electrode by using the support layer pattern mask.
바람직하게는, 상기 지지층 패턴을 형성하는 단계 후, 딥 아웃(Dip out) 공정을 실시하여 상기 희생 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include removing the sacrificial insulating layer by performing a dip out process after forming the support layer pattern.
바람직하게는, 상기 하부 전극은 티타늄(Ti) 또는 티타늄(Ti)과 티타늄질화막(TiN)의 적층구조로 형성되는 것을 특징으로 한다.Preferably, the lower electrode is formed of a stacked structure of titanium (Ti) or titanium (Ti) and titanium nitride film (TiN).
바람직하게는, 상기 지지층을 형성하는 단계 후, 제 2 희생 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after the forming of the support layer, further comprising the step of forming a second sacrificial insulating film.
본 발명은 하부 전극 콘택 플러그를 형성한 후, 하부 전극 콘택 플러그 상부에 티타늄 실리사이드를 형성하고 티타늄 실리사이드와 연결되는 하부 전극을 형성함으로써 캐패시터의 하부 전극과 하부 전극 콘택 플러그 간의 계면 저항을 개선할 수 있으며, 하부 전극의 저항 특성을 확보할 수 있고, 하부 전극 콘택 플러그를 노출하는 식각 공정 및 하부 전극을 형성하기 위한 식각 공정을 포함한 식각 공정으로 하부 전극의 프로파일(profile)을 개선할 수 있는 장점을 가진다.According to the present invention, after forming the lower electrode contact plug, titanium silicide may be formed on the lower electrode contact plug and the lower electrode connected to the titanium silicide may be formed to improve the interface resistance between the lower electrode and the lower electrode contact plug of the capacitor. In addition, the resistance characteristics of the lower electrode can be secured, and an etching process including an etching process for exposing the lower electrode contact plug and an etching process for forming the lower electrode has an advantage of improving the profile of the lower electrode. .
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1 is a plan view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
2A to 2J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.1 is a plan view illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1을 참조하면, 하부 전극(205) 간에 형성된 지지층 패턴(185)을 도시한 것이다. 이때, 지지층 패턴(185)은 패드(Pad) 형태 혹은 섬(island) 형태를 포함한다.Referring to FIG. 1, the
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, (i)은 도 1의 A-A' 절단면을 도시한 것이고, (ii)은 도 1의 B-B' 절단면을 도시한 것이다.2A to 2J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, (i) illustrates the AA ′ cutting surface of FIG. It is shown.
도 2a를 참조하면, 반도체 기판(100) 상에 절연막(110)을 형성한다. 이때, 절연막(110)은 산화막(Oxide)으로 형성하는 것이 바람직하다.Referring to FIG. 2A, an
다음으로, 절연막(110) 상에 감광막(미도시)을 형성한 후, 하부 전극 콘택 플러그 형성을 위한 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 절연막(110)을 식각하여 하부 전극 콘택홀(115)을 형성한다.Next, after forming a photoresist film (not shown) on the
그리고, 하부 전극 콘택홀(115)을 포함한 전면에 도전 물질을 증착한 후, 절연막(110)이 노출될 때까지 도전 물질을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 공정을 이용하여 평탄화 식각하여 하부 전극 콘택 플러그(120)를 형성한다.After the conductive material is deposited on the entire surface including the lower
다음에는, 하부 전극 콘택 플러그(120) 상에 식각 정지막(130, Etch Stop layer)을 형성한다. 이때, 식각 정지막(130)은 질화막(Nitride)으로 형성하는 것이 바람직하다.Next, an
다음으로, 식각 정지막(130) 상에 하드마스크층(미도시)을 형성한 후, 하부 전극이 형성될 영역에 하드마스크층을 패터닝한 다음에 패터닝한 하드마스크층을 식각 마스크로 하부 전극 콘택 플러그(120)가 노출될 때까지 식각 정지막(130)을 식각하여 홀(135, Hole)을 형성한다. 이후, 하드마스크층을 제거한다. 여기서, 하드마스크층은 비정질탄소층(Amorphous Carbon)을 포함하는 것이 바람직하다.Next, after the hard mask layer (not shown) is formed on the
도 2b를 참조하면, 홀(135) 및 식각 정지막(130) 상에 티타늄층(140, Ti)을 형성한다. 이때, 티타늄층(140) 대신에 코발트(Co) 또는 니켈(Ni)를 포함한 다양한 금속 물질이 이용가능하다. 이후, 티타늄층(140)을 에치백(etchback)하여 홀(135) 내부에 티타늄층(140)을 남긴다. Referring to FIG. 2B, titanium layers 140 and Ti are formed on the
도 2c를 참조하면, 티타늄층(140)에 열처리(Rapid Thermal Annealing, RTA) 공정을 실시하여 하부 전극 콘택 플러그(120)의 표면상에 티타늄 실리사이드(145)를 형성한다. Referring to FIG. 2C, a
다음에는, 티타늄 실리사이드(145) 및 식각 정지막(130) 상에 도전층(미도시)을 증착한다. 이때, 도전층은 티타늄질화막(TiN)층이 바람직하다. 이후, 셀(Cell) 간에 서로 분리되며, 식각 정지막(130)이 노출될 때까지 도전층을 에치백(Etchback)하여 도전 패턴(150)을 형성한다. Next, a conductive layer (not shown) is deposited on the
도 2d를 참조하면, 식각 정지막(130) 및 도전 패턴(150) 상에 제 1 희생 절연막(175)을 형성한다. 이때, 제 1 희생 절연막(175)은 TEOS(160, Tetraethly Orthosilicate)막 및 PSG(170, Phosposilicate glass)막의 적층 구조로 형성하는 것이 바람직하다.Referring to FIG. 2D, a first sacrificial insulating
다음에는, 제 1 희생 절연막(175) 상에 NFC(Nitride Floating Cap)용 지지층(180) 및 제 2 희생 절연막(190)을 순차적으로 형성한다.Next, the
도 2e를 참조하면, 제 2 희생 절연막(190) 상에 하드마스크층(미도시) 및 감광막(미도시)을 형성한 후, 하부 전극 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 도전 패턴(150)이 노출될 때까지 하드마스크층, 제 2 희생 절연막(190), NFC용 지지층(180) 및 제 1 희생 절연막(175)을 식각하여 하부 전극 영역(미도시)을 형성한다. 그리고, 하부 전극 영역에 도전층(200)을 형성한 후, 도전층(200)을 포함한 전면에 배리어(barrier) 산화막(210)을 형성한다.Referring to FIG. 2E, a hard mask layer (not shown) and a photoresist film (not shown) are formed on the second sacrificial insulating
도 2f를 참조하면, 제 2 희생 절연막(190)이 노출될 때까지 배리어 산화막(210) 및 도전층(200)을 에치백(etchback)하여 하부 전극(205)을 형성한다.Referring to FIG. 2F, the
도 2g 및 도 2h를 참조하면, 하부 전극(205) 및 제 2 희생 절연막(190) 상에 캡핑 산화막(220)을 형성한다. 이후, 캡핑 산화막(220) 상에 감광막(미도시)을 형성한 후, NFC를 형성하기 위한 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴(230)을 형성한다. 2G and 2H, a
도 2i 및 도 2j를 참조하면, 감광막 패턴(230)을 식각 마스크로 이용하여 캡핑 산화막(220), 하부 전극(205) 및 제 2 희생 절연막(190)을 식각하여 지지층 패턴(185)을 형성한다. 이후, 딥 아웃(Dip out) 공정을 실시하여 제 1 희생절연막(175)을 제거한다.2I and 2J, the
전술한 바와 같이, 본 발명은 하부 전극 콘택 플러그를 형성한 후, 하부 전극 콘택 플러그 상부에 티타늄 실리사이드를 형성하고 티타늄 실리사이드와 연결되는 하부 전극을 형성함으로써 캐패시터의 하부 전극과 하부 전극 콘택 플러그 간의 계면 저항을 개선할 수 있으며, 하부 전극의 저항 특성을 확보할 수 있고, 하부 전극 콘택 플러그를 노출하는 식각 공정 및 하부 전극을 형성하기 위한 식각 공정을 포함한 식각 공정으로 하부 전극의 프로파일(profile)을 개선할 수 있는 장점을 가진다.As described above, in the present invention, after forming the lower electrode contact plug, the interface resistance between the lower electrode and the lower electrode contact plug of the capacitor is formed by forming titanium silicide on the lower electrode contact plug and forming a lower electrode connected to the titanium silicide. Improve the profile of the lower electrode, and improve the profile of the lower electrode with an etching process including an etching process for exposing the lower electrode contact plug and an etching process for forming the lower electrode. Has the advantage.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
Claims (15)
상기 하부 전극 콘택 플러그 상에 금속 실리사이드를 형성하는 단계
상기 금속 실리사이드 상에 도전 패턴을 형성하는 단계;
상기 도전 패턴 및 상기 식각 정지막 패턴 상에 제 1 희생 절연막 및 지지층을 형성하는 단계;
상기 도전 패턴이 노출될 때까지 상기 지지층 및 상기 제 1 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계;
상기 하부 전극 영역에 하부 전극을 형성하는 단계; 및
상기 지지층을 식각하여 상기 지지층 패턴을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an etch stop layer pattern exposing the lower electrode contact plug on a semiconductor substrate including the lower electrode contact plug;
Forming a metal silicide on the lower electrode contact plug
Forming a conductive pattern on the metal silicide;
Forming a first sacrificial insulating layer and a support layer on the conductive pattern and the etch stop layer pattern;
Etching the support layer and the first sacrificial insulating layer to form a lower electrode region until the conductive pattern is exposed;
Forming a lower electrode in the lower electrode region; And
Etching the support layer to form the support layer pattern
And forming a second insulating film on the semiconductor substrate.
상기 식각 정지막 패턴을 형성하는 단계는
상기 하부 전극 콘택 플러그를 포함한 전면에 식각 정지막 및 하드마스크층을 순차적으로 형성하는 단계; 및
상기 하부 전극 콘택 플러그를 노출시키도록 상기 하드마스크층 및 상기 식각 정지막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the etch stop layer pattern
Sequentially forming an etch stop layer and a hard mask layer on a front surface of the lower electrode contact plug; And
And etching the hard mask layer and the etch stop layer to expose the lower electrode contact plugs.
상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 2,
The etching stop film includes a nitride film (Nitride) characterized in that the manufacturing method of the semiconductor device.
상기 하드마스크층은 비정질탄소층(Amorphous Carbon)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 2,
The hard mask layer is a semiconductor device manufacturing method characterized in that it comprises an amorphous carbon (Amorphous Carbon).
상기 금속 실리사이드를 형성하는 단계는
상기 하부 전극 콘택 플러그 및 상기 식각 정지막 패턴 상에 금속층을 형성하는 단계;
상기 금속층을 에치백(etchback)하여 상기 식각 정지막 패턴 상부의 상기 금속층을 제거하는 단계; 및
남은 상기 금속층에 열처리(Rapid Thermal Annealing) 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the metal silicide
Forming a metal layer on the lower electrode contact plug and the etch stop layer pattern;
Etching back the metal layer to remove the metal layer on the etch stop layer pattern; And
A method of manufacturing a semiconductor device comprising the step of performing a heat treatment (Rapid Thermal Annealing) process on the remaining metal layer.
상기 금속층은 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 5, wherein
The metal layer is a method of manufacturing a semiconductor device, characterized in that containing titanium (Ti), cobalt (Co) or nickel (Ni).
상기 금속층을 형성하는 단계는 싱글 챔버에서 650℃ ~ 670℃ 온도와,2Torr ~ 5Torr 압력과 TiCl4의 5sccm ~ 20sccm의 유량에서 70Å ~100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 5, wherein
The forming of the metal layer may be performed in a single chamber at a temperature of 650 ° C. to 670 ° C., at a pressure of 2 Torr to 5 Torr and at a flow rate of 5 sccm to 20 sccm of TiCl 4 at a thickness of 70 kPa to 100 kPa.
상기 열처리 공정을 실시하는 단계는 N2 및 NH3 분위기에서 800℃ ~ 900℃ 온도에서 30초 ~ 60초 시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 5, wherein
The performing of the heat treatment process is a method of manufacturing a semiconductor device, characterized in that carried out for 30 seconds to 60 seconds time at 800 ℃ ~ 900 ℃ temperature in N 2 and NH 3 atmosphere.
상기 도전 패턴을 형성하는 단계는
상기 금속 실리사이드 및 상기 식각 정지막 패턴 상에 상기 도전층을 증착하는 단계 및
상기 식각 정지막 패턴이 노출될 때까지 상기 도전층을 에치백(etchback)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the conductive pattern
Depositing the conductive layer on the metal silicide and the etch stop layer pattern; and
And etching back the conductive layer until the etch stop layer pattern is exposed.
상기 도전층은 티타늄질화막(TiN)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
The conductive layer is a method of manufacturing a semiconductor device, characterized in that it comprises a titanium nitride film (TiN).
상기 하부 전극을 형성하는 단계는
상기 하부 전극 영역을 포함한 전면에 도전 물질을 형성하는 단계;
상기 도전 물질 상에 배리어 산화막을 형성하는 단계;
상기 지지층이 노출될 때까지 상기 배리어 산화막 및 상기 도전 물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the lower electrode
Forming a conductive material on an entire surface including the lower electrode region;
Forming a barrier oxide layer on the conductive material;
Etching the barrier oxide layer and the conductive material until the support layer is exposed.
상기 지지층 패턴을 형성하는 단계는
상기 하부 전극을 포함한 전면에 캡핑(capping) 산화막을 형성하는 단계; 및
지지층 패턴 마스크를 이용하여 상기 캡핑 산화막 및 하부 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the support layer pattern is
Forming a capping oxide layer on the entire surface including the lower electrode; And
Etching the capping oxide layer and the lower electrode using a support layer pattern mask.
상기 지지층 패턴을 형성하는 단계 후, 딥 아웃(Dip out) 공정을 실시하여 상기 희생 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
After the forming of the support layer pattern, performing a dip out process to remove the sacrificial insulating layer.
상기 하부 전극은 티타늄(Ti) 또는 티타늄(Ti)과 티타늄질화막(TiN)의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The lower electrode is a semiconductor device manufacturing method, characterized in that formed in a laminated structure of titanium (Ti) or titanium (Ti) and titanium nitride film (TiN).
상기 지지층을 형성하는 단계 후, 제 2 희생 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
And forming a second sacrificial insulating film after the forming of the supporting layer.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100105353A KR20120044006A (en) | 2010-10-27 | 2010-10-27 | Method for manufacturing semiconductor device |
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