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KR20120035248A - Chip stack package and method for manufacturing the same - Google Patents

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KR20120035248A
KR20120035248A KR1020100096609A KR20100096609A KR20120035248A KR 20120035248 A KR20120035248 A KR 20120035248A KR 1020100096609 A KR1020100096609 A KR 1020100096609A KR 20100096609 A KR20100096609 A KR 20100096609A KR 20120035248 A KR20120035248 A KR 20120035248A
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bump
chip
bumps
lower chip
solder
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고용재
오광석
도원철
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앰코 테크놀로지 코리아 주식회사
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Abstract

PURPOSE: A chip stack package and a manufacturing method thereof are provided to easily laminating top chips having different functions by forming a bump having different heights and intervals in bottom chips. CONSTITUTION: A conductive layer for forming a bump is formed on an upper side of a bottom chip(10) through a sputtering process. A first bump(11) of a fine pitch is formed a partial area of the bottom chip on which a top chip(20) is laminated. A second bump(12) of a broad pitch is formed in the other partial area of the bottom chip on which the other top chip(30) is laminated. The top chip includes a bonding pad of the broad pitch. The first bump of the fine pitch and the second bump of the broad pitch are formed to have different heights.

Description

칩 적층형 반도체 장치 및 그 제조 방법{Chip stack package and method for manufacturing the same}Chip stacked semiconductor device and its manufacturing method {Chip stack package and method for manufacturing the same}

본 발명은 칩 적층형 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 하부칩에 서로 다른 높이 및 간격을 갖는 범프를 형성하여, 서로 다른 기능을 갖는 상부칩들을 용이하게 적층시킬 수 있도록 한 칩 적층형 반도체 장치 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip stacked semiconductor device and a method of manufacturing the same, and more particularly, to form bumps having different heights and spacings on lower chips so that upper chips having different functions can be easily stacked. A stacked semiconductor device and a method of manufacturing the same.

일반적으로, 반도체 패키지는 기판에 반도체 칩을 부착하고, 반도체 칩과 기판간을 도전성 와이어로 전기적 신호 교환 가능하게 연결한 후, 반도체 칩과 와이어를 몰딩수지로 봉지시킨 구조로 제조되고 있다.In general, a semiconductor package is manufactured in a structure in which a semiconductor chip is attached to a substrate, the semiconductor chip and the substrate are electrically connected to each other by a conductive wire, and then the semiconductor chip and the wire are encapsulated with a molding resin.

그러나, 기판과 반도체 칩의 본딩패드를 연결하는 도전성 와이어는 소정의 길이를 갖기 때문에 실질적으로 반도체 패키지의 사이즈를 증가시키는 원인이 되고 있고, 특히 반도체 칩이 고직접화, 고성능화 및 고속화됨에 따라 반도체 패키지를 소형화시키기 위한 노력에 오히려 역행하는 요인이 되고 있다.However, since the conductive wire connecting the substrate and the bonding pad of the semiconductor chip has a predetermined length, it is a cause of increasing the size of the semiconductor package. In particular, as the semiconductor chip becomes more directly, higher performance, and faster, the semiconductor package Rather, it has become a contradictory factor in efforts to miniaturize.

이러한 점을 감안하여, 반도체 칩의 본딩패드에 솔더 또는 금속 재질의 범프를 직접 형성하고, 이 범프를 매개로 반도체 칩의 전극패드들과 인쇄회로기판의 전도성패턴을 전기적으로 연결시키거나, 반도체 칩간을 상하로 적층시킨 구조의 반도체 패키지가 제안되고 있다.In view of this, solder or metal bumps are directly formed on the bonding pads of the semiconductor chip, and the bumps electrically connect the electrode pads of the semiconductor chip to the conductive patterns of the printed circuit board, or between the semiconductor chips. The semiconductor package of the structure which laminated | stacked up and down was proposed.

종래의 반도체 칩이 적층된 반도체 패키지를 살펴보면, 다수의 범프가 형성된 하부칩과, 보다 작은 크기를 가지는 여러 종류의 상부칩(수동소자, 메모리 칩 등)으로 구성되고, 각 상부칩이 하부칩의 범프에 도전 가능하게 적층된 구조를 이루고 있다.Referring to a semiconductor package in which a conventional semiconductor chip is stacked, a lower chip having a plurality of bumps is formed, and a plurality of upper chips (passive elements, memory chips, etc.) having a smaller size, and each upper chip is formed of a lower chip. A structure is laminated so as to be conductive to bumps.

그러나, 하부칩 위에 범프가 파인 피치(fone pitch)를 이루며 형성된 상태에서 여러개의 상부칩을 적층할 때, 여러개의 상부칩중 제1상부칩의 본딩패드는 그 간격이 매우 좁은 파인 피치(fine pitch)를 이루고 있고, 제2상부칩의 본딩패드는 그 간격이 넓은 브로드 피치(broad pitch)를 이루고 있는 경우, 제1상부칩은 범프를 매개로 하부칩 위에 용이하게 적층 가능하지만, 제2상부칩은 본딩패드가 브로드 피치를 이루고 있기 때문에 하부칩 위에 적층하는데 어려움이 있다.However, when stacking a plurality of upper chips in a state where bumps are formed in a fine pitch on the lower chip, the bonding pads of the first upper chip among the plurality of upper chips have a fine pitch of very narrow intervals. When the bonding pad of the second upper chip has a broad pitch, the first upper chip can be easily stacked on the lower chip through bumps, but the second upper chip Since the bonding pad has a broad pitch, it is difficult to stack on the lower chip.

이에, 하부칩 위에 적층되는 제1 및 제2상부칩 등의 본딩패드를 모두 파인 피치로 맞추어서 구비해야 하는 문제점이 있는 바, 이는 칩 설계를 다시해야 하는 등 여러가지 공정상 번거로움을 야기시키는 동시에 제조 비용 상승의 원인이 되고 있다.Therefore, there is a problem in that bonding pads, such as the first and second upper chips stacked on the lower chip, have to be aligned at a fine pitch, which causes inconvenience in various processes, such as the need to redesign the chip. It is causing the cost increase.

또한, 하부칩 위에 적층되는 제1상부칩의 두께가 얇고, 제2상부칩의 두께가 두꺼운 경우, 제2상부칩의 높이를 기준으로 몰딩수지에 의한 몰딩이 이루어짐에 따라, 전체적인 반도체 패키지의 두께가 증가하는 단점이 있었다.
In addition, when the thickness of the first upper chip stacked on the lower chip is thin and the thickness of the second upper chip is thick, molding of the molding resin is performed based on the height of the second upper chip, thereby the overall thickness of the semiconductor package. There was a downside to increasing.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 하부칩에 형성되는 다수의 범프를 파인 피치로 형성되는 범프와, 브로드 피치로 형성되는 범프로 구성하는 동시에 서로 다른 높이로 형성함으로써, 파인 피치 또는 브로드 피치의 본딩패드를 갖거나 서로 다른 두께를 갖는 등 어떠한 종류의 상부칩이라 할지라도 모두 하부칩 위에 용이하게 적층시킬 수 있도록 한 칩 적층형 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been made in order to solve the above problems, by forming a plurality of bumps formed on the lower chip to a bump formed of a fine pitch, and a bump formed of a broad pitch, and at the same height to form different, It is an object of the present invention to provide a chip stacked semiconductor device and a method of manufacturing the same, in which any type of upper chip, such as having a pitch pad or a broad pitch bonding pad or having different thicknesses, can be easily stacked on the lower chip. .

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 하부칩 위에 다수의 범프를 형성하되, 파인 피치의 본딩패드를 갖는 상부칩이 적층되는 하부칩의 일부 영역에는 파인 피치의 제1범프를 형성하고, 브로드 피치의 본딩패드를 갖는 상부칩이 적층되는 하부칩의 다른 일부 영역에는 브로드 피치의 제2범프를 형성하여서 된 것을 특징으로 하는 반도체 장치를 제공한다.An embodiment of the present invention for achieving the above object is: forming a plurality of bumps on the lower chip, the first bump of the fine pitch in a portion of the lower chip is stacked with the upper chip having a fine pitch bonding pad And a second bump of broad pitch is formed in another partial region of the lower chip on which the upper chip having a broad pitch bonding pad is stacked.

본 발명의 바람직한 구현예로서, 상기 다수의 범프중 파인 피치로 형성된 제1범프와, 브로드 피치로 형성된 제2범프는 서로 다른 높이로 형성되는 것을 특징으로 한다.In a preferred embodiment of the present invention, the first bump formed of a fine pitch and the second bump formed of a broad pitch of the plurality of bumps is characterized in that formed at different heights.

바람직하게는, 상기 제1범프는 하부칩의 본딩패드에 소정 높이로 도금된 카파필러와, 이 카파필러 위에 도금된 솔더로 구성되고, 상기 제2범프는 하부칩의 본딩패드에 솔더 도금으로 형성되는 솔더 범프로 채택된 것을 특징으로 한다.Preferably, the first bump is formed of a kappa filler plated on the bonding pad of the lower chip to a predetermined height, and the solder is plated on the kappa filler, and the second bump is formed of solder plating on the bonding pad of the lower chip. It is characterized by being adopted as a solder bump.

더욱 바람직하게는, 상기 하부칩의 사방 테두리에는 제1 및 제2범프 형성시 언더필 재료 차단용 댐 역할을 하는 버퍼 범퍼가 동시에 형성된 것을 특징으로 한다.More preferably, a buffer bumper that serves as a dam for blocking the underfill material when the first and second bumps are formed on the four edges of the lower chip is formed at the same time.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 하부 칩의 상면에 걸쳐 스퍼터링에 의한 도전층을 형성하고, 그 위에 제1포토레지스트를 코팅하는 단계와; 제1포토레지스트의 일부를 노광 및 디벨롭하여, 파인 피치의 제1범프를 형성하기 위한 다수의 제1홈을 형성하는 단계와; 도전층에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제1홈내에 제1범프가 형성되는 단계와; 상기 제1범프를 커버하면서 제1포토레지스트 위에 제2포토레지스트를 코팅하는 단계와; 제1 및 제2포토레지스트의 다른 일부를 노광 및 디벨롭하여, 브로드 피치의 제2범프를 형성하기 위한 다수의 제2홈을 형성하는 단계와; 도전층에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제2홈내에 제2범프가 형성되는 단계와; 제1 및 제2포토레지스트를 제거한 후, 독립적으로 도전 가능한 제1 및 제2범프가 되도록 하부칩의 상면을 통해 노출된 도전층을 에칭 공정을 통해 제거하는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.Another embodiment of the present invention for achieving the above object comprises: forming a conductive layer by sputtering over the upper surface of the lower chip, and coating a first photoresist thereon; Exposing and developing a portion of the first photoresist to form a plurality of first grooves for forming a first bump of fine pitch; Performing a plating process while applying a current to the conductive layer to form first bumps in the plurality of first grooves; Coating a second photoresist on the first photoresist while covering the first bumps; Exposing and developing other portions of the first and second photoresist to form a plurality of second grooves for forming second bumps of broad pitch; Performing a plating process while applying a current to the conductive layer to form second bumps in the plurality of second grooves; Removing the first and second photoresist, and then removing the conductive layer exposed through the upper surface of the lower chip through an etching process so as to be independently conductive first and second bumps; It provides a semiconductor device manufacturing method comprising a.

바람직하게는, 상기 제1범프 및 제2범프를 하부칩에 도금된 소정 높이의 카파필러와, 이 카파필러의 상면에 도금된 솔더로 구성하는 경우, 제1범프에 비하여 제2범프의 높이가 더 높게 형성되는 것을 특징으로 한다.Preferably, when the first bump and the second bump are composed of a capac filler having a predetermined height plated on a lower chip and a solder plated on the upper surface of the capac filler, the height of the second bump is higher than that of the first bump. It is characterized in that it is formed higher.

더욱 바람직하게는, 상기 제1범프를 하부칩에 도금된 소정 높이의 카파필러와 이 카파필러의 상면에 도금된 솔더로 구성하고, 제2범프를 솔더만으로 도금한 경우, 에칭 공정후 진행되는 리플로우 공정에 의하여 제2범프가 구형의 솔더범프가 되면서 제1범프보다 낮은 높이로 형성되는 것을 특징으로 한다.
More preferably, when the first bump is composed of a capacillar having a predetermined height plated on a lower chip and a solder plated on the upper surface of the capacifier, and the second bump is plated with solder only, the ripple proceeds after the etching process. The second bump is formed into a spherical solder bump by the low process, characterized in that formed in a lower height than the first bump.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above problem solving means, the present invention provides the following effects.

본 발명에 따르면, 하부칩의 동일 평면상에 범프를 매개로 다수개의 서로 다른 상부칩을 적층함에 있어서, 하부칩의 일부 영역에 파인 피치의 범프를 형성하고, 다른 일부 영역에 브로드 피치의 범프를 형성함에 따라, 파인 피치 및 브로드 피치의 본딩패드를 갖는 상부칩들을 모두 용이하게 적층시킬 수 있다.According to the present invention, in stacking a plurality of different upper chips through bumps on the same plane of the lower chip, a fine pitch bump is formed in a portion of the lower chip, and a broad pitch bump is formed in the other partial region. By forming, the upper chips having the fine pitch and the broad pitch bonding pads can be easily stacked.

또한, 파인 피치의 범프 및 브로드 피치의 범프들의 높이를 서로 다르게 형성하여, 하부칩 위에 범프를 매개로 적층되는 상부칩의 높이를 동일한 수준으로 조절할 수 있다.In addition, the height of the bumps of the fine pitch and the bumps of the broad pitch are formed differently, it is possible to adjust the height of the upper chip stacked via the bump on the lower chip to the same level.

즉, 두께가 두꺼운 상부칩은 낮은 높이의 범프에 부착하는 동시에 두께가 얇은 상부칩은 높은 높이의 범프에 부착하여, 상부칩들의 높이를 동일한 수준으로 조절할 수 있고, 전체적인 반도체 패키지의 두께를 줄일 수 있는 장점이 있다.
That is, the thick upper chip is attached to the bump of low height, while the thin upper chip is attached to the bump of high height, so that the height of the upper chips can be adjusted to the same level, and the overall thickness of the semiconductor package can be reduced. There is an advantage.

도 1은 본 발명의 제1실시예에 따른 반도체 장치를 나타내는 개략적 단면도,
도 2는 본 발명의 제1시예에 따른 반도체 장치 제조 방법을 순서대로 나타낸 단면도,
도 3은 본 발명의 제2실시예에 따른 반도체 장치를 나타내는 개략적 단면도,
도 4는 본 발명의 제2시예에 따른 반도체 장치 제조 방법을 순서대로 나타낸 단면도.1 is a schematic cross-sectional view showing a semiconductor device according to a first embodiment of the present invention;
2 is a cross-sectional view sequentially illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention;
3 is a schematic cross-sectional view showing a semiconductor device according to a second embodiment of the present invention;
4 is a cross-sectional view sequentially illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 하부칩의 동일 평면상에 다수개의 상부칩들(메모리 칩, 로직 칩, 수동소자 등)을 범프를 매개로 적층함에 있어서, 하부칩의 일부 영역에는 파인 피치의 범프를 형성하고, 다른 일부 영역에는 브로드 피치의 범프를 형성하여, 어떠한 종류의 상부칩이라도 용이하게 적층시킬 수 있는 점, 그리고 파인 피치의 범프 및 브로드 피치의 범프들의 높이를 서로 다르게 형성하여, 상부칩의 두께에 관계없이 상부칩 들의 높이를 동일한 수준으로 조절할 수 있도록 한 점 등에 주안점이 있다.According to the present invention, when a plurality of upper chips (memory chip, logic chip, passive element, etc.) are stacked via bumps on the same plane of a lower chip, a fine pitch bump is formed in a portion of the lower chip, and the other Broad pitch bumps are formed in some areas to facilitate stacking of any type of top chip, and fine pitch and broad pitch bumps are formed differently, regardless of the thickness of the top chip. The main focus is on adjusting the height of the upper chips to the same level.

이를 위한 본 발명의 제1실시예에 따른 반도체 장치 및 그 제조 방법을 첨부한 도 1 및 도 2를 참조로 설명하면 다음과 같다.A semiconductor device and a method of manufacturing the same according to the first embodiment of the present invention will be described with reference to FIGS. 1 and 2 as follows.

먼저, 하부칩(10)의 상면에 걸쳐 범프 형성을 위한 도전층(43)을 스퍼터링 공정을 통해 형성하고, 그 위에 제1포토레지스트(41)를 코팅한다.First, a conductive layer 43 for bump formation is formed over the upper surface of the lower chip 10 through a sputtering process, and the first photoresist 41 is coated thereon.

이어서, 상기 제1포토레지스트(41)의 일부 영역 즉, 파인 피치를 이루는 제1범프(11)를 형성하기 위한 영역을 노광 및 디벨롭하여, 파인 피치의 제1범프를 형성하기 위한 다수의 제1홈(44)을 형성하는 바, 제1홈(44)의 바닥을 통해 도전층(43)이 노출된 상태가 되고, 도전층(43)의 밑에는 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인이 위치될 수 있다.Subsequently, a plurality of agents for forming a first bump of fine pitch are exposed and developed by exposing and developing a part of the first photoresist 41, that is, an area for forming the first bump 11 having a fine pitch. As the first groove 44 is formed, the conductive layer 43 is exposed through the bottom of the first groove 44, and a bonding pad or lower portion of the lower chip 10 is disposed below the conductive layer 43. A redistribution line may be located that extends conductively from the bonding pad of the chip 10.

다음으로, 제1홈(44)을 통해 노출된 도전층(43)의 상면 즉, 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 위에 제1범프(11)를 형성하기 위한 전기도금 공정이 진행된다.Next, an upper surface of the conductive layer 43 exposed through the first grooves 44, that is, on the redistribution line conductively extending from the bonding pad of the lower chip 10 or the bonding pad of the lower chip 10. An electroplating process for forming one bump 11 is in progress.

즉, 금속이온을 함유한 용액에 넣어진 상태에서 도전층(43)에 전류를 통하게 하면, 금속이온이 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 상에 석출되면서 소정 단면적 및 높이를 갖는 제1범프(11)가 제1홈(44)내에 채워지며 형성된다.That is, when the current flows through the conductive layer 43 in the state containing the metal ions, the metal ions are conductively extended from the bonding pads of the lower chip 10 or the bonding pads of the lower chip 10. A first bump 11 having a predetermined cross-sectional area and a height is deposited and filled in the first groove 44 while being deposited on the redistribution line.

이때, 상기 제1범프(11)는 금속 재질중 구리 또는 니켈 재질로 된 카파 필러(13)와 솔더(14)가 적층된 구조로 형성되는 바, 1차 도금에 의하여 일단 제1홈(44)내에 카파 필러(13: copper filler)가 형성되고, 연속적인 2차 도금에 의하여 상대부품(상부칩 또는 마더보드 등)과의 접합이 용이하게 이루어지도록 한 전도성 솔더(14)가 카파 필러(13)의 상면에 석출되며 형성된다.In this case, the first bump 11 is formed of a structure in which a kappa filler 13 made of copper or nickel and a solder 14 are stacked, and the first groove 44 is first formed by primary plating. A kappa filler 13 is formed in the conductive filler 14, and a conductive solder 14 having a kappa filler 13 so as to be easily bonded to a counterpart (an upper chip or a motherboard) by continuous secondary plating is provided. Precipitates and forms on the upper surface.

이렇게 함으로써, 하부칩(10)의 일부 영역에 카파 필러(13) 및 솔더(14)로 이루어진 제1범프(11)가 파인 피치를 이루며 먼저 형성된다.In this way, the first bump 11 made of the kappa filler 13 and the solder 14 is formed in a partial pitch of the lower chip 10 to form a fine pitch first.

다음으로, 상기 제2범프(12)를 형성하기 위하여, 제1범프(11)를 커버하면서 제1포토레지스트(41) 위에 얇은 두께의 제2포토레지스트(42)를 코팅하는 단계가 진행된다.Next, in order to form the second bump 12, a step of coating a second photoresist 42 having a thin thickness on the first photoresist 41 while covering the first bump 11 is performed.

이때, 제1포토레지스트(41)를 아예 제거하고, 제1범프(11)를 커버할 수 있는 두께를 갖는 새로운 제2포토레지스트(42)를 코팅하여도 무방하다.At this time, the first photoresist 41 may be removed at all, and a new second photoresist 42 having a thickness capable of covering the first bumps 11 may be coated.

이어서, 상기 제1 및 제2포토레지스트(41,42)의 다른 일부 영역을 노광 및 디벨롭하여, 브로드 피치의 제2범프를 형성하기 위한 다수의 제2홈(45)을 형성하는 바, 제1홈(44)을 형성할 때와 마찬가지로 제2홈(45)의 바닥을 통해 도전층(43)이 노출된 상태가 되고, 도전층(43)의 밑에는 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인이 위치될 수 있다.Subsequently, other partial regions of the first and second photoresists 41 and 42 are exposed and developed to form a plurality of second grooves 45 for forming a second bump of broad pitch. As in the case of forming the first groove 44, the conductive layer 43 is exposed through the bottom of the second groove 45, and the bonding pad of the lower chip 10 is disposed below the conductive layer 43. A redistribution line may be positioned to extend from the bonding pad of the lower chip 10.

물론, 제2범프(12)를 형성하기 위한 제2홈(45)들의 간격은 제1홈(44)의 간격에 비하여 넓게 형성되고, 또한 제2홈(45)은 제1 및 제2포토레지스트(41,42)가 겹쳐진 상태에서 형성됨에 따라 제1홈(44)에 비하여 더 깊게 형성된다.Of course, the spacing of the second grooves 45 for forming the second bump 12 is wider than the spacing of the first grooves 44, and the second grooves 45 are formed of the first and second photoresists. As the 41 and 42 are formed in an overlapped state, they are formed deeper than the first grooves 44.

다음으로, 제2홈(45)을 통해 노출된 도전층(43)의 상면 즉, 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 위에 제2범프(12)를 형성하기 위한 전기도금 공정이 진행된다.Next, the first surface of the conductive layer 43 exposed through the second groove 45, that is, on the redistribution line extending from the bonding pad of the lower chip 10 or the bonding pad of the lower chip 10 so as to be conductive. The electroplating process for forming the two bumps 12 is in progress.

즉, 제1범프를 형성하는 도금 공정과 마찬가지로, 금속이온을 함유한 용액에 넣어진 상태에서 도전층(43)에 전류를 통하게 하면, 금속이온이 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 상에 석출되면서 소정 단면적 및 높이를 갖는 제2범프(12)가 제2홈(45)내에 채워지며 형성된다.That is, as in the plating process for forming the first bumps, when the current flows through the conductive layer 43 in the state containing the metal ions, the metal ions are bonded to the bonding pads or lower chips of the lower chip 10 ( A second bump 12 having a predetermined cross-sectional area and a height is formed in the second groove 45 while being deposited on the redistribution line conductively extending from the bonding pad of 10).

이때, 상기 제2범프(12)도 카파 필러(13)와 솔더(14)가 적층된 구조로 형성되는 바, 1차 도금에 의하여 일단 제2홈(45)내에 카파 필러(13: copper filler)가 형성되고, 연속적인 2차 도금에 의하여 상대부품(상부칩 또는 마더보드 등)과의 접합이 용이하게 이루어지도록 한 전도성 솔더(14)가 카파 필러(13)의 상면에 석출되며 형성된다.In this case, the second bump 12 also has a structure in which the kappa filler 13 and the solder 14 are laminated, and the kappa filler 13 (copper filler 13) is once inside the second groove 45 by primary plating. Is formed, and the conductive solder 14 is formed on the upper surface of the kappa filler 13 to facilitate the joining of the counterpart component (upper chip or motherboard, etc.) by continuous secondary plating.

이렇게 함으로써, 하부칩(10)의 다른 일부 영역에 카파 필러(13) 및 솔더(14)로 이루어진 제2범프(11)가 브로드 피치를 이루며 형성된다.In this way, the second bump 11 made of the kappa filler 13 and the solder 14 is formed at a broad pitch in another part of the lower chip 10.

다음으로, 상기 제1 및 제2포토레지스트(41,42)를 제거한 후, 하부칩(10)의 상면을 통해 노출된 도전층(43)을 에칭 공정을 통해 제거해줌으로써, 독립적으로 도전 가능한 제1 및 제2범프(11,12)로 완성된다. Next, after the first and second photoresists 41 and 42 are removed, the conductive layer 43 exposed through the upper surface of the lower chip 10 is removed through an etching process, thereby independently conducting first first And second bumps 11 and 12.

이와 같은 제1실시예에 따른 반도체 장치를 보면, 상기 제1범프(11) 및 제2범프(12)가 하부칩(10)에 도금된 소정 높이의 카파필러(13)와, 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성되는 바, 제1포토레지스트(44)의 제1홈(41)의 깊이로 형성된 제1범프(11)에 비하여 제1 및 제2포토레지스트(44,45)의 제2홈(42)의 깊이로 형성된 제2범프(12)의 높이가 더 높게 형성된다.Referring to the semiconductor device according to the first embodiment, the first bump 11 and the second bump 12 have a kappa filler 13 having a predetermined height plated on the lower chip 10, and the kappa filler ( 13 and the first and second photoresist (composed of a solder 14 plated on the upper surface of the first photoresist 44), as compared to the first bumps 11 formed at the depth of the first grooves 41 of the first photoresist 44. The height of the second bump 12 formed to the depth of the second groove 42 of the 44, 45 is formed higher.

한편, 상기 제1범프(11)의 형성 공정중, 제1포토레지스트(44)의 사방 테두리 영역에 별도의 홈을 더 형성하여, 하부칩(10)의 사방 테두리 영역(본딩패드 또는 재배선 라인이 없는 영역)이 노출되도록 한 후, 그 노출 부분에 제1범프(11)를 구성하는 카파필러 또는 솔더 재질로 된 버퍼 범프(15)를 전기 도금에 의하여 더 형성시킬 수 있다.Meanwhile, during the process of forming the first bumps 11, an additional groove is further formed in all four edge regions of the first photoresist 44 to form four different edge regions (bonding pads or redistribution lines) of the lower chip 10. After the exposed portions), the buffer bumps 15 made of kappa filler or solder constituting the first bumps 11 may be further formed by electroplating.

이렇게 완성된 본 발명의 제1실시예에 따른 반도체 장치의 칩 적층 구조를 보면, 하부칩(10)의 제1범프(11)에 파인 피치의 본딩패드(22) 또는 관통 실리콘 비아(미도시됨)를 갖는 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 제2범프(12)에 브로드 피치의 본딩패드(32) 또는 관통 실리콘 비아(TSV: Through Silicon Via)를 갖는 상부칩(30)을 도전 가능하게 용이하게 적층시킬 수 있다.When the chip stack structure of the semiconductor device according to the first exemplary embodiment of the present invention is completed as described above, a bonding pad 22 having a fine pitch or a through silicon via (not shown) is formed on the first bump 11 of the lower chip 10. The upper chip (20) having a top layer (20) conductively stacked, and having an upper bonding pad (32) or through silicon via (TSV) on the second bump (12) of the lower chip (10). The chip 30 can be easily stacked in a conductive manner.

또한, 상기 하부칩(10)의 낮은 높이를 갖는 제1범프(11)에 두께가 두꺼운 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 높은 높이를 갖는 제2범프(12)에 두께가 얇은 상부칩(30)을 도전 가능하게 적층시킴에 따라, 각 상부칩(20,30)의 높이를 동일 수준으로 유지시킬 수 있어, 반도체 칩의 적층 높이를 최소화시킬 수 있다.In addition, the upper chip 20 having a thick thickness is conductively stacked on the first bump 11 having the low height of the lower chip 10, and the second bump 12 having the high height of the lower chip 10. By stacking the thin upper chip 30 in a conductive manner, the height of each upper chip 20 and 30 can be maintained at the same level, thereby minimizing the stack height of the semiconductor chip.

한편, 상기 하부칩(10) 위에 상부칩(20,30)들이 적층된 상태에서, 그 사이 공간에 각 범프(11,12)들을 견고하게 잡아주는 동시에 각 범프(11,12)들간의 절연을 위하여 언더필 재료(46)가 충진되는 바, 언더필 재료의 충진 공정시 유동성을 갖는 언더필 재료(46)가 외부방향으로 흐르는 것을 버퍼 범프(15)에서 용이하게 차단해줌에 따라, 하부칩(10)의 외부쪽 표면이 언더필 재료에 의하여 오염되는 것을 용이하게 방지할 수 있다.Meanwhile, in the state where the upper chips 20 and 30 are stacked on the lower chip 10, each bump 11 and 12 is firmly held in the space therebetween, and at the same time, insulation between the bumps 11 and 12 is prevented. The underfill material 46 is filled in order to prevent the underfill material 46 having fluidity during the filling process of the underfill material from flowing outward in the buffer bump 15. It is easy to prevent the outer surface from being contaminated by the underfill material.

여기서, 본 발명의 제2실시예에 따른 반도체 장치 및 그 제조 방법을 첨부한 도 3 및 도 4를 참조로 설명하면 다음과 같다.Herein, a semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to FIGS. 3 and 4.

본 발명의 제2실시예에 따른 반도체 장치는 제1실시예와 동일한 구조로 제조되며, 단지 제1범프(11)와 제2범프(12)를 서로 다른 재질의 것으로 형성한 점에 차이가 있다.The semiconductor device according to the second embodiment of the present invention is manufactured in the same structure as the first embodiment, and there is a difference in that only the first bump 11 and the second bump 12 are formed of different materials. .

즉, 상기 제1범프(11)를 하부칩(10)에 도금된 소정 높이의 카파필러(13)와 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성하고, 제2범프(12)를 솔더만으로 도금함으로써, 에칭 공정후 진행되는 리플로우(reflow) 공정에 의하여 제2범프(12)가 구형의 솔더 범프(15)가 되면서 제1범프(11)보다 낮은 높이로 형성된다.That is, the first bump 11 is composed of a kappa filler 13 having a predetermined height plated on the lower chip 10 and a solder 14 plated on the upper surface of the kappa filler 13, and the second bump ( By plating 12 only with solder, the second bump 12 becomes a spherical solder bump 15 by a reflow process performed after the etching process, and is formed at a height lower than that of the first bump 11.

물론, 제1실시예에서와 같이, 상기 제1범프(11)의 형성 공정중, 하부칩(10)의 사방 테두리 영역(본딩패드 또는 재배선 라인이 없는 영역)에 버퍼 범프(15)가 전기 도금에 의하여 더 형성된다.Of course, as in the first embodiment, during the process of forming the first bumps 11, the buffer bumps 15 are electrically connected to the four edge regions (the regions without the bonding pads or the redistribution lines) of the lower chip 10. It is further formed by plating.

본 발명의 제2실시예에 따른 반도체 장치의 칩 적층 구조를 보면, 제1실시예에서와 같이 하부칩(10)의 제1범프(11)에 파인 피치의 본딩패드(22) 또는 관통 실리콘 비아(미도시됨)를 갖는 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 제2범프(12)에 브로드 피치의 본딩패드(32) 또는 관통 실리콘 비아(TSV: Through Silicon Via)를 갖는 상부칩(30)을 도전 가능하게 용이하게 적층시킬 수 있다.In the chip stack structure of the semiconductor device according to the second embodiment of the present invention, as in the first embodiment, a fine pitch bonding pad 22 or a through silicon via is formed in the first bump 11 of the lower chip 10. The upper chip 20 having the (not shown) is stacked in a conductive manner, and the bonding pad 32 or the through silicon via (TSV) having a broad pitch is formed on the second bump 12 of the lower chip 10. It is possible to easily stack the upper chip 30 having the ().

이때, 상기 하부칩(10)의 높은 높이를 갖는 제1범프(11)에 두께가 얇은 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 낮은 높이를 갖는 제2범프(12)에 두께가 두꺼운 상부칩(30)을 도전 가능하게 적층시킴에 따라, 각 상부칩(20,30)의 높이를 동일 수준으로 유지시킬 수 있어, 반도체 칩의 적층 높이를 최소화시킬 수 있다.At this time, the upper chip 20 having a thin thickness is conductively stacked on the first bump 11 having the high height of the lower chip 10, and the second bump 12 having the low height of the lower chip 10. By stacking the thick upper chip 30 in a conductive manner, the height of each upper chip 20 and 30 can be maintained at the same level, thereby minimizing the stack height of the semiconductor chip.

마찬가지로, 상기 하부칩(10) 위에 상부칩(20,30)들이 적층된 상태에서, 그 사이 공간에 언더필 재료(46)가 충진될 때, 언더필 재료가 외부방향으로 흐르는 것을 버퍼 범프(15)에서 용이하게 차단해주어, 하부칩(10)의 외부쪽 표면이 언더필 재료에 의하여 오염되는 것을 용이하게 방지할 수 있다.
Similarly, in the state in which the upper chips 20 and 30 are stacked on the lower chip 10, when the underfill material 46 is filled in the space therebetween, the buffer bump 15 prevents the underfill material from flowing outwardly. By easily blocking, the outer surface of the lower chip 10 can be easily prevented from being contaminated by the underfill material.

10 : 하부칩 11 : 제1범프
12 : 제2범프 13 : 카파필러
14 : 솔더 15 : 솔더 범프
16 : 버퍼 범프 20 : 상부칩
22 : 본딩패드 30 : 상부칩
32 : 본딩패드 41 : 제1포토레지스트
42 : 제2포토레지스트 43 : 도전층
44 : 제1홈 45 : 제2홈
46 : 언더필 재료10: lower chip 11: the first bump
12: 2nd bump 13: kappa filler
14 Solder 15 Solder Bump
16: buffer bump 20: upper chip
22: bonding pad 30: the upper chip
32: bonding pad 41: first photoresist
42: second photoresist 43: conductive layer
44: first groove 45: second groove
46: Underfill Material

Claims (7)

하부칩(10) 위에 다수의 범프를 형성하되, 파인 피치의 본딩패드(22)를 갖는 상부칩(20)이 적층될 하부칩(10)의 일부 영역에는 파인 피치의 제1범프(11)를 형성하고, 브로드 피치의 본딩패드(32)를 갖는 상부칩(30)이 적층될 하부칩(10)의 다른 일부 영역에는 브로드 피치의 제2범프(12)를 형성하여서 된 것을 특징으로 하는 칩 적층형 반도체 장치.
A plurality of bumps may be formed on the lower chip 10, and the first bump 11 of the fine pitch may be formed in a portion of the lower chip 10 on which the upper chip 20 having the fine pitch bonding pads 22 is to be stacked. And forming a second bump 12 having a broad pitch in another part of the lower chip 10 on which the upper chip 30 having the broad pitch bonding pads 32 is to be stacked. Semiconductor device.
청구항 1에 있어서,
상기 다수의 범프중 파인 피치로 형성된 제1범프(11)와, 브로드 피치로 형성된 제2범프(12)는 서로 다른 높이로 형성되는 것을 특징으로 하는 칩 적층형 반도체 장치.
The method according to claim 1,
The first bump (11) formed of a fine pitch of the plurality of bumps and the second bump (12) formed of a broad pitch is a chip stacked semiconductor device, characterized in that formed at different heights.
청구항 1에 있어서,
상기 제1범프(11)는 하부칩(10)의 본딩패드에 소정 높이로 도금된 카파필러(13)와, 이 카파필러(13) 위에 도금된 솔더(14)로 구성되고, 상기 제2범프(12)는 하부칩(10)의 본딩패드에 솔더 도금으로 형성되는 솔더 범프(15)로 채택된 것을 특징으로 하는 칩 적층형 반도체 장치.
The method according to claim 1,
The first bump 11 includes a kappa filler 13 plated on a bonding pad of the lower chip 10 at a predetermined height, and a solder 14 plated on the kappa filler 13, and the second bump (12) is a chip stacked semiconductor device, characterized in that adopted as a solder bump (15) formed by solder plating on the bonding pad of the lower chip (10).
청구항 1에 있어서,
상기 하부칩(10)의 사방 테두리에는 제1 및 제2범프(11,12) 형성시 언더필 재료 차단용 댐 역할을 하는 버퍼 범퍼(16)가 동시에 형성된 것을 특징으로 하는 칩 적층형 반도체 장치.
The method according to claim 1,
The chip stacked semiconductor device, characterized in that the buffer bumper (16) which acts as a dam for blocking the underfill material when the first and second bumps (11, 12) are formed at the edges of the lower chip (10).
하부칩(10)의 상면에 걸쳐 스퍼터링에 의한 도전층(43)을 형성하고, 그 위에 제1포토레지스트(41)를 코팅하는 단계와;
제1포토레지스트(41)의 일부 영역을 노광 및 디벨롭하여, 파인 피치의 제1범프를 형성하기 위한 다수의 제1홈(44)을 형성하는 단계와;
도전층(43)에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제1홈(44)내에 제1범프(11)가 형성되는 단계와;
상기 제1범프(11)를 커버하면서 제1포토레지스트(41) 위에 제2포토레지스트(42)를 코팅하는 단계와;
제1 및 제2포토레지스트(41,42)의 다른 일부 영역을 노광 및 디벨롭하여, 브로드 피치의 제2범프를 형성하기 위한 다수의 제2홈(45)을 형성하는 단계와;
도전층(43)에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제2홈(45)내에 제2범프(12)가 형성되는 단계와;
제1 및 제2포토레지스트(41,42)를 제거한 후, 독립적으로 도전 가능한 제1 및 제2범프(11,12)가 되도록 하부칩(10)의 상면을 통해 노출된 도전층(43)을 에칭 공정을 통해 제거하는 단계;
를 포함하는 것을 특징으로 하는 칩 적층형 반도체 장치 제조 방법.
Forming a conductive layer 43 by sputtering over the upper surface of the lower chip 10, and coating the first photoresist 41 thereon;
Exposing and developing a portion of the first photoresist 41 to form a plurality of first grooves 44 for forming a first bump of fine pitch;
Performing a plating process while applying a current to the conductive layer 43 to form first bumps 11 in the plurality of first grooves 44;
Coating a second photoresist (42) on the first photoresist (41) while covering the first bump (11);
Exposing and developing other portions of the first and second photoresists (41, 42) to form a plurality of second grooves (45) for forming second bumps of broad pitch;
Performing a plating process while applying a current to the conductive layer 43 to form second bumps 12 in the plurality of second grooves 45;
After removing the first and second photoresists 41 and 42, the conductive layer 43 exposed through the upper surface of the lower chip 10 to be independently conductive first and second bumps 11 and 12 may be removed. Removing through an etching process;
Chip stacking semiconductor device manufacturing method comprising a.
청구항 5에 있어서,
상기 제1범프(11) 및 제2범프(12)를 하부칩(10)에 도금된 소정 높이의 카파필러(13)와, 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성하는 경우, 제1범프(11)에 비하여 제2범프(12)의 높이가 더 높게 형성되는 것을 특징으로 하는 칩 적층형 반도체 장치 제조 방법.
The method according to claim 5,
The first bump 11 and the second bump 12 are formed of a capacillar 13 having a predetermined height plated on the lower chip 10, and a solder 14 plated on the upper surface of the capacifier 13. In this case, the height of the second bump (12) is formed higher than the first bump (11), characterized in that the chip stacked semiconductor device manufacturing method.
청구항 5에 있어서,
상기 제1범프(11)를 하부칩(10)에 도금된 소정 높이의 카파필러(13)와 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성하고, 제2범프(12)를 솔더만으로 도금한 경우, 에칭 공정후 진행되는 리플로우 공정에 의하여 제2범프(12)가 구형의 솔더 범프(15)가 되면서 제1범프(11)보다 낮은 높이로 형성되는 것을 특징으로 하는 칩 적층형 반도체 장치 제조 방법.The method according to claim 5,
The first bump 11 includes a kappa filler 13 having a predetermined height plated on the lower chip 10 and a solder 14 plated on the upper surface of the kappa filler 13, and the second bump 12 is formed. Is plated with solder only, the second bump 12 becomes a spherical solder bump 15 by a reflow process that is performed after the etching process, characterized in that the chip is formed at a lower height than the first bump 11 Stacked semiconductor device manufacturing method.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180050737A (en) * 2015-12-21 2018-05-15 가부시키가이샤 무라타 세이사쿠쇼 Seismic wave device

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