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KR20120019208A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Publication number
KR20120019208A
KR20120019208A KR1020100082475A KR20100082475A KR20120019208A KR 20120019208 A KR20120019208 A KR 20120019208A KR 1020100082475 A KR1020100082475 A KR 1020100082475A KR 20100082475 A KR20100082475 A KR 20100082475A KR 20120019208 A KR20120019208 A KR 20120019208A
Authority
KR
South Korea
Prior art keywords
pattern
insulating layer
forming
trench
polysilicon
Prior art date
Application number
KR1020100082475A
Other languages
English (en)
Inventor
이종민
박재관
한지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100082475A priority Critical patent/KR20120019208A/ko
Priority to US13/190,032 priority patent/US8357605B2/en
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Abstract

비휘발성 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판을 제공하는 단계와, 상기 기판 상에 하부 구조 및 제1 폴리 실리콘 패턴을 포함하는 프리(pre) 적층 게이트 구조를 형성하는 단계와, 상기 프리 적층 게이트 구조를 덮는 절연층을 형성하는 단계와, 상기 제1 폴리 실리콘 패턴의 일부를 제거하여 상기 절연층에 트렌치를 형성하는 단계와, 상기 제1 폴리 실리콘 패턴 상에 위치하도록 상기 트렌치 내에 금속막 패턴을 형성하는 단계와, 상기 제1 폴리 실리콘 패턴과 상기 금속막 패턴을 제1 열처리하여 제1 금속 실리사이드 패턴을 형성하는 단계와, 상기 트렌치 내에 제2 폴리 실리콘 패턴을 형성하는 단계와, 상기 제2 폴리 실리콘 패턴과 상기 제1 금속 실리사이드 패턴을 제2 열처리하여 제2 금속 실리사이드 패턴을 형성하는 단계를 포함한다.

Description

비휘발성 메모리 장치의 제조 방법{Fabricating method of non volatile memory device}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 집적 회로 장치는 전원 공급이 차단될지라도 저장된 데이터를 유지할 수 있다. 따라서, 비휘발성 메모리 집적 회로 장치는 디지털 카메라, 휴대폰, PDA, MP3 플레이어 등의 정보 통신 장치에 널리 사용된다.
그런데, 정보 통신 장치의 다기능화 및 고기능화에 따라 비휘발성 반도체 집적 회로 장치의 대용량화 및 고집적화가 필수적으로 요구되고 있다. 이에 따라, 비휘발성 반도체 집적 회로 장치를 구성하는 메모리 셀 크기의 축소가 급속히 진행되고 있다. 메모리 셀 크기의 축소에 따라 워드 라인의 폭 또한 점점 감소하여 전기적인 저항이 증가한다. 워드 라인의 전기적인 저항이 증가하면, 독출 동작시 워드 라인의 RC 지연이 증가하여 선택된 셀의 정보를 독출하는데 소요되는 시간 소모 및 정보 분석력이 (One Shot 산포) 감소된다.
본 발명이 해결하려는 과제는 저항이 감소되어 RC 지연이 감소된 워드 라인을 포함하는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판을 제공하는 단계와, 상기 기판 상에 하부 구조 및 제1 폴리 실리콘 패턴을 포함하는 프리(pre) 적층 게이트 구조를 형성하는 단계와, 상기 프리 적층 게이트 구조를 덮는 절연층을 형성하는 단계와, 상기 제1 폴리 실리콘 패턴의 일부를 제거하여 상기 절연층에 트렌치를 형성하는 단계와, 상기 제1 폴리 실리콘 패턴 상에 위치하도록 상기 트렌치 내에 금속막 패턴을 형성하는 단계와, 상기 제1 폴리 실리콘 패턴과 상기 금속막 패턴을 제1 열처리하여 제1 금속 실리사이드 패턴을 형성하는 단계와, 상기 트렌치 내에 제2 폴리 실리콘 패턴을 형성하는 단계와, 상기 제2 폴리 실리콘 패턴과 상기 제1 금속 실리사이드 패턴을 제2 열처리하여 제2 금속 실리사이드 패턴을 형성하는 단계를 포함할 수 있다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판을 제공하는 단계와, 상기 기판 상에 하부 구조 및 제1 폴리 실리콘 패턴을 각각 포함하는 제1 및 제2 프리(pre) 적층 게이트 구조를 형성하는 단계와, 상기 제1 및 제2 프리 적층 게이트 구조를 덮는 제1 절연층을 형성하는 단계와, 상기 제1 폴리 실리콘 패턴의 일부를 제거하여 상기 제1 절연층에 트렌치를 형성하는 단계와, 상기 제1 폴리 실리콘 패턴 상에 위치하도록 상기 트렌치 내에 금속막 패턴을 형성하는 단계와, 상기 제1 폴리 실리콘 패턴과 상기 금속막 패턴을 제1 열처리하여 제1 금속 실리사이드 패턴을 형성하는 단계와, 상기 트렌치 내에 제2 폴리 실리콘 패턴을 형성하는 단계와, 상기 제2 폴리 실리콘 패턴과 상기 제1 금속 실리사이드 패턴을 제2 열처리하여 제2 금속 실리사이드 패턴을 형성하여 제1 및 제2 적층 게이트 구조를 형성하는 단계와, 상기 제1 및 제2 적층 게이트 구조 사이에 에어갭(air gap)을 형성하는 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따라 제조된 트랜지스터 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 블록도이다.
도 2는 도 1의 셀 어레이 영역의 회로도이다.
도 3은 도 1의 셀 어레이 영역의 레이아웃도이다.
도 4는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 I-I’를 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 단계를 나타낸 순서도이다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위해 제조 공정을 각 단계별로 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 I-I’를 따라 절단한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 단계를 나타낸 순서도이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위해 제조 공정을 각 단계별로 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 17을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
먼저, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치를 설명한다. 도 1은 본 발명의 실시예들에 따라 제조된 트랜지스터 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 블록도이고, 도 2는 도 1의 셀 어레이 영역의 회로도이고, 도 3은 도 1의 셀 어레이 영역의 레이아웃도이다.
도 1 내지 도 3을 참조하면, NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역(A)에는 다수의 셀 블록(BLK0~BLKl-1)이 반복하여 배열된다. 각 셀 블록(BLK0~BLKl-1)마다 다수의 활성 영역(AR)이 배열되고, 활성 영역(AR)과 수직하게 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)이 배열된다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 다수의 워드 라인(WL0~WLm-1) 배열된다. 그리고, 다수의 비트 라인(BL0~BLn-1)이 다수의 워드 라인(WL0~WLm-1)과 교차하도록 배열된다.
비트 라인(BL0~BLn-1)과 워드 라인(WL0~WLm-1)이 교차하는 영역에는 각각 메모리 셀 트랜지스터들(MC)이 정의되고, 비트 라인(BL0~BLn-1)과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 교차하는 영역에는 각각 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 정의된다. 스트링 선택 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC) 및 접지 선택 트랜지스터(GST)가 직렬로 연결되어 하나의 스트링(S)을 구성한다. 비트 라인(BL)별로 각 셀 블록(BLK0~BLKl-1)마다 형성된 스트링이 병렬로 연결된다. 즉, 각 스트링(S)의 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인(BL)과 연결된다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다.
주변 회로 영역(B)의 상, 하부에는 페이지 버퍼(P/B)가 좌우측에는 행 디코더(R/D) 등이 배열된다.
도 4는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 I-I’를 따라 절단한 단면도이다.
도 2 내지 도 4를 참조하면, 기판(100)에 형성된 얕은 트렌치 소자 분리 영역에 의해 셀 어레이 영역과 주변회로 영역이 정의되고, 셀 어레이 영역 내에는 다수의 활성 영역(AR)이 반복하여 배열된다. 여기서, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 등에서 선택된 어느 하나 이상의 반도체 재료로 이루어질 수 있는데 이에 한정되는 것은 아니다. 또한, SOI 기판을 사용할 수도 있다. 또한, 기판(100)에는 셀 어레이 영역과 주변 회로 영역에 형성되는 트랜지스터들의 특성이 최적화되도록 하기 위한 다수의 웰(미도시)이 형성되어 있을 수 있다. 예를 들어, 셀 어레이 영역에는 포켓형 p웰이 형성되고 주변 회로 영역에는 n 웰 및 p웰이 각각 형성되어 있을 수 있다.
셀 어레이 영역 상에는 다수의 적층 게이트 구조(10)가 형성될 수 있다. 여기서, 적층 게이트 구조(10)는 메모리 셀 트랜지스터(MC)의 게이트에 해당될 수 있다. 한편, 셀 어레이 영역 상에는 메모리 셀 트랜지스터(MC)이외에 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)가 형성될 수 있다. 한편, 주변 회로 영역 상에는 구동 트랜지스터(미도시)가 형성될 수 있다.
다수의 적층 게이트 구조(10) 각각은 하부 구조(200), 도전 패턴(319) 및 다마신 금속 실리사이드 패턴(321)이 순차적으로 적층된 구조를 갖는다. 여기서, 셀 어레이 영역에 형성되어 있는 도전 패턴(319) 및 다마신 금속 실리사이드 패턴(321)의 이중층은 일 방향으로 연장되어 있는 워드 라인(도 3의 WL0~WLm-1)에 해당된다.
적층 게이트 구조(10)의 하부 구조(200)는 제1 유전막 패턴(210), 전하 저장막 패턴(220), 제2 유전막 패턴(230)이 순차적으로 적층된 구조이다. 이때, 제2 유전막 패턴(230)에 의해 전하 저장막 패턴(24)과 도전 패턴(319) 및 다마신 금속 실리사이드 패턴(321)이 전기적으로 절연된다.
적층 게이트 구조(10)의 제1 유전막 패턴(210)은 전자의 터널링에 적합한 물질, 예를 들어, SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1 - xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다.
적층 게이트 구조(10)의 전하 저장막 패턴(220)은 제1 유전막 패턴(210)을 터널링한 전자들이 저장되는 영역이다. 형성하고자 하는 비휘발성 반도체 집적 회로가 플로팅 게이트형인 경우에는 전하 저장막 패턴(220)은 불순물이 도우프된 폴리 실리콘으로 이루어질 수 있다. 한편, 형성하고자 하는 비휘발성 반도체 집적 회로가 MONOS(Metal Oxide Nitride Oxide Semiconductor) 또는 SONOS(Silicon Oxide Nitride Oxide Semiconductor)와 같이 플로팅 트랩형인 경우에는 전하 저장막 패턴(220)은 전자의 트랩이 가능한 물질, 예컨대 SiN 등으로 이루어질 수 있다. 플로팅 트랩형이 경우에는 비도전성을 띄며, 도면에 도시되어 있는 것보다 낮게 형성될 수 있다. 즉, 전하 저장막 패턴(220)은 예를 들어, 실리콘 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
적층 게이트 구조(10)의 제2 유전막 패턴(230)은 게이트간 절연막으로 전하 저장막 패턴(220)에 저장된 전하가 도전 패턴(319) 및 다마신 금속 실리사이드 패턴(321)으로 이동하는 것을 차단한다. 제2 유전막 패턴(230)은 ONO(Oxide-Nitride-Oxide), SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1 - xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다.
도전 패턴(319)은 예를 들어, 폴리 실리콘 패턴일 수 있다. 도전 패턴(319)은 제2 유전막 패턴(230)과 다마신 금속 실리사이드 패턴(321)간의 접착력을 강화시킬 수 있다. 이에 의해, 비휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
다마신 금속 실리사이드 패턴(321)은 코발트 실리사이드, 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드 및 탄탈 실리사이드로 이루어지는 그룹에서 선택된 적어도 하나의 금속 실리사이드를 포함할 수 있다.
다음으로, 도 4 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 단계를 나타낸 순서도이고, 도 6 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위해 제조 공정을 각 단계별로 나타낸 도면이다. 설명의 편의상, 상기 도 4에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
먼저, 도 5 및 도 6을 참조하면, 기판(100)이 제공된다. 계속해서, 제공된 기판(100) 상에 하부 구조(200) 및 제1 폴리 실리콘 패턴(311)을 포함하는 프리(pre) 적층 게이트 구조(11)를 형성한다(S1010).
프리(pre) 적층 게이트 구조(11)는 하부 구조(200) 및 제1 폴리 실리콘 패턴(311)이 순차적으로 적층된 구조이다. 여기서 하부 구조(200)는 제1 유전막 패턴(210), 전하 저장막 패턴(220), 제2 유전막 패턴(230)이 순차적으로 적층된 구조이다.
하부 구조(200)는 먼저, 제1 유전막 패턴 형성용 물질을 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 기판(100) 상에 적층하여 제1 유전막 패턴 형성용 층(미도시)을 형성한다. 이때, 제1 유전막 패턴 형성용 물질은 예를 들어, HfxSi1 -xOy일 수 있으나, 이에 한정되는 것은 아니다.
계속해서, 전하 저장막 패턴 형성용 물질을 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 제1 유전막 패턴 형성용 층 상에 적층하여 전하 저장막 패턴 형성용 층(미도시)을 형성한다. 이때, 전하 저장막 패턴 형성용 물질은 예를 들어, 폴리 실리콘일 수 있으나, 이에 한정되는 것은 아니다.
계속해서, 제2 유전막 패턴 형성용 물질을 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 전하 저장막 패턴 형성용 층 상에 적층하여 제2 유전막 패턴 형성용 층(미도시)을 형성한다. 이때, 제2 유전막 패턴 형성용 물질은 예를 들어, ONO일 수 있으나, 이에 한정되는 것은 아니다.
계속해서, 폴리 실리콘 물질을 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 제2 유전막 패턴 형성용 층 상에 적층하여 제1 폴리 실리콘 층(미도시)을 형성한다.
계속해서, 제1 유전막 패턴 형성용 층, 전하 저장막 패턴 형성용 층, 제2 유전막 패턴 형성용 층 및 제1 폴리 실리콘 층을 일괄적으로 식각하는 사진 공정에 의해 하부 구조(200) 및 제1 폴리 실리콘 패턴(311)을 포함하는 프리(pre) 적층 게이트 구조(11)를 형성한다. 이러한 프리(pre) 적층 게이트 구조(11)는 셀 어레이 영역에 다수개가 되도록 형성될 수 있다.
계속해서, 불순물을 임플란트하여, 프리 적층 게이트 구조(11)에 의해 노출된 셀 어레이 영역에 정션 영역(미도시)을 형성할 수 있다.
한편, 도시되지는 않았지만 프리(pre) 적층 게이트 구조(11)의 측벽에 추가로 스페이서(미도시)를 형성할 수 있다. 구체적으로, 프리(pre) 적층 게이트 구조(11) 상에, 산화막 또는 질화막 같은 스페이서 형성용 물질을 도포하고, 이를 에치백(etch back)하여 스페이서를 형성할 수 있다.
계속해서, 도 5 및 도 7을 참조하면, 프리 적층 게이트 구조(11)를 덮는 절연층(130)을 형성한다(S1020). 절연층(130)은 무기 절연 물질 또는 유기 절연 물질일 수 있다. 예를 들어, 절연층(130)은 질화 실리콘(SiNx), 산화 실리콘(SiOx)과 같은 무기 절연 물질일 수 있다. 또는 상기 절연층(130)은 Novolak계 i-line 레지스트, PVP(Poly Vinyl Phenol)계 KrF 레지스트, PHS(Poly HydroxyStryene)계 KrF 레지스트, (Methyl)Acrylate계 ArF 레지스트, ACL(Amorphous Carbon Layer)과 같은 유기 절연 물질일 수 있다.
절연층(130)은 다음과 같이 형성될 수 있다. 프리 적층 게이트 구조(11)를 포함하는 기판(100) 상에 예를 들어, 산화 실리콘(SiOx)을 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정으로 적층한다. 이때, 산화 실리콘(SiOx)이 다수의 프리 적층 게이트 구조(11)를 덮도록 절연층(130)이 형성될 수 있다. 또한, 다수의 프리 적층 게이트 구조(11) 사이에 산화 실리콘(SiOx)이 채워지도록 절연층(130)이 형성될 수 있다.
계속해서, 프리 적층 게이트 구조(11)의 상면이 노출되도록 절연층(130)을 평탄화한다. 평탄화는 화학적 기계적 연마 공정(CMP; Chemical Mechanical Planarization) 또는 에치백(etch back) 공정을 이용할 수 있다. 이에 의해, 프리(pre) 적층 게이트 구조(11)의 제1 폴리 실리콘 패턴(311)의 상면이 외부로 노출될 수 있다.
계속해서, 도 5, 도 8 및 도 9를 참조하면, 프리(pre) 적층 게이트 구조(11)의 제1 폴리 실리콘 패턴(311)의 일부를 제거하여 절연층(130)에 트렌치(141)를 형성한다(S1030). 이때, 제1 폴리 실리콘 패턴(311)은 예를 들어, 건식 식각에 의해 제거될 수 있다. 이하에서, 도면 부호 ‘312’는 일부가 제거된 제1 폴리 실리콘 패턴을 나타낸다.
한편, 트렌치(141)는 셀 어레이 영역에서 프리(pre) 적층 게이트 구조(11)의 연장 방향과 나란한 방향으로 연장될 수 있다. 이때, 트렌치(141)의 측벽은 절연층(130)의 일부일 수 있고, 트렌치(141)의 저면은 제1 폴리 실리콘 패턴(312)의 일부일 수 있다. 트렌치(141)에는 이후의 공정에서 형성될 제2 금속 실리사이드 패턴이 형성된다. 제2 금속 실리사이드 패턴은 적층 게이트 구조(10)의 워드 라인을 이룬다.
도 8을 참조하면, 제1 폴리 실리콘 패턴(311)이 제거되어 형성된 트렌치(141)는 절연층(141)의 상면 방향으로 갈수록 좁아질 수 있다. 이에 의해, 후술할 공정에서 트렌치(141) 내에 채워질 제2 폴리 실리콘 패턴은 절연층(130)의 상면 방향으로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
또한, 이후의 공정에서 상기 제2 폴리 실리콘 패턴으로 형성되는 제2 금속 실리사이드 패턴도 절연층(130)의 상면 방향으로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
도 9를 참조하면, 이후에 트렌치(143) 내에 형성될 제2 금속 실리사이드 패턴(도 4의 ‘321’ 참조)의 면적을 증가시켜 워드 라인의 저항을 감소시키기 위하여 도 8의 트렌치(141)의 폭을 일부 변화시킬 수 있다. 즉, 도 8의 트렌치(141)의 측벽을 이루는 절연층(130)의 일부를 제거하여 도 9에 도시된 바와 같은 트렌치(143)를 형성한다. 도 9에 도시된 트렌치(143)는 절연층(130)의 상면 방향으로 갈수록 트렌치의 폭이 넓어지는 형상을 가질 수 있다. 구체적으로, 트렌치(143)의 저면부근의 폭(w1)보다 트렌치의 상부의 폭(w2)이 더 넓어진다. 설명의 편의상, 이하에서는 도 9에 도시된 트렌치(143)를 중심으로 설명한다.
이에 의해, 후술할 공정에서 트렌치(143) 내에 채워질 제2 폴리 실리콘 패턴(도 13의 ‘163’ 참조)은 절연층(130)의 상면 방향으로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 또한, 이후의 공정에서 상기 제2 폴리 실리콘 패턴(163)으로 형성되는 제2 금속 실리사이드 패턴(321)도 절연층(130)의 상면 방향으로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
한편, 도 9의 트렌치(143) 내에 형성될 제2 금속 실리사이드 패턴(321)은 도 8의 트렌치(141)내에 형성될 제2 금속 실리사이드 패턴에 비하여 넓은 폭을 갖기 때문에, 제2 금속 실리사이드 패턴(321)의 저항이 감소될 수 있다. 이에 따라, 제2 금속 실리사이드 패턴(321)은 적층 게이트 구조(10)의 워드 라인을 구성하므로, 워드 라인의 저항도 전체적으로 감소될 수 있다. 즉, 워드 라인의 RC-지연(RC-delay)를 감소시킬 수 있어 비휘발성 메모리 장치의 신뢰성이 개선될 수 있다.
계속해서, 도 5 및 도 10을 참조하면, 트렌치(143) 내에 금속막 패턴(151)을 형성한다(S1040). 이때, 금속막 패턴(151)은 상기 트렌치 내에 컨포말하게(conformally) 형성될 수 있다. 또한, 금속막 패턴(151)은 절연층(130)의 상면 상에도 형성될 수 있다. 즉, 금속막 패턴(151)은 도 9의 결과물 상에 전체적으로 컨포말하게(conformally) 형성될 수 있다.
금속막 패턴(151)이 상기 트렌치 내에 컨포말하게(conformally) 형성되므로, 트렌치(143)의 측벽 및 저면 상에도 금속막 패턴(151)이 형성될 수 있다. 즉, 트렌치(143)의 저면을 이루는 제1 폴리 실리콘 패턴(312) 상에 금속막 패턴(151)이 형성된다.
한편, 금속막 패턴(151)은 예를 들어, 화학 기상 증착 공정(Chemical Vapor Deposition, CVD) 또는 원자층 적층 공정(Atomic Layer Deposition, ALD)에 의해 형성될 수 있다. 금속막 패턴(151)은 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 티탄(Ti) 및 탄탈(Ta)로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있다.
계속해서, 도 5 및 도 11을 참조하면, 제1 폴리 실리콘 패턴(312)과 금속막 패턴(151)을 제1 열처리하여 제1 금속 실리사이드 패턴(323)을 형성한다(S1050). 제1 열처리는 예를 들어 질소 가스(N2) 분위기에서 500℃ 내지 600 ℃의 온도 조건에서 수행될 수 있다.
제1 열처리에 의해 제1 폴리 실리콘 패턴(312)에 포함된 폴리 실리콘과 금속막 패턴(151)에 포함된 금속 물질이 결합하여 제1 금속 실리사이드 패턴(323)이 형성된다. 이때, 상기 폴리 실리콘과 상기 금속 물질은 1:1로 결합될 수 있다. 예를 들어, 금속막 패턴(151)이 코발트(Co)를 포함할 경우, 상기 금속 물질은 코발트(Co)가 될 것이다. 한편, 상기 폴리 실리콘은 실리콘(Si)을 포함하므로, 제1 열처리에 의해 코발트(Co)와 실리콘(Si)이 결합하여, 제1 코발트 실리사이드(CoSi)가 형성될 수 있다. 이때, 코발트(Co)와 실리콘(Si)은 1:1의 양으로 결합된다.
한편, 금속막 패턴(151)이 코발트(Co), 몰리브덴(Mo), 티탄(Ti) 및 탄탈(Ta)로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함할 경우, 제1 금속 실리사이드 패턴(323)은 코발트 실리사이드(CoSi), 텅스텐 실리사이드(WSi), 몰리브덴 실리사이드(MoSi), 티탄 실리사이드(TiSi) 및 탄탈 실리사이드(TaSi)로 이루어지는 그룹에서 선택된 적어도 하나의 금속 실리사이드를 포함할 수 있다.
계속해서, 제1 열처리후, 제1 폴리 실리콘 패턴(312)의 폴리 실리콘과 결합되지 않은 금속막 패턴(151)의 일부는 제거된다. 예를 들어, 트렌치(143) 내의 측벽 상에 위치하는 금속막 패턴(151)과 절연층(130) 상에 위치하는 금속막 패턴(151)은 제거된다.
한편, 도면부호 ‘313’은 제1 폴리 실리콘 패턴 중에서 금속막 패턴의 금속 물질과 결합하지 않고 잔류하는 제1 폴리 실리콘 패턴(313)의 일부를 나타낸다.
계속해서, 도 5, 도 12 및 도 13을 참조하면, 도 11의 결과물 상에 폴리 실리콘층(161)을 형성한다. 구체적으로, 도 12에서와 같이 트렌치(143)를 채우도록 절연층(130) 상에 폴리 실리콘층(161)을 형성한다.
이후, 절연층(130)의 상면이 노출되도록 폴리 실리콘층(161)의 일부를 제거한다. 이때, 실리콘층(161)을 평탄화시키는 공정이 사용될 수 있다. 이에 의해, 트렌치(143) 내에 다마신 제2 폴리 실리콘 패턴(163)을 형성한다(S1060). 이때, 다수의 프리 적층 게이트 구조 간에 노드(node)가 분리되어, 각각의 프리 적층 게이트 구조가 절연될 수 있다. 여기서, 평탄화 공정은 화학적 기계적 연마 공정(CMP; Chemical Mechanical Planarization) 또는 에치백(etch back) 공정일 수 있으나, 이에 한정되는 것은 아니다.
계속해서, 도 4, 도 5 및 도 13을 참조하면, 제2 폴리 실리콘 패턴(163)과 제1 금속 실리사이드 패턴(323)을 제2 열처리하여 제2 금속 실리사이드 패턴(321)을 형성한다(S1070). 이때, 제1 폴리 실리콘 패턴(313)도 제1 금속 실리사이드 패턴(323)과 반응하여 제2 금속 실리사이드 패턴(321) 형성에 관여할 수 있다.
한편, 제2 열처리는 예를 들어 질소 가스(N2) 분위기에서 700℃ 내지 900 ℃의 온도 조건에서 수행될 수 있다.
제2 열처리에 의해 제1 및 제2 폴리 실리콘 패턴(313, 163)에 포함된 폴리 실리콘과 제1 금속 실리사이드 패턴(323)에 포함된 금속 실리사이드 물질이 결합하여 제2 금속 실리사이드 패턴(321)이 형성된다. 이때, 상기 폴리 실리콘과 상기 금속 실리사이드 물질은 1:1로 결합될 수 있다. 예를 들어, 제1 금속 실리사이드 패턴(323)이 제1 코발트 실리사이드(CoSi)를 포함할 경우, 상기 금속 실리사이드 물질은 제1 코발트 실리사이드(CoSi)가 될 것이다. 한편, 제1 및 제2 폴리 실리콘 패턴(313, 163)은 실리콘(Si)을 포함하므로, 제2 열처리에 의해 제1 코발트 실리사이드(CoSi)와 실리콘(Si)이 결합하여, 제2 코발트 실리사이드(CoSi2)가 형성될 수 있다. 이때, 제1 코발트 실리사이드(CoSi)와 실리콘(Si)은 1:1의 양으로 결합된다.
한편, 제1 금속 실리사이드 패턴(323)이 제1 코발트 실리사이드(CoSi), 제1 텅스텐 실리사이드(WSi), 제1 몰리브덴 실리사이드(MoSi), 제1 티탄 실리사이드(TiSi) 및 제1 탄탈 실리사이드(TaSi)로 이루어지는 그룹에서 선택된 적어도 하나의 금속 실리사이드를 포함할 경우, 제2 금속 실리사이드 패턴(321)은 제2 코발트 실리사이드(CoSi2), 제2 텅스텐 실리사이드(WSi2), 제2 몰리브덴 실리사이드(MoSi2), 제2 티탄 실리사이드(TiSi2) 및 제2 탄탈 실리사이드(TaSi2)로 이루어지는 그룹에서 선택된 적어도 하나의 금속 실리사이드를 포함할 수 있다.
한편, 제1 폴리 실리콘 패턴(313)의 일부는 제2 금속 실리사이드 패턴(321) 형성후 잔류하게 되어 도전 패턴(319)으로 형성된다. 즉, 도전 패턴(319)은 제2 금속 실리사이드 패턴(321)과 하부 구조(200) 사이에 위치하는 폴리 실리콘 막 패턴일 수 있다.
제2 금속 실리사이드 패턴(321)이 형성됨으로써, 제2 금속 실리사이드 패턴(321)과 도전 패턴(319)을 포함하는 워드 라인을 포함하는 다수의 적층 게이트 구조(10)가 형성된다. 상술한 바와 같이, 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치는 제2 금속 실리사이드 패턴(321)의 면적을 상대적을 넓게 형성할 수 있어, 워드 라인의 저항이 전체적으로 감소될 수 있다.
또한, 본 발명의 일 실시예에 의할 경우, 제2 금속 실리사이드 패턴(321)을 다마신(damascene) 구조로 형성함으로써, 제2 금속 실리사이드 패턴(321) 형성시 발생되는 넥킹(necking) 현상을 방지할 수 있다. 여기서, 넥킹 현상은 금속 실리사이드 패턴 형성시 금속 실리사이드 패턴의 일부 영역의 면적이 줄어드는 현상을 의미한다. 이에 따라, 넥킹 현상이 발생될 경우, 금속 실리사이드 패턴의 면적이 줄어들 수 있으므로, 금속 실리사이드 패턴의 저항이 증가될 수 있다. 그러나, 본 발명의 일 실시예에 의할 경우 상기의 넥킹 현상이 발생되지 아니하므로, 제2 금속 실리사이드 패턴(321)의 저항 증가를 방지할 수 있다.
결과적으로, 본 발명의 일 실시예에 의할 경우, 워드 라인의 저항을 전체적으로 감소시킬 수 있고, 이에 의해 워드 라인의 RC-지연(RC-delay)을 감소시킬 수 있으므로, 신뢰성이 개선된 비휘발성 메모리 장치를 제조할 수 있다.
다음으로, 도 3, 도 4 및 도 14 내지 도 17을 참조하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 도 14는 본 발명의 다른 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 I-I’를 따라 절단한 단면도이다. 도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 단계를 나타낸 순서도이고, 도 16 및 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위해 제조 공정을 각 단계별로 나타낸 도면이다. 설명의 편의상, 본 발명의 일 실시예에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 14를 참조하면, 본 발명의 다른 실시예에 따라 제조된 비휘발성 메모리 장치는 적층 게이트 구조(10-1, 10-2) 사이에 에어갭(air gap, 510)이 형성되어 있는 것을 제외하고, 도 4에 도시된 비휘발성 메모리 장치와 동일하다.
한편, 도면 부호 ‘10-1’ 및 ‘10-2’는 각각 셀 어레이 영역 내의 메모리 셀 트랜지스터들(MC)의 적층 게이트 구조로써, 설명의 편의상 ‘10-1’은 제1 적층 게이트 구조라 하고, ‘10-2’는 제2 적층 게이트 구조라 한다.
도 15에 나타낸 제조 공정 단계 중에서, S2010 내지 S2070 단계는 상술한 일 실시예의 단계 S1010 내지 S1070과 실질적으로 동일하므로 반복되는 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 도 4의 결과물에서 제1 적층 게이트 구조(10-1)와 제2 적층 게이트 구조(10-2) 사이에 위치하는 절연층(130)을 제거한다. 설명의 편의상 본 실시예에서는 상기 절연층(130)을 제1 절연층(130)이라 한다. 제1 절연층(130)은 건식 식각 공정에 의해 수행될 수 있다.
계속해서, 도 15 및 도 17을 참조하면, 제1 및 제2 적층 게이트 구조(10-1, 10-2)의 측벽 및 상면을 덮도록 제2 절연층 형성용 막(405)을 형성한다. 이때, 제2 절연층 형성용 막(405)은 제1 및 제2 적층 게이트 구조(10-1, 10-2)의 측벽 및 상면을 덮되, 제1 및 제2 적층 게이트 구조(10-1, 10-2) 사이의 공간(512)에는 제2 절연층 형성용 막(405)이 형성되지 않도록 한다. 즉, 제1 및 제2 적층 게이트 구조(10-1, 10-2) 사이의 일부 공간(512)에는 제2 절연층 형성용 막(405)이 형성되지 않는다. 다만, 제2 절연층 형성용 막(405)은 상기 공간(512)을 둘러쌀 수 있다. 상기 공간(512)은 최종적으로 에어갭(510)으로 형성된다.
한편, 제2 절연층 형성용 막(405)은 무기 절연 물질 또는 유기 절연 물질일 수 있다. 예를 들어, 절연층(130)은 질화 실리콘(SiNx), 산화 실리콘(SiOx)과 같은 무기 절연 물질일 수 있다. 또는 상기 절연층(130)은 Novolak계 i-line 레지스트, PVP(Poly Vinyl Phenol)계 KrF 레지스트, PHS(Poly HydroxyStryene)계 KrF 레지스트, (Methyl)Acrylate계 ArF 레지스트, ACL(Amorphous Carbon Layer)과 같은 유기 절연 물질일 수 있다.
계속해서, 도 14, 도 15 및 도 17을 참조하면, 제2 절연층 형성용 막(405)을 평탄화하여 제2 절연층(410)과 제1 및 제2 적층 게이트 구조(10-1, 10-2) 사이에 에어갭(510)을 형성한다(S2080). 여기서, 평탄화 공정은 화학적 기계적 연마 공정(CMP; Chemical Mechanical Planarization) 또는 에치백(etch back) 공정일 수 있으나, 이에 한정되는 것은 아니다.
제2 절연층(405)은 제1 및 제2 적층 게이트 구조(10-1, 10-2)의 측벽 및 상면을 덮도록 형성될 수 있다. 또한, 제2 절연층(405)은 제1 및 제2 적층 게이트 구조(10-1, 10-2) 사이의 일부 공간(512)에는 형성되지 않는다. 이때, 상기 공간(512)는 제1 및 제2 적층 게이트 구조(10-1, 10-2) 사이의 에어갭(510)이다. 한편, 제2 절연층(405)은 에어갭(510)을 둘러싸도록 형성된다.
본 발명의 다른 실시예에 따라 제조된 비휘발성 메모리 장치는 제2 금속 실리사이드 패턴(321)의 면적을 상대적을 넓게 형성할 수 있어, 워드 라인의 저항이 전체적으로 감소될 수 있다. 즉, 워드 라인의 RC-지연(RC-delay)를 감소시킬 수 있어, 신뢰성이 개선된 비휘발성 메모리 장치를 제조할 수 있다. 또한, 제1 및 제2 적층 게이트 구조(10-1, 10-2) 사이에 유전율이 상대적으로 낮은 에어갭(510)을 형성함으로써, 제1 및 제2 적층 게이트 구조(10-1, 10-2) 간의 기생 캐패시터(capacitor)가 발생되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 적층 게이트 구조 11: 프리 적층 게이트 구조
100: 기판 200: 하부 구조
210: 제1 유전막 패턴 220: 전하 저장막 패턴
230: 제2 유전막 패턴 311, 312, 313: 제1 폴리 실리콘 패턴
321: 제2 금속 실리사이드 패턴 323: 제2 금속 실리사이드 패턴
410: 제2 절연층 510: 에어갭

Claims (10)

  1. 기판을 제공하는 단계;
    상기 기판 상에 하부 구조 및 제1 폴리 실리콘 패턴을 포함하는 프리(pre) 적층 게이트 구조를 형성하는 단계;
    상기 프리 적층 게이트 구조를 덮는 절연층을 형성하는 단계;
    상기 제1 폴리 실리콘 패턴의 일부를 제거하여 상기 절연층에 트렌치를 형성하는 단계;
    상기 제1 폴리 실리콘 패턴 상에 위치하도록 상기 트렌치 내에 금속막 패턴을 형성하는 단계;
    상기 제1 폴리 실리콘 패턴과 상기 금속막 패턴을 제1 열처리하여 제1 금속 실리사이드 패턴을 형성하는 단계;
    상기 트렌치 내에 제2 폴리 실리콘 패턴을 형성하는 단계; 및
    상기 제2 폴리 실리콘 패턴과 상기 제1 금속 실리사이드 패턴을 제2 열처리하여 제2 금속 실리사이드 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 폴리 실리콘 패턴을 형성하는 단계는,
    상기 트렌치를 채우며 상기 절연층 상에 폴리 실리콘층을 형성하는 단계와,
    상기 절연층의 상면이 노출되도록 상기 폴리 실리콘층의 일부를 제거하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 트렌치의 폭이 상기 절연층의 상면으로 갈수록 넓어지도록 상기 절연층의 일부를 제거하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  4. 제3 항에 있어서,
    상기 제2 폴리 실리콘 패턴의 폭은 상기 절연층의 상면으로 갈수록 넓어지는 비휘발성 메모리 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 금속막 패턴은 상기 트렌치의 내벽, 상기 제1 폴리 실리콘 패턴 및 상기 절연층의 상에 컨포말하게(conformally) 형성되는 비휘발성 메모리 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 열처리후, 상기 절연층 및 상기 트렌치의 내벽 상에 잔류하는 상기 금속막 패턴을 제거하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 기판을 제공하는 단계;
    상기 기판 상에 하부 구조 및 제1 폴리 실리콘 패턴을 각각 포함하는 제1 및 제2 프리(pre) 적층 게이트 구조를 형성하는 단계;
    상기 제1 및 제2 프리 적층 게이트 구조를 덮는 제1 절연층을 형성하는 단계;
    상기 제1 폴리 실리콘 패턴의 일부를 제거하여 상기 제1 절연층에 트렌치를 형성하는 단계;
    상기 제1 폴리 실리콘 패턴 상에 위치하도록 상기 트렌치 내에 금속막 패턴을 형성하는 단계;
    상기 제1 폴리 실리콘 패턴과 상기 금속막 패턴을 제1 열처리하여 제1 금속 실리사이드 패턴을 형성하는 단계;
    상기 트렌치 내에 제2 폴리 실리콘 패턴을 형성하는 단계;
    상기 제2 폴리 실리콘 패턴과 상기 제1 금속 실리사이드 패턴을 제2 열처리하여 제2 금속 실리사이드 패턴을 형성하여 제1 및 제2 적층 게이트 구조를 형성하는 단계; 및
    상기 제1 및 제2 적층 게이트 구조 사이에 에어갭(air gap)을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 에어갭을 형성하는 단계는,
    상기 제1 및 제2 적층 게이트 구조 사이에 위치하는 상기 제1 절연층을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 절연층을 제거한 후, 상기 제1 및 제2 적층 게이트 구조의 측벽 및 상면을 덮도록 제2 절연층을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 절연층은 상기 제1 및 제2 적층 게이트 구조 사이의 공간중 일부의 공간에는 형성되지 않는 비휘발성 메모리 장치의 제조 방법.
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