KR20120019965A - 퓨즈회로 - Google Patents

Abstract

퓨즈회로는 테스트모드신호에 응답하여 순차적으로 인에이블되는 풀다운신호 및 풀업신호를 생성하고, 상기 테스트모드신호를 기설정된 구간만큼 지연시켜 퓨즈스크린신호를 생성하는 신호생성부와, 상기 퓨즈스크린신호의 인에이블구간에 응답하여 레벨 천이 여부가 결정되는 출력퓨즈신호를 생성하는 출력퓨즈신호생성부를 포함한다.

Description

퓨즈회로{FUSE CIRCUIT}

본 발명은 비정상적인 저항값을 가진 퓨즈를 검출할 수 있도록 한 퓨즈회로에 관한 것이다.

반도체 집적회로 제품은 그 제품의 모드 변경을 위하여 옵션처리방식을 사용한다. 기존의 옵션처리방식은 본딩 옵션, 메탈 옵션, 또는 퓨즈 옵션 등이 있다.

특히 퓨즈옵션은 반도체 메모리장치의 제조과정에서 발생된 비정상의 메모리 셀을 정상의 메모리 셀로 대치하는 경우와 반도체 메모리칩의 디자인을 변경하는 경우에 있어 널리 사용되고 있다. 퓨즈옵션은 레이저빔을 조사하거나 과도한 전류를 흘려서 퓨즈를 커팅하는 방식으로 구현되는데, 퓨즈옵션을 위한 적어도 하나의 퓨즈를 구비한 회로를 퓨즈회로라 한다.

한편, 퓨즈회로에 포함된 퓨즈가 비정상적인 저항값을 갖는 것은 제조공정에서 발생된 불량, 인접 퓨즈의 커팅 또는 HAST(Highly Accelerated Stress Test) 시 유입된 수분에 의해 퓨즈회로에 포함된 퓨즈가 비정상적인 저항값을 가질 수 있다. 퓨즈회로에 포함된 퓨즈가 비정상적인 저항값을 갖는 경우 퓨즈회로의 오동작이 유발될 수 있다. 따라서, 퓨즈회로에 포함된 퓨즈의 저항값을 스크린(screen)하여 퓨즈회로의 오동작을 유발하는 퓨즈를 사전에 검출하는 방안이 요구된다.

본 발명은 비정상적인 저항값을 가진 퓨즈를 검출할 수 있도록 한 퓨즈회로를 개시한다.

이를 위해 본 발명은 테스트모드신호에 응답하여 순차적으로 인에이블되는 풀다운신호 및 풀업신호를 생성하고, 상기 테스트모드신호를 기설정된 구간만큼 지연시켜 퓨즈스크린신호를 생성하는 신호생성부와, 상기 퓨즈스크린신호의 인에이블구간에 응답하여 레벨 천이 여부가 결정되는 출력퓨즈신호를 생성하는 출력퓨즈신호생성부를 포함하는 퓨즈회로를 제공한다.

도 1은 본 발명의 일 실시예에 따른 퓨즈회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 퓨즈회로에 포함된 신호생성부의 회로도이다.
도 3은 도 1에 도시된 퓨즈회로에 포함된 출력퓨즈신호생성부의 회로도이다.
도 4 및 도 5는 도 1에 도시된 퓨즈회로의 동작을 설명하기 위한 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 퓨즈회로의 구성을 도시한 블럭도이다.

도 1에 도시된 바와 같이, 본 실시예의 퓨즈회로는 신호생성부(1) 및 출력퓨즈신호생성부(2)를 포함한다.

신호생성부(1)는, 도 2에 도시된 바와 같이, 테스트모드신호처리부(10), 제1 논리부(11), 인버터(IV10) 및 제2 논리부(13)를 포함한다. 테스트모드신호처리부(10)는 테스트모드신호(TM)를 반전지연시키는 반전지연부(100)와, 테스트모드신호(TM) 및 반전지연부(100)의 출력신호를 입력받아 논리곱 연산을 수행하는 제3 논리부(101)를 포함한다. 제1 논리부(11)는 리셋신호(RSTB) 및 테스트모드신호처리부(10)의 출력신호를 입력받아 논리합 연산을 수행한다. 인버터(IV10)는 반전지연부(100)의 출력신호를 반전버퍼링하여 퓨즈스크린신호(FS)를 생성한다. 제2 논리부(13)는 반전지연부(100)의 출력신호 및 리셋펄스(RSTP)를 입력받아 논리곱 연산을 수행한다. 여기서, 리셋신호(RSTB)는 파워업구간이 종료되고 소정 구간 경과 후 로직하이레벨에서 로직로우레벨로 인에이블되는 신호이고, 리셋펄스(RSTP)는 파워업구간이 종료된 후 소정 구간 경과 후 입력되는 펄스를 포함한다.

이와 같은 구성의 신호생성부(1)는 리셋신호(RSTB)가 로직하이레벨로 디스에이블된 상태에서 로직하이레벨로 인에이블된 풀다운신호(PD)를 생성하고, 리셋펄스(RSTP)의 펄스가 입력되는 구간에서 로직로우레벨로 인에이블되는 풀업신호(PU)를 생성한다. 또한, 신호생성부(1)는 리셋신호(RSTB)가 로직로우레벨로 인에이블된 상태에서 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 반전지연부(100)의 지연구간동안 인에이블되는 풀다운신호(PD)를 생성한다. 또한, 신호생성부(1)는 테스트모드신호(TM)가 로직하이레벨로 인에이블된 후 반전지연부(100)의 지연구간이 경과된 시점에서부터 테스트모드신호(TM)의 인에이블구간만큼의 구간동안 로직로우레벨로 인에이블되는 풀업신호(PU)를 생성한다. 또한, 신호생성부(1)는 테스트모드신호(TM)를 반전지연부(100)의 지연구간만큼 반전지연시켜 퓨즈스크린신호(FS)를 생성한다.

출력퓨즈신호생성부(2)는, 도 3에 도시된 바와 같이, 구동부(20), 퓨즈검출부(21) 및 출력부(22)를 포함한다. 구동부(20)는 전원전압(VDD)과 노드(nd20) 사이에서 풀업신호(PU)에 응답하여 턴온되는 PMOS 트랜지스터(P20)와, 노드(nd20)와 노드(nd21) 사이에 연결된 퓨즈(F20)와, 노드(nd21)와 노드(nd22) 사이에서 풀업신호(PU)에 응답하여 턴온되는 PMOS 트랜지스터(P21)와, 노드(nd22)와 접지전압(VSS) 사이에서 풀다운신호(PD)에 응답하여 턴온되는 NMOS 트랜지스터(N20)를 포함한다.퓨즈검출부(21)는 노드(nd22)와 접지전압(VSS) 사이에서 퓨즈스크린신호(FS)에 응답하여 턴온되는 NMOS 트랜지스터(N21)를 포함한다. 출력부(22)는 노드(nd22)의 신호를 반전버퍼링하여 출력퓨즈신호(F_OUT)로 출력하는 인버터(IV20)와, 전원전압(VDD)과 노드(nd22) 사이에서 출력퓨즈신호(F_OUT)에 응답하여 턴온되는 PMOS 트랜지스터(P22)와, 노드(nd22)와 접지전압(VSS) 사이에서 출력퓨즈신호(F_OUT)에 응답하여 턴온되는 NMOS 트랜지스터(N22)를 포함한다.

이와 같은 구성의 출력퓨즈신호생성부(2)는 파워업구간이 종료된 후 노드(nd22)를 로직로우레벨로 구동하고, 테스트모드신호(TM)가 로직하이레벨로 인에이블된 구간에서 퓨즈스크린신호(FS) 및 풀업신호(PU)에 응답하여 레벨천이여부가 결정되는 출력퓨즈신호(F_OUT)를 생성한다.

이상 살펴본 본 실시예의 퓨즈회로의 동작을 살펴보되, 퓨즈(F20)가 커팅된 상태를 가정하여 살펴보면 다음과 같다. 도 4 및 도 5를 참고하여 테스트모드신호(TM)의 인에이블구간이 X인 경우와 Y인 경우로 나누어 살펴보면 다음과 같다.

도 4에 도시된 바와 같이, 파워업구간이 종료되고 소정 구간이 경과된 t10 시점에서 리셋신호(RSTB)는 로직로우레벨로 천이하고, 리셋펄스(RSTP)의 펄스가 입력된다. 따라서, 풀다운신호(PD)는 로직로우레벨로 디스에이블되고, 풀업신호(PU)는 리셋펄스(RSTP)의 펄스가 입력되는 구간(t10~t11)에서 로직로우레벨로 인에이블된다. 퓨즈(F20)는 커팅된 상태이므로, t10 이전에 로직하이레벨 인에이블된 풀다운신호(PD)에 의해 노드(nd22)는 로직로우레벨을 유지하고, 출력퓨즈신호(F_OUT)는 로직하이레벨을 유지한다.

이후, t12 시점에서 인에이블구간이 X로 설정된 테스트모드신호(TM)가 입력되면 반전지연부(100)의 지연구간이 경과된 t13 시점에서부터 X구간이 경과된 t15 시점까지 로직로우레벨로 인에이블된 풀업신호(PU)와, 로직하이레벨로 인에이블된 퓨즈스크린신호(FS)를 생성한다.

이때, 로직로우레벨로 인에이블된 풀업신호(PU)와, 로직하이레벨로 인에이블된 퓨즈스크린신호(FS)에 의해 PMOS 트랜지스터들(P20, P21) 및 NMOS 트랜지스터(N21)가 동시에 턴온되어 노드(nd22)의 레벨은 점차 상승한다. 테스트모드신호(TM)의 인에이블구간이 X로 충분히 확보되었으므로 노드(nd22)의 레벨은 로직하이레벨까지 상승하고, 출력퓨즈신호(F_OUT)는 로직로우레벨로 천이한다. 출력퓨즈신호(F_OUT)가 로직로우레벨로 출력되는 경우 퓨즈(F20)는 커팅되지 않은 상태로 인식된다.

한편, 도 5에 도시된 바와 같이, 테스트모드신호(TM)의 인에이블구간이 Y로 설정된 경우 노드(nd22)의 레벨은 로직하이레벨까지 상승하지 않으므로 출력퓨즈신호(F_OUT)는 로직하이레벨을 유지한다. 따라서, 퓨즈(F20)는 커팅된 상태로 인식된다.

이상 살펴본 바와 같이, 본 실시예의 퓨즈회로는 테스트모드신호(TM)의 인에이블구간을 조절하여 퓨즈가 커팅된 상태에서 출력퓨즈신호(F_OUT)의 레벨천이여부를 결정할 수 있다. 테스트모드신호(TM)의 인에이블구간에 따른 출력퓨즈신호(F_OUT)의 레벨천이시점은 퓨즈의 저항값에 의해 결정된다. 따라서, 정상적인 저항값을 갖는 퓨즈를 구비한 퓨즈회로에서 출력퓨즈신호(F_OUT)의 레벨을 천이시키는 테스트모드신호(TM)의 인에이블구간에 관한 정보를 토대로 비정상적인 저항값을 갖는 퓨즈를 검출할 수 있다.

1: 신호생성부 10: 테스트모드신호처리부
100: 반전지연부 2: 출력퓨즈신호생성부
20: 구동부 21: 퓨즈검출부
22: 출력부

Claims (8)

1. 테스트모드신호에 응답하여 순차적으로 인에이블되는 풀다운신호 및 풀업신호를 생성하고, 상기 테스트모드신호를 기설정된 구간만큼 지연시켜 퓨즈스크린신호를 생성하는 신호생성부; 및
   상기 퓨즈스크린신호의 인에이블구간에 응답하여 레벨 천이 여부가 결정되는 출력퓨즈신호를 생성하는 출력퓨즈신호생성부를 포함하는 퓨즈회로.
   
2. 제 1 항에 있어서, 상기 신호생성부는 리셋신호가 디스에이블되는 경우 인에이블된 상기 풀다운신호를 생성하고, 리셋펄스의 펄스가 입력되는 구간에서 인에이블되는 상기 풀업신호를 생성하는 퓨즈회로.
   
3. 제 2 항에 있어서, 상기 리셋신호는 파워업구간이 종료된 후 인에이블되는 신호이고, 상기 리셋펄스는 상기 파워업구간이 종료된 후 입력되는 펄스를 포함하는 퓨즈회로.
   
4. 제 3 항에 있어서, 상기 신호생성부는 상기 리셋신호가 인에이블된 상태에서 상기 테스트모드신호가 인에이블되는 경우 상기 기설정된 구간동안 인에이블되는 상기 풀다운신호를 생성하는 퓨즈회로.
   
5. 제 4 항에 있어서, 상기 신호생성부는 상기 테스트모드신호가 인에이블된 후 상기 기설정된 구간이 경과된 시점에서부터 상기 테스트모드신호의 인에이블구간만큼의 구간동안 인에이블되는 상기 풀업신호를 생성하는 퓨즈회로.
   
6. 제 1 항에 있어서, 상기 출력퓨즈신호생성부는
   상기 풀업신호 및 상기 풀다운신호에 응답하여 제1 노드를 구동하는 구동부;
   상기 퓨즈스크린신호에 응답하여 상기 제1 노드를 풀다운구동하는 퓨즈검출부; 및
   상기 제1 노드를 버퍼링하여 상기 출력퓨즈신호를 생성하고, 상기 출력퓨즈신호에 응답하여 상기 제1 노드를 구동하는 출력부를 포함하는 퓨즈회로.
   
7. 제 6 항에 있어서, 상기 구동부는
   전원전압과 제2 노드 사이에 연결되고, 상기 풀업신호에 응답하여 턴온되는 제1 풀업소자;
   상기 제2 노드와 제3 노드 사이에 연결된 퓨즈;
   상기 제3 노드와 상기 제1 노드 사이에 연결되고, 상기 풀업신호에 응답하여 턴온되는 제2 풀업소자; 및
   상기 제1 노드와 접지전압 사이에 연결되고, 상기 풀다운신호에 응답하여 턴온되는 제1 풀다운소자를 포함하는 퓨즈회로.
   
8. 제 7 항에 있어서, 상기 퓨즈검출부는 퓨즈스크린신호에 응답하여 턴온되는 제2 풀다운소자를 포함하는 퓨즈회로.
   

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