KR20120005349A - 데이터스트로브신호 입력회로 - Google Patents

Abstract

데이터스트로브신호 입력회로는 데이터스트로브신호를 버퍼링하여 버퍼링신호로 출력하되, 버퍼인에이블신호의 인에이블구간동안 인에이블하는 버퍼링신호 생성부 및 내부라이트펄스신호에 따라 인에이블하고 상기 버퍼링신호에 동기하여 설정된 버스트랭스 구간 후에 디스에이블하는 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부를 포함한다.

Description

데이터스트로브신호 입력회로{DATA STROBE SIGNAL INPUT CIRCUIT}

본 발명은 데이터스트로브신호 입력회로에 관한 것이다.

반도체 메모리 장치는 집적도의 증가와 더불어 동작속도를 향상시키기 위한 노력이 지속적으로 행해지고 있다. 동작속도를 향상시키기 위한 노력의 일환으로, 클록의 1tCK에 2bit의 데이터를 입출력하는 이른바, DDR(Double Date Rate) 동기식 메모리 장치가 제안되었다. 또한, 고속동작에서 데이터 입출력 시점을 정확히 정렬시키기 위해, 반도체 메모리 장치는 메모리콘트롤러와 데이터스트로브(data strobe)신호를 송수신한다.

데이터스트로브신호는 포스트앰블(postamble)을 거친 후 하이임피던스 상태로 되돌아 간다. 그런데, 데이터스트로브신호가 하이임피던스로 되돌아가기 전에 잡음(noise)로 인한 링잉(ringing) 현상이 발생하는 경우가 있다. 이와 같이, 포스트앰블 이후에 링잉현상이 초래되는 경우에는 데이터스트로브신호로 데이터를 래치하는 과정에서 오류가 발생한다.

따라서, 최근의 반도체 메모리 장치는 데이터스트로브신호의 링잉현상으로 인한 오류를 방지하기 위한 회로들을 구비하고 있다.

도 1은 종래기술에 따른 데이터스트로브신호 입력회로를 나타낸 블록도이다.

도 1에 도시된 바와 같이, 데이터스트로브신호 입력회로는 내부클록(ICLK)에 따라 내부라이트펄스신호(WTINT)를 시프팅시켜 제1 내지 제4 시프팅신호(WT1R~WT4R)을 생성하는 시프팅부(1), 내부라이트펄스신호(WTINT)와 제1 내지 제4 시프팅신호(WT1R~WT4R) 중 어느 한 신호를 버퍼인에이블신호(DISDSP)로 출력하는 버퍼인에이블신호 생성부(2) 및 데이터스트로브신호(DQS)를 버퍼링하여 데이터스트로브 라이징신호(DQSR)과 데이터스트로브 폴링신호(DQSF)로 출력하되, 버퍼인에이블신호(DISDSP)에 응답하여 디스에이블하는 버퍼부(3)로 구성된다.

이와 같은 데이터스트로브신호 입력회로의 동작을 설명하면, 도 2와 같다. 이때, 도 2는 데이터스트로브신호가 노멀시점으로 입력되는 경우(tDQSSnor)를 나타낸 타이밍도이다.

도 2에 도시된 바와 같이, t1시점에 라이트커맨드(WT)가 입력되면, t2시점에 내부라이트펄스신호(WTINT)가 하이레벨로 인에이블한다. 내부라이트펄스신호(WTINT)가 생성되면, 시프팅부(1)는 내부라이트펄스신호(WTINT)를 내부클록(ICLK)에 동기시켜 순차적으로 인에이블하는 제1 내지 제4 시프팅신호(WT1R~WT4R)를 생성한다. 제1 내지 제4 시프팅신호(WT1R~WT4R)이 생성되면, 버퍼인에이블신호 생성부(2)는 내부라이트펄스신호(WTINT)의 인에이블시점으로부터 제4 시프팅신호(WT4R)의 디스에이블시점까지 인에이블하는 버퍼인에이블신호(DISDSP)를 생성한다. 버퍼인에이블신호(DISDSP)가 생성되면 버퍼부(3)는 버퍼인에이블신호(DISDSP)가 인에이블된 구간동안 데이터스트로브신호(DQS)를 버퍼링하여 데이터스트로브 라이징신호(DQSR)와 데이터스트로브 폴링신호(DQSF)를 생성한다.

버퍼인에이블신호(DISDSP)가 디스에이블하는 t3시점 이후에 링잉현상으로 인한 더미펄스(DP)가 데이터스트로브신호(DQS)에 생성되기 때문에, 더미펄스(DP)는 데이터스트로브 라이징신호(DQSR)와 데이터스트로브 폴링신호(DQSF)의 생성에 영향을 주지 못한다. 따라서, 반도체 메모리 장치는 데이터스트로브 라이징신호(DQSR)와 데이터스트로브 폴링신호(DQSF)에 따라 데이터스트로브신호(DQS)와 함께 입력된 데이터를 안정적으로 래치할 수 있게 된다.

한편, 도 3은 데이터스트로브신호가 빠른시점에 입력되는 경우(tDQSSmin)를 나타낸 타이밍도이다.

도 3에 도시된 바와 같이, t1시점에 라이트커맨드(WT)가 입력되면, t2시점에 내부라이트펄스신호(WTINT)가 하이레벨로 인에이블한다. 내부라이트펄스신호(WTINT)가 생성되면, 시프팅부(1)는 내부라이트펄스신호(WTINT)를 내부클록(ICLK)에 동기시켜 순차적으로 인에이블하는 제1 내지 제4 시프팅신호(WT1R~WT4R)를 생성한다. 제1 내지 제4 시프팅신호(WT1R~WT4R)이 생성되면, 버퍼인에이블신호 생성부(2)는 내부라이트펄스신호(WTINT)의 인에이블시점으로부터 제4 시프팅신호(WT4R)의 디스에이블시점까지 인에이블하는 버퍼인에이블신호(DISDSP)를 생성한다. 버퍼인에이블신호(DISDSP)가 생성되면 버퍼부(3)는 버퍼인에이블신호(DISDSP)가 인에이블된 구간동안 데이터스트로브신호(DQS)를 버퍼링하여 데이터스트로브 라이징신호(DQSR)와 데이터스트로브 폴링신호(DQSF)를 생성한다.

그런데, 도 3과 같이 데이터스트로브신호(DQS)가 빠른시점에 입력될 경우에는 버퍼인에이블신호(DISDSP)가 디스에이블하는 t4시점 이전에 링잉현상으로 인한 더미펄스(DP)가 데이터스트로브신호(DQS)에 생성된다. 즉, 버퍼인에이블신호(DISDSP)의 인에이블구간 내에 더미펄스(DP)가 존재하여, 데이터스트로브 라이징신호(DQSR)와 데이터스트로브 폴링신호(DQSF)의 생성에 영향을 준다. 따라서, 데이터스트로브 라이징신호(DQSR)와 데이터스트로브 폴링신호(DQSF)에도 더미펄스(DP1)가 생성되어, 데이터스트로브신호(DQS)와 함께 입력된 데이터를 안정적으로 래치할 수 없게 한다.

본 발명은 데이터스트로브신호의 입력시점이 가변되어도 안정적으로 수신할 수 있는 데이터스트로브신호 입력회로를 개시한다.

이를 위해, 본 발명은 데이터스트로브신호를 버퍼링하여 버퍼링신호로 출력하되, 버퍼인에이블신호의 인에이블구간동안 인에이블하는 버퍼링신호 생성부 및 내부라이트펄스신호에 따라 인에이블하고 상기 버퍼링신호에 동기하여 설정된 버스트랭스 구간 후에 디스에이블하는 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부를 포함하는 데이터스트로브신호 입력회로를 제공한다

도 1은 종래기술에 따른 데이터스트로브신호 입력회로를 나타낸 블록도이다.
도 2 및 도 3은 도 1과 같은 데이터스트로로브신호 입력회로의 동작을 나타낸 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 데이터스트로브신호 입력회로를 나타낸 블록도이다.
도 5는 도 4에 도시된 버퍼링신호 생성부를 나타낸 회로도이다.
도 6은 도 4에 도시된 구간신호 생성부를 나타낸 회로도이다.
도 7은 도 4에 도시된 버퍼인에이블신호 출력부를 나타낸 회로도이다.
도 8은 도 4에 도시된 위상분할부를 나타낸 회로도이다.
도 9 내지 도 11은 도 4와 같은 데이터스트로브신호 입력회로의 동작을 나타낸 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 4는 본 발명의 일 실시예에 따른 데이터스트로브신호 입력회로를 나타낸 블록도이다.

도 4에 도시된 바와 같이, 버퍼링신호 생성부(11)와 버퍼인에이블신호 생성부(12) 및 위상분할부(13)로 구성된다.

버퍼링신호 생성부(11)는, 도 5에 도시된 바와 같이, 버퍼부(111) 및 버퍼링신호 출력부(112)로 구성된다. 버퍼부(111)는 데이터스트로브신호(DQS)와 기준전압(VREF)을 입력받는 제1 차동입력버퍼(1111)와 데이터스트로브신호(DQS)와 반전데이터스트로브신호(DQSB)를 입력받는 제2 차동입력버퍼(1112)와 제1 및 제2 차동입력버퍼(1111, 1112)의 출력을 낸드(NAND)하여 전치버퍼링신호(DQSBUF)로 출력하는 제1 낸드게이트(ND1)로 구성된다. 여기서, 반전데이터스트로브신호(DQSB)는 데이터스트로브신호(DQS)의 위상이 반전된 신호이다. 이와 같은 버퍼는(111)는 데이터스트로브신호(DQS)를 버퍼링하여 전치버퍼링신호(DQSBUF)로 출력한다. 버퍼링신호 출력부(112)는 전치버퍼링신호(DQSBUF)와 버퍼인에이블신호(DQSDSP)를 앤드(AND)하여 버퍼링신호(DQSIR)로 출력하는 제1 앤드게이트로 구성된다.

이상과 같은 구성의 버퍼링신호 생성부(11)는 데이터스트로브신호(DQS)를 버퍼링하여 버퍼링신호(DQSIR)로 출력한다. 이때, 버퍼링신호 생성부(11)는 버퍼인에이블신호(DQSDSP)의 인에이블구간동안 인에이블한다.

버퍼인에이블신호 생성부(12)는 구간신호 생성부(121) 및 버퍼인에이블신호 출력부(122)로 구성된다.

구간신호 생성부(121)는, 도 6에 도시된 바와 같이, 에지검출부(1211)와 구간신호 출력부(1211)로 구성된다. 에지검출부(1211)는 버퍼링신호(DQSIR)를 반전지연하는 반전지연회로(1213)와 버퍼링신호(DQSIR)와 반전지연회로(1213)의 출력을 노어(NOR)하여 동기신호(DQSP)로 출력하는 제1 노어게이트(NOR1)로 구성된다. 이와 같은 구성의 에지검출부(1211)는 버퍼링신호(DQSIR)의 폴링시점을 검출하여 동기신호(DQSP)로 출력한다. 구간신호 출력부(1212)는 동기신호(DQSP)에 따라 풀업전압(VDD)을 시프트하여 제1 시프팅신호(SH1)로 출력하는 제1 시프터(1214)와 동기신호(DQSP)에 따라 제1 시프팅신호(SH1)를 시프트하여 제1 구간신호(WT2R)로 출력하는 제2 시프터(1215)와 동기신호(DQSP)에 따라 제1 구간신호(WT2R)를 시프트하여 제2 시프팅신호(SH2)로 출력하는 제3 시프터(1216) 및 동기신호(DQSP)에 따라 제2 시프팅신호(SH2)를 시프트하여 제2 구간신호(WT4R)로 출력하는 제4 시프터(1217)로 구성된다. 제1 및 제2 시프터(1214, 1215)는 내부라이트펄스신호(WTINT)에 응답하여 리셋되고, 제3 및 제4 시프터(1216, 1217)는 리셋신호(RSTS)에 응답하여 리셋된다. 여기서, 제1 구간신호(WT2R)는 내부라이트펄스신호(WTINT)에 응답하여 인에이블하고 동기신호(DQSP)의 두 번째 라이징시점에 응답하여 디스에이블한다. 그리고, 제2 구간신호(WT4R)는 내부라이트펄스신호(WTINT)에 응답하여 인에이블하고 동기신호(DQSP)의 네 번째 라이징시점에 응답하여 디스에이블한다. 또한, 구간신호 출력부(1212)는 내부라이트펄스신호(WTINT)와 버스트랭스제어신호(BL4)를 오어하여 리셋신호로 출력하는 리셋신호 생성부(1218)를 더 포함한다. 이와 같은 구성의 구간신호 출력부(1212)는 동기신호(DQSP)에 따라 풀업전압(VDD)을 순차적으로 시프트하여 제1 및 제2 구간신호(WT2R, WT4R)를 생성한다.

이상과 같은 구성의 구간신호 생성부(121)는 버퍼링신호(DQSIR)에 동기하여 펄스폭이 서로 다른 제1 및 제2 구간신호(WT2R, WT4R)를 생성한다.

버퍼인에이블신호 출력부(122)는, 도 7에 도시된 바와 같이, 제1 구간신호(WT2R)와 버스트랭스제어신호(BL4)를 앤드하여 전치버퍼인에이블신호(PREDISDSP)로 출력하는 제2 앤드게이트(131) 및 전치버퍼인에이블신호(PREDISDSP)와 제2 구간신호(WT4R)를 노어하여 버퍼인에이블신호(DISDSP)로 출력하는 제2 노어게이트(NOR2)로 구성된다. 버퍼인에이블신호 출력부(122)는 버스트랭스제어신호(BL4)가 하이레벨이면 제1 구간신호(WT2R)를 버퍼인에이블신호(DISDSP)로 출력하고, 버스트랭스제어신호(BL4)가 로우레벨이면 제2 구간신호(WT4R)를 버퍼인에이블신호(DISDSP)로 출력한다. 이와 같은 구성의 버퍼인에이블신호 출력부(122)는 설정된 버스트랭스에 따라 제1 및 제2 구간신호(WT2R, WT4R) 중 어느 한 신호를 버퍼인에이블신호(DISDSP)로 출력한다.

위상분할부(13)는, 도 8에 도시된 바와 같이, 버퍼링신호(DQSIR)를 버퍼링하여 데이터스트로브 라이징신호(DQSR)로 출력하는 버퍼(131) 및 버퍼링신호(DQSIR)를 반전하여 데이터스트로브 폴링신호(DQSF)로 출력하는 인버터(IN1)로 구성된다. 이와 같은 위상분할부(13)는 버퍼링신호(DQSIR)의 위상을 분할하여 데이터스트로브 라이징신호(DQSR)와 데이터스트로브 폴링신호(DQSF)를 생성한다.

이와 같은 구성의 데이터스트로브신호 입력회로의 동작을 설명하면 다음과 같다.

도 9는 도 4와 같은 데이터스트로브신호 입력회로의 동작을 설명하기 위한 타이밍도로서, 데이터스트로브신호의 입력시점이 노멀(tDQSSnor)인 경우이다.

도 9에 도시된 바와 같이, 외부클록(ECLK)의 t1시점에 라이트커맨드(WT)가 입력되면, 내부클록(ICLK)의 t2시점에 내부라이트펄스신호(WTINT)가 하이레벨로 인에이블된다. 여기서, 내부클록(ICLK)은 외부클록(ECLK)이 버퍼링되어 생성된다.

이어서, t3시점에 데이터스트로브신호(DQS)가 입력되면, 버퍼링신호 생성부(11)는 버퍼링신호(DQSIR)를 생성한다. 즉, 버퍼링신호 생성부(11)는 데이터스트로브신호(DQS)가 천이할 때마다 버퍼링신호(DQSIR)를 천이시킨다.

이어서, 버퍼링신호(DQSIR)가 생성되면 에지검출부(1211)는 버퍼링신호(DQSIR)의 폴링시점을 검출하여 동기신호(DQSP)로 출력한다. 그리고, 구간신호 출력부(1211)는 동기신호(DQSP)에 동기하여 상술한 제1 및 제2 구간신호(WT2R, WT4R)를 생성한다. 여기서, 제1 구간신호(WT2R)는 내부라이트펄스신호(WTINT)가 하이레벨로 인에이블하면 로우레벨로 인에이블한 후, 동기신호(DQSP)의 두 번째 라이징시점에 응답하여 하이레벨로 디스에이블하고, 제2 구간신호(WT4R)는 내부라이트펄스신호(WTINT)가 하이레벨로 인에이블하면 로우레벨로 인에이블한 후, 동기신호(DQSP)의 네 번째 라이징시점에 응답하여 하이레벨로 디스에이블한다.

이어서, 버퍼인에이블신호 출력부(122)는 버스트랭스제어신호(BL4)의 레벨에 따라 제1 또는 제2 구간신호(WT2R, WT4R) 중 어느 하나의 신호를 버퍼인에이블신호(DISDSP)로 출력한다. 예를 들어, 설정된 버스트랭스가 4라면 버스트랭스제어신호(BL4)는 하이레벨이 되어 제1 구간신호(WT2R)가 버퍼인에이블신호(DISDSP)로 출력되고, 설정된 버스트랭스가 8이라면 버스트랭스제어신호(BL4)는 로우레벨이 되어 제2 구간신호(WT4R)가 버퍼인에이블신호(DISDSP)로 출력된다. 이하에서는 버스트랭스가 8인 것으로 예시한다.

이와 같이 생성된 버퍼인에이블신호(DISDSP)는 내부라이트펄스신호(WTINT)의 라이징시점에 대응하여 하이레벨로 인에이블하고, 동기신호(DQSP)의 네 번째 라이징시점에 대응하여 로우레벨로 디스에이블한다. 따라서, 버퍼링신호 생성부(11)는 버퍼인에이블신호(DISDSP)의 인에이블구간 동안 데이터스트로브신호(DQS)를 버퍼링하여 버퍼링신호(DQSIR)로 출력한다. 이때, 버퍼링신호(DQSIR)는 데이터스트로브신호(DQS)의 더미펄스(DP)는 버퍼링하지 않는다. 이는, 버퍼인에이블신호(DISDSP)가 더미펄스(DP) 생성되기 전에 디스에이블하기 때문이다.

따라서, 버퍼링신호(DQSIR)에는 더미펄스(DP)에 따른 신호가 생성되지 않기 때문에, 안정적으로 데이터스트로브 라이징신호(DQSR)과 데이터스트로브 폴링신호(DQSF)를 생성하며, 이에 따라 데이터를 안정적으로 래치할 수 있다.

일반적으로, 데이터스트로브신호(DQS)의 천이시점은 설정된 버스트랭스에 따라 변화된다. 예를 들어, 버스트랭스가 4이면 데이터스트로브신호(DQS)의 천이는 4회 이루어지며, 버스트랭스가 8이면 데이터스트로브신호(DQS)의 천이는 8회 이루어진다. 따라서, 본 실시예와 같이 버스트랭스에 따라 버퍼인에이블신호(DISDSP)의 디스에이블시점을 설정할 경우, 링잉현상으로 인한 데이터스트로브신호(DQS)의 더미펄스(DP)는 버퍼링되지 않는다. 즉, 안정적으로 버퍼링신호(DQSIR)를 생성할 수 있는바, 데이터스트로브신호(DQS)와 함께 입력된 데이터를 안정적으로 래치할 수 있다.

만약, 도 10과 같이 데이터스트로브신호(DQS)가 빠른시점(tDQSSmin)에 입력된다 하더라도, 제1 및 제2 구간신호(WT2R, WT4R)의 디스에이블시점이 버퍼링신호(DQSIR)의 폴링시점을 검출하여 생성된 동기신호(DQSP)에 동기하고, 설정된 버스트랭스에 따라 제1 및 제2 구간신호(WT2R, WT4R) 중 어느 한 신호를 버퍼인에이블신호(DISDSP)로 출력하기 때문에, 버퍼링신호(DQSIR)에는 데이터스트로브신호(DQS)의 더미펄스(DP)는 포함되지 않는다.

더불어, 도 11과 같이 데이터스트로브신호(DQS)가 느린시점(tDQSSmax)에 입력된다 하더라도, 위와 마찬가지로 버퍼링신호(DQSIR)에는 데이터스트로브신호(DQS)의 더미펄스(DP)는 포함되지 않는다.

11 : 버퍼링신호 생성부
12 : 버퍼인에이블신호 생성부
13 : 위상 분할부

Claims (13)

1. 데이터스트로브신호를 버퍼링하여 버퍼링신호로 출력하되, 버퍼인에이블신호의 인에이블구간동안 인에이블하는 버퍼링신호 생성부; 및
   내부라이트펄스신호에 따라 인에이블하고 상기 버퍼링신호에 동기하여 설정된 버스트랭스 구간 후에 디스에이블하는 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부를 포함하는 데이터스트로브신호 입력회로.
   
2. 제 1 항에 있어서, 상기 버퍼링신호 생성부는
   상기 데이터스트로브신호를 버퍼링하여 전치버퍼링신호로 출력하는 버퍼부; 및
   상기 버퍼인에이블신호에 응답하여 상기 전치버퍼링신호를 상기 버퍼링신호로 출력하는 버퍼링신호 출력부를 포함하는 데이터스트로브신호 입력회로.
   
3. 제 2 항에 있어서, 상기 버퍼링신호 출력부는 상기 버퍼인에이블신호와 상기 전치버퍼링신호를 앤드하여 상기 버퍼링신호로 출력하는 제1 논리회로인 데이터스트로브신호 입력회로.
   
4. 제 1 항에 있어서, 버퍼인에이블신호 생성부는
   상기 내부라이트펄스신호에 따라 제1 및 제2 구간신호를 인에이블시키되, 상기 제1 및 제2 구간신호는 상기 버퍼링신호에 동기하여 디스에이블하는 구간신호 생성부; 및
   상기 설정된 버스트랭스에 따라 상기 제1 및 제2 구간신호 중 어느 한 신호를 상기 버퍼인에이블신호로 출력하는 버퍼인에이블신호 출력부를 포함하는 데이터스트로브신호 입력회로.
   
5. 제 4 항에 있어서, 상기 구간신호 생성부는
   상기 버퍼링신호의 폴링시점을 검출하여 동기신호로 출력하는 에지검출부; 및
   상기 동기신호에 따라 풀업전압을 순차적으로 시프트하여 상기 제1 및 제2 구간신호를 생성하는 구간신호 출력부를 포함하는 데이터스트로브신호 입력회로.
   
6. 제 5 항에 있어서, 상기 구간신호 출력부는
   상기 동기신호에 따라 상기 풀업전압을 시프트하여 제1 시프팅신호로 출력하는 제1 시프터;
   상기 동기신호에 따라 상기 제1 시프팅신호를 시프트하여 상기 제1 구간신호로 출력하는 제2 시프터;
   상기 동기신호에 따라 상기 제1 구간신호를 시프트하여 제2 시프팅신호로 출력하는 제3 시프터; 및
   상기 동기신호에 따라 상기 제2 시프팅신호를 시프트하여 상기 제2 구간신호로 출력하는 제4 시프터를 포함하는 데이터스트로브신호 입력회로.
   
7. 제 6 항에 있어서, 상기 구간신호 출력부는 내부라이트펄스신호와 버스트랭스제어신호를 오어하여 리셋신호로 출력하는 리셋신호 생성부를 더 포함하는 데이터스트로브신호 입력회로.
   
8. 제 6 항에 있어서, 상기 제1 및 제2 시프터는 상기 내부라이트펄스신호에 응답하여 리셋되고, 상기 제3 및 제4 시프터는 상기 리셋신호에 응답하여 리셋되는 데이터스트로브신호 입력회로.
   
9. 제 4 항에 있어서, 상기 제1 구간신호는 내부라이트펄스신호에 응답하여 인에이블하고 상기 동기신호의 두 번째 라이징시점에 응답하여 디스에이블하는 데이터스트로브신호 입력회로.
   
10. 제 4 항에 있어서, 상기 제2 구간신호는 내부라이트펄스신호에 응답하여 인에이블하고 상기 동기신호의 네 번째 라이징시점에 응답하여 디스에이블하는 데이터스트로브신호 입력회로.
    
11. 제 4 항에 있어서, 상기 버퍼인에이블신호 출력부는
    상기 제1 구간신호와 버스트랭스제어신호를 앤드하여 전치버퍼인에이블신호로 출력하는 제2 논리회로; 및
    상기 전치버퍼인에이블신호와 상기 제2 구간신호를 노어하여 상기 버퍼인에이블신호로 출력하는 제3 논리회로를 포함하는 데이터스트로브신호 입력회로.
    
12. 제 4 항에 있어서, 상기 버퍼인에이블신호 출력부는 버스트랭스제어신호가 하이레벨이면 상기 제1 구간신호를 상기 버퍼인에이블신호로 출력하고, 상기 버스트랭스제어신호가 로우레벨이면 상기 제2 구간신호를 상기 버퍼인에이블신호로 출력하는 데이터스트로브신호 입력회로.
    
13. 제 1 항에 있어서, 상기 버퍼링신호의 위상을 분할하여 데이터스트로브 라이징신호와 데이터스트로브 폴링신호를 생성하는 위상분할부를 더 포함하는 데이터스트로브신호 입력회로.
    

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