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KR20110137730A - 박막 트랜지스터 및 표시 장치 - Google Patents

박막 트랜지스터 및 표시 장치 Download PDF

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KR20110137730A
KR20110137730A KR1020110055442A KR20110055442A KR20110137730A KR 20110137730 A KR20110137730 A KR 20110137730A KR 1020110055442 A KR1020110055442 A KR 1020110055442A KR 20110055442 A KR20110055442 A KR 20110055442A KR 20110137730 A KR20110137730 A KR 20110137730A
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South Korea
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layer
fixed charge
electrode
charge accumulation
oxide semiconductor
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야스히로 데라이
에리 후꾸모또
도시아끼 아라이
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소니 주식회사
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Abstract

게이트 전극, 소스 전극 및 드레인 전극, 게이트 전극 위에 형성된 산화물 반도체 활성층, 산화물 반도체 활성층의 일부 위에 형성된 고정 전하 축적층 및 고정 전하 축적층 위에 형성된 고정 전하 제어 전극을 포함하는 박막 트랜지스터가 제공된다.

Description

박막 트랜지스터 및 표시 장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE}
본 출원은 2010년 6월 17일자로 출원된 일본 특허원 제2010-138375호에 개시된 것의 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 발명은 산화물 반도체를 이용한 박막 트랜지스터(TFT) 및 이 박막 트랜지스터를 포함한 표시 장치에 관한 것이다.
산화 아연 또는 산화 인듐 갈륨 아연(IGZO) 등의 산화물 반도체는, 반도체 장치의 활성층으로서 뛰어난 특성을 가지며, 최근, TFT, 발광 장치, 투명 도전막 등에 응용되도록 개발되고 있다.
예를 들면, 산화물 반도체 TFT는 액정 표시 장치에 이용되고 있는 비정질(amorphous) 실리콘(a-Si:H) 채널을 갖는 TFT보다 전자 이동도가 높아 전기 특성이 우수하다. 또한, 실온 부근의 저온에서 형성된 채널이라도 높은 이동도를 갖는 것으로 기대할 수 있다.
그러나, 산화물 반도체는 내열성이 충분하지 않다. TFT 제조 공정(process)중 열처리에 의해 산화물 반도체 내에서 산소 원자나 아연 원자 등이 확산되어 격자 결함을 형성하는 것이 알려져 있다. 이런 격자 결함은, 얕은 불순물 준위를 형성시켜 산화물 반도체 층의 저항을 감소시킨다. 그 때문에, 산화물 반도체 활성층을 갖는 TFT에서는, 게이트 전압을 인가하지 않아도 드레인 전류가 흐른다(노멀리-온(normally-on) 동작 또는 공핍형 동작). 이에 의해, 결함 준위가 증가함에 따라 임계 전압이 감소되며, 이에 따라 누설(leak) 전류가 증가한다.
산화물 반도체에서 얕은 불순물 준위를 형성시킬 수 있는 원소는 수소인 것으로 보고되어 있다(예를 들면, 비특허문헌 1). 따라서, 격자 결함뿐 아니라, TFT 제조 공정에 도입되는 수소 및 다른 원소가 산화물 반도체 TFT의 특성에 영향을 미치는 것으로 생각된다. 이 때문에, 산화물 반도체 채널을 갖는 트랜지스터에서는 채널 내의 캐리어 농도가 증가하려는 경향이 있어, 임계 전압이 마이너스(minus)가 되기 쉽다.
산화물 반도체 채널을 갖는 TFT에서 P-채널을 형성하는 것은 곤란하기 때문에, N-채널 트랜지스터만으로 회로가 형성된다. 이런 경우에, 임계 전압이 마이너스이면, 회로 구성이 바람직하지 않게 복잡하게 된다. 이런 문제를 해결하기 위해서, 임계 전압을 제어하는 것이 제안되어 있다. 임계 전압은 이하의 수식으로 표현된다.
Figure pat00001
상기 수식에서, VTh는 임계 전압, φMS는 게이트 전극과 산화물 반도체 층 간의 일함수 차, Qf는 고정 전하, COX는 게이트 절연층의 용량, φf는 채널로서 기능하는 산화물 반도체 층의 페르미 준위, NA는 억셉터 밀도, εS는 산화물 반도체 층의 유전 상수, 및 ε0은 진공의 유전 상수를 각각 나타낸다.
TFT의 임계 전압은, 채널과 게이트 절연층 간의 계면에 있는 채널의 일부를 도핑시키거나, 산화물 반도체의 구성 원소들의 비율을 변화시켜 채널로서 기능하는 산화물 반도체의 페르미 준위를 변경함으로써 변화시킬 수 있다(예를 들면, 특허문헌 1 및 특허문헌 2).
특허문헌 1: 일본 특허 공개 공보(PCT 출원 번역문) 제2007-519256호 특허문헌 2: 일본 특허 공개 공보 제2008-85048호
비특허문헌 1: 2002년 7월 1일자 응용 물리학 논문, 제81권 제1호의 73-75페이지에 개시된 Cetin Kilic 및 그 외 공동인에 의한 "수소에 의한 산화물의 n-형 도핑(n-type doping of oxides by hydrogen)"
그러나, 채널에의 도핑은 TFT의 성능 열화를 초래할 수 있다. 일반적으로, 산화물 반도체 활성층은 스퍼터링에 의한 다-원소계(multi-element)의 재료로 형성된다. 따라서, 채널에의 도핑을 스퍼터링에 의해 행할 경우, 산화물 반도체 활성층이 다-원소계 재료로 이루어지기 때문에, 활성층의 조성비를 제어하는 것은 매우 곤란하다.
임계 전압을 가변시키는 또 다른 방법으로서, 고정 전하(상기 수식에서 Qf)를 게이트 절연층에 주입하여 반도체 채널층을 고의적으로 공핍화시키는 것을 고려할 수 있다. 그러나, 불행하게도, 이런 방법은 고정 전하 Qf를 주입할 때 바람직하지 않게도 게이트 절연층을 손상시킬 수 있다.
따라서, 게이트 절연층에 고정 전하를 주입하지 않고도 임계 전압을 플러스(plus) 측으로 시프트(shift)시킬 수 있는 박막 트랜지스터 및 이런 박막 트랜지스터를 구비한 표시 장치를 제공하는 것이 바람직하다.
본 발명의 일 실시예에서는, 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극; 게이트 전극 위에 형성된 산화물 반도체 활성층; 산화물 반도체 활성층의 일부 위에 형성된 고정 전하 축적층; 및 고정 전하 축적층 위에 형성된 고정 전하 제어 전극을 포함한다. 일 실시예에서, 박막 트랜지스터는 산화물 반도체 활성층과 고정 전하 축적층 사이에 형성된 버퍼층을 더 포함한다. 일 실시예에서, 버퍼층은 절연성 재료로 만들어지며, 고정 전하 축적층과 산화물 반도체 활성층 채널 영역 사이에 위치된다. 일 실시예에서, 버퍼층은 산화 실리콘으로 만들어지며, 고정 전하 축적층은 질화 실리콘막, 질화 알루미늄막 및 산화 알루미늄막으로 이루어진 군(group)에서 선택된 적어도 하나의 막을 포함한다. 일 실시예에서, 박막 트랜지스터는 소스 전극 및 드레인 전극 위에 층간 절연층을 더 포함하며, 이 층간 절연층은 고정 전하 축적층의 상면에 대향하는 개구부를 가지며, 이 개구부의 내면 상에는 고정 전하 제어 전극이 위치되게 된다. 일 실시예에서, 버퍼층은 1 ㎚ 내지 50 ㎚ 범위의 두께를 갖는다. 일 실시예에서, 고정 전하 축적층은 100 ㎚ 이하의 두께를 갖는다. 일 실시예에서, 소스 전극 및 드레인 전극은 산화물 반도체 활성층의 부분들 상에 제공되며, 또한 버퍼층과 고정 전하 축적층 양 측에 접촉한다. 일 실시예에서, 버퍼층은 절연성 재료로 형성되며, 고정 전하 축적층에 저장된 전자들의 방전을 제어하도록 구성되어 있다. 일 실시예에서, 박막 트랜지스터는 게이트 절연층, 소스 전극 및 드레인 전극의 표면 상에 형성된 보호막을 더 포함하며, 이 보호막은 고정 전하 축적층과 고정 전하 제어 전극 사이에 형성되며, 게이트 절연층은 게이트 전극과 산화물 반도체 활성층 사이에 형성된다. 일 실시예에서, 박막 트랜지스터는 게이트 절연층 및 보호막의 부분들을 둘러싸는 층간 절연층을 더 포함한다. 일 실시예에서, 이 층간 절연층은 고정 전하 축적층의 상면에 대향하는 층간 절연성 개구부를 갖는다. 일 실시예에서, 고정 전하 제어 전극은 층간 절연성 개구부 중 적어도 하면 및 측면 상에 배치된다. 일 실시예에서, 산화물 반도체 활성층은 채널 영역을 포함하며, 버퍼층 및 고정 전하 축적층은 채널 영역의 형상에 적어도 거의 대응하는 형상으로 형성된다. 일 실시예에서, 채널 영역 위에 있는 보호막의 일 부분은 보호막의 다른 부분보다 얇은 두께를 갖는다. 일 실시예에서, 소스 전극 및 드레인 전극은 산화물 반도체 활성층의 부분들 상에 제공된다.
다른 실시예에서, 박막 트랜지스터의 제조 방법은 게이트 전극을 형성하는 단계; 게이트 전극 위에 산화물 반도체 활성층을 형성하는 단계; 산화물 반도체 활성층 위에 고정 전하 축적층을 형성하는 단계; 고정 전하 축적층 및 산화물 반도체 활성층에 인접하여 소스 전극 및 드레인 전극을 형성하는 단계; 및 고정 전하 축적층 위에 고정 전하 제어 전극을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 산화물 반도체 활성층과 고정 전하 축적층 사이에 버퍼층을 형성하는 단계를 더 포함한다. 일 실시예에서, 버퍼층은 절연성 재료로 형성되며, 고정 전하 축적층과 산화물 반도체 활성층의 채녈 영역 사이에 위치된다. 일 실시예에서, 버퍼층은 산화 실리콘으로 만들어지며, 고정 전하 축적층은 질화 실리콘막, 질화 알루미늄막 및 산화 알루미늄막으로 이루어진 군에서 선택된 적어도 하나의 막을 포함한다. 일 실시예에서, 상기 방법은 소스 전극 및 드레인 전극 상에 층간 절연층을 형성하는 단계를 더 포함하며, 이 층간 절연층은 고정 전하 축적층의 상면에 대향하는 개구부를 가지며, 이 개구부의 내면 상에는 고정 전하 제어 전극이 위치되게 된다. 일 실시예에서, 버퍼층은 1 ㎚ 내지 50 ㎚ 범위의 두께를 갖는다. 일 실시예에서, 고정 전하 축적층은 100 ㎚ 이하의 두께를 갖는다. 일 실시예에서, 소스 전극 및 드레인 전극은 산화물 반도체 활성층의 부분들 상에 제공되며, 또한 버퍼층과 고정 전하 축적층 양 측에 접촉한다. 일 실시예에서, 버퍼층은 절연성 재료로 형성되며, 고정 전하 축적층에 저장된 전자들의 방전을 제어하도록 구성되어 있다. 일 실시예에서, 상기 방법은 게이트 절연층, 소스 전극 및 드레인 전극의 표면 상에 보호막을 형성하는 단계를 더 포함하며, 이 보호막은 고정 전하 축적층과 고정 전하 제어 전극 사이에 형성되며, 게이트 절연층은 게이트 전극과 산화물 반도체 활성층 사이에 형성된다. 일 실시예에서, 상기 방법은 게이트 절연층 및 보호막의 부분들을 둘러싸는 층간 절연층을 형성하는 단계를 더 포함한다. 일 실시예에서, 이 층간 절연층은 고정 전하 축적층의 상면에 대향하는 층간 절연성 개구부를 갖는다. 일 실시예에서, 고정 전하 제어 전극은 층간 절연성 개구부의 적어도 하면 및 측면 상에 배치된다. 일 실시예에서, 산화물 반도체 활성층은 채널 영역을 포함하며, 버퍼층 및 고정 전하 축적층은 채널 영역의 형상에 적어도 거의 대응하는 형상으로 형성된다. 일 실시예에서, 채널 영역 위에 있는 보호막의 일 부분은 보호막의 다른 부분보다 얇은 두께를 갖는다. 일 실시예에서, 소스 전극 및 드레인 전극은 산화물 반도체 활성층의 부분들 상에 제공된다.
다른 실시예에서, 박막 트랜지스터의 임계 전압을 증가시키는 방법은 고정 전하 제어 전극에 정(+) 전위를 인가하는 단계; 드레인 전극에 부(-) 전위를 인가하는 단계; 및 고정 전하 축적층에 전자들을 주입시켜 고정 전하 축적층에 전자들을 저장시키는 단계를 포함하며, 이들 전자들은 드레인 전극 근방에 위치된 산화물 반도체 활성층의 채널 영역으로부터 충격 이온화에 의해 생성되거나 채널 전계에 의해 가속화된다. 일 실시예에서, 상기 방법은 소스 전극에 부(-) 전위를 인가하거나, 소스 전극을 부유 상태로 만드는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 고정 전하 축적층과 산화물 반도체 활성층 사이에 버퍼층을 제공하여 고정 전하 축적층에 저장된 고정 전하의 방전을 금지시키는 단계를 더 포함한다. 일 실시예에서, 고정 전하 축적층은 절연성 재료로 만들어진다.
다른 실시예에서, 표시 장치는 기판; 기판 상에 형성된 박막 트랜지스터로서, 게이트 전극, 게이트 전극의 표면 상에 위치된 게이트 절연층, 게이트 절연층 상에 형성된 채널 영역을 포함한 산화물 반도체 활성층, 채널 영역 위에 형성되고 절연성 재료로 만들어진 상면을 갖는 고정 전하 축적층, 각각이 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극, 및 고정 전하 축적층의 상면 측에 배치된 고정 전하 제어 전극을 포함하는 박막 트랜지스터; 및 기판 상에 형성된 화소를 포함한다. 일 실시예에서, 화소는 기판 측으로부터 하부 전극, 발광층을 포함한 유기층 및 상부 전극을 기재된 순으로 포함하는 유기 발광 소자이며, 고정 전하 축적층은 하부 전극 또는 상부 전극과 동일한 재료로 만들어진다.
상기 실시예들의 박막 트랜지스터 또는 표시 장치에서, 절연성 재료로 만들어진 고정 전하 축적층이 채널 영역 위에 배치되고, 고정 전하 제어 전극이 고정 전하 축적층의 상면 측에 배치되므로, 게이트 절연층을 열화시키지 않고도 플러스 측으로 임계 전압을 시프트시킬 수 있다.
본원에서는 본 발명의 추가 특징들 및 효과가 기술되며, 이하의 상세한 설명 및 도면으로부터 알 수 있을 것이다.
본 발명의 박막 트랜지스터 및 표시 장치에 따르면, 채널 영역 위에 절연성 재료로 이루어지는 고정 전하 축적층을 제공하고, 이 고정 전하 축적층의 상면 측에 고정 전하 제어 전극을 제공하므로, 게이트 절연층의 열화가 생기지 않아 임계 전압을 플러스 측으로 시프트하는 것이 가능하다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도.
도 2의 (a) 내지 도 2의 (d)는 도 1 에 도시된 박막 트랜지스터의 제조 방법을 단계별로 나타내는 단면도.
도 3의 (a) 및 도 3의 (b)는 도 2의 (d)에 도시된 단계에 이어지는 단계들의 단면도.
도 4의 (a) 및 도 4의 (b)는 도 3의 (b)에 도시된 단계에 이어지는 단계들의 단면도.
도 5는 고정 전하 제어 전극과 드레인 전극 사이에 전압을 인가하지 않은 채 연속적으로 측정한 박막 트랜지스터의 Vg-Id 특성의 플롯도.
도 6은 고정 전하 제어 전극과 드레인 전극 사이에 20 V의 전압을 약 10 초간 인가했을 때마다 측정한 박막 트랜지스터의 Vg-Id 특성의 플롯도.
도 7은 고정 전하 제어 전극과 드레인 전극 사이에 30 V의 전압을 약 10 초간 인가했을 때마다 측정한 박막 트랜지스터의 Vg-Id 특성의 플롯도.
도 8은 도 5 내지 도 7의 결과를 함께 보여주는 플롯도.
도 9는 일 실시예의 변형예에 따른 박막 트랜지스터의 단면도.
도 10은 적용예 1에 따른 표시 장치의 회로 구성의 블록도.
도 11은 도 10에 도시된 화소 구동 회로의 등가 회로도.
도 12는 도 11에 도시된 화소 및 박막 트랜지스터를 포함한 구조의 부분 단면도.
도 13은 도 11에 도시된 화소 및 박막 트랜지스터를 포함한 또 다른 구조의 부분 단면도.
도 14는 적용예 2에 따른 텔레비전 장치의 외관 사시도.
도 15의 (a)는 적용예 3에 따른 디지털 스틸 카메라의 정면 측에서 바라본 외관 사시도이고, 도 15의 (b)는 디지털 스틸 카메라의 배면 측에서 바라본 외관 사시도
도 16은 적용예 4에 따른 노트북 퍼스널 컴퓨터의 외관 사시도.
도 17은 적용예 5에 따른 비디오 카메라의 외관 사시도.
도 18의 (a) 내지 도 18의 (g)는 적용예 6에 따른 셀룰러 폰의 외관도로서, 도 18의 (a)는 개방 상태의 정면도; 도 18의 (b)는 측면도; 도 18의 (c)는 폐쇄 상태의 정면도; 도 18의 (d)는 좌측면도; 도 18의 (e)는 우측면도; 도 18의 (f)는 평면도; 및 도 18의 (g)는 하면도.
이하, 본 발명의 실시예에 대해서 도면을 참조해서 상세하게 설명하기로 한다. 설명은 이하의 순서로 이루어질 것이다.
1. 게이트 절연층 상에 산화물 반도체 층을 전체적으로 배치시킨 실시예
2. 게이트 절연층 상에 산화물 반도체 층의 채널 영역만을 배치시킨 변형예
3. 적용예
도 1은 일 실시예에 따른 박막 트랜지스터(1)의 단면 구조를 도시한다. 박막 트랜지스터(1)는 액정 표시 장치 및 유기 전계 발광(EL) 디스플레이의 구동 소자로서 사용되며, 기판(11) 상에 게이트 전극(20), 게이트 절연층(30), 산화물 반도체 층(40), 버퍼층(51), 고정 전하 축적층(50), 소스 전극(60S) 및 드레인 전극(60D), 보호막(71), 층간 절연층(72) 및 고정 전하 제어 전극(80)을 기재된 순으로 포함하는 보텀(bottom) 게이트형 구조(역 스태거 구조)를 가질 수 있다.
기판(11)은 유리나 플라스틱으로 만들어진다. 플라스틱의 예로는, 폴리에틸렌 테레프탈레이트(PET) 및 폴리에틸렌 나프탈레이트(PEN)를 들 수 있다. 본 실시예에서는 산화물 반도체 층(40)을 기판(11)을 가열하지 않고 스퍼터링(후술함)에 의해 형성하므로, 기판(11)으로서 저렴한 플라스틱 막을 이용할 수 있다.
게이트 전극(20)은 박막 트랜지스터(1)에 게이트 전압을 인가한다. 이 게이트 전압은 산화물 반도체 층(40)에서의 전자 밀도를 제어한다. 게이트 전극(20)은 기판(11)상에, 예를 들면, 10 nm 내지 500 nm의 두께로 선택적으로 제공되며, 백금(Pt), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 및 니켈(Ni)로 이루어지는 군에서 선택된 적어도 하나의 금속 원소를 함유하는 금속 단체(elemental metal) 또는 합금으로 만들어진다.
게이트 절연층(30)은, 예를 들면, 두께가 50nm 내지 1μm이며, 실리콘 산화층, 실리콘 질화층, 실리콘 질화 산화층 또는 알루미늄 산화층을 포함하는 단층 또는 다층 구조를 갖는다.
산화물 반도체 층(40)은 게이트 전극(20) 및 그 부근 위에 섬 형상으로 제공되며, 박막 트랜지스터(1)의 활성층으로서 기능한다. 산화물 반도체 층(40)은 소스 전극(60S)과 드레인 전극(60D) 사이에 게이트 전극(20)에 대향하는 채널 영역(40A)을 갖는다. 버퍼층(51) 및 고정 전하 축적층(50)은 채널 영역(40A) 위에 기재된 순으로 동일한 형상으로 형성된다. 채널 영역(40A)의 한 측은 소스 전극(60S)에 연결된 소스 영역이고, 나머지 다른 측은 드레인 전극(60D)에 연결된 드레인 영역이다.
산화물 반도체 층(40)은 산화물 반도체로 형성된다. 본원에서 언급되는 산화물 반도체는 산소와; 인듐, 갈륨, 아연 또는 주석 등의 다른 원소를 함유하는 화합물을 일컫는다. 산화물 반도체의 예로는 산화 인듐 갈륨 아연(IGZO) 등의 비정질 산화물 반도체, 및 산화 아연(ZnO), 산화 인듐 아연(IZO, 등록상표), 및 산화 인듐 갈륨(IGO) 등의 결정성 산화물 반도체를 들 수 있다. 산화물 반도체 층(40)은 제조 공정 중의 어닐링에 의한 산소 공급의 효율을 고려하면, 예를 들면, 5 nm 내지 100 nm의 두께를 갖는 것이 바람직하다.
고정 전하 축적층(50)은 절연성 재료로 만들어지며, 고정 전하 Qf를 저장하여 박막 트랜지스터(1)의 임계 전압 VTh의 제어를 가능하게 하기 위한 것이다. 이 고정 전하 축적층(50)은 채널 영역(40A) 상에 버퍼층(51; 후술함)을 사이에 두고 배치되어 있다. 고정 전하 축적층(50)의 상면 위에는, 보호막(71; 후술함)을 사이에 두고 고정 전하 제어 전극(80)이 배치되어 있다. 이에 따라, 게이트 절연층(30)에 고정 전하를 주입시키지 않고도 박막 트랜지스터(1)의 임계 전압 VTh을 플러스 측으로 시프트시키는 것이 가능하다.
고정 전하 축적층(50)은 또한, 채널 보호막으로서도 기능한다. 이러한 고정 전하 축적층(50)은 실리콘 질화층, 알루미늄 질화층 및 알루미늄 산화층으로 이루어진 군에서 선택된 적어도 하나의 층을 포함한 단층 또는 다층 구조를 갖는것이 바람직하다.
고정 전하 축적층(50)의 두께(다층 구조를 갖는 경우에는 총 두께)는, 예를 들면, 100 nm 이하인 것이 바람직하다. 두께가 100 nm보다도 두꺼우면, 고정 전하 제어 전극(80)에 의해 고정 전하 Qf를 저장시키기 위한 전압이 증가하게 된다.
버퍼층(51)은 고정 전하 축적층(50)에 저장된 전자들의 방전을 제어하도록 기능하고, 고정 전하 축적층(50)과 채널 영역(40A) 사이에 마련된 절연성 재료로 형성된다. 버퍼층(51)은 또한, 고정 전하 축적층(50)과 함께 채널 보호막으로서 기능한다. 예를 들어, 버퍼층(51)은 산화 실리콘으로 형성되는 것이 바람직하다.
버퍼층(51)의 두께는, 예를 들면, 1 nm 내지 50 nm인 것이 바람직하다. 버퍼층(51)의 품질 및 두께에 따라 고정 전하 Qf의 충전/방전 효율이 가변적일 수 있다. 버퍼층(51)의 품질이 불량하거나 두께가 얇을 경우에는, 고정 전하 Qf가 쉽사리 방전되어 신뢰성이 떨어진다. 버퍼층(51)의 두께가 지나치게 두터울 경우에는, 고정 전하 제어 전극(80)에 의해 고정 전하 Qf를 저장시키기 위한 전압이 실제 동작에 적합하지 않을 정도로 까지 증가된다. 버퍼층(51)의 두께는 누설 전류를 비교적 낮은 수준으로 감소시킬 수 있는 1 nm 내지 50 nm의 범위가 바람직하다.
소스 전극(60S) 및 드레인 전극(60D)은 산화물 반도체 층(40) 상에서 버퍼층(51) 및 고정 전하 축적층(50)의 양측에 제공되며, 산화물 반도체 층(40)에 전기적으로 접속되어 있다. 소스 전극(60S) 및 드레인 전극(60D) 각각은, 몰리브덴, 알루미늄, 구리나 티타늄 등의 금속층, 또는 ITO(산화 인듐 주석)나 산화 티타늄 등의 산소 함유 금속층을 포함할 수 있거나, 또는 이들 층을 포함한 다층 구조를 가질 수 있다. 예를 들면, 소스 전극(60S) 및 드레인 전극(60D) 각각은 두께 50 nm의 몰리브덴층, 두께 500 nm의 알루미늄층, 및 두께 50 nm의 몰리브덴층을 기재된 순으로 포함하는 다층 구조를 갖는다.
소스 전극(60S) 및 드레인 전극(60D)은 ITO 층 또는 산화 티타늄층 등의 산소 함유 금속층을 포함하는 것이 바람직하다. 산화물 반도체 층(40)에서는, 산소를 쉽사리 추출할 수 있는 금속과 접촉함에 의해 산소가 탈리되어 격자 결함이 발생한다. 소스 전극(60S) 및 드레인 전극(60D)을 산소 함유 금속으로 형성함으로써, 산화물 반도체 층(40)으로부터 산소가 탈리하는 것을 방지할 수 있으며, 박막 트랜지스터(1)의 전기 특성을 안정화시킬 수 있다.
보호막(71)은 게이트 절연층(30), 고정 전하 축적층(50), 및 소스 전극(60S) 및 드레인 전극(60D)의 전면을 덮어 패시베이션 층으로서 기능한다. 예를 들면, 보호막(71)은 100 nm 이하의 두께로 산화 실리콘 또는 질화 실리콘으로 만들어진다. 이와는 다르게, 보호막(71)은 알루미늄 산화물, 티타늄 산회물, 알루미늄 산질화물, 또는 티타늄 산질화물 등의 금속 산화물 또는 금속 산질화물로 형성될 수 있다.
채널 영역(40A) 위에 있는 보호막(71)의 부분은 다른 부분보다 두께가 얇은 것이 바람직하다. 이러한 구조는 소스 전극(60S) 및 드레인 전극(60D)과 고정 전하 제어 전극(80) 간의 단락 위험성을 줄이면서 고정 전하 제어 전극(80)에 의해 고정 전하 Qf를 저장시키기 위한 전압을 감소시킬 수 있다.
층간 절연층(72)은 박막 트랜지스터(1)의 상부 영역에 유기 발광 소자(유기 EL 소자), 액정 소자 등을 형성하는 평탄화 층으로 의도된 것으로, 아크릴 수지나 폴리이미드 등의 유기 재료, 또는 산화 실리콘(SiO2)나 질화 실리콘(Si3N4) 등의 무기 재료로 형성된다. 층간 절연층(72)은 고정 전하 축적층(50)의 상면에 대향하는 개구부(72A)를 갖는다.
고정 전하 제어 전극(80)은 상기한 바와 같이, 고정 전하 축적층(50)의 상면 측에 보호막(71)을 사이에 두고 배치되어 있다. 고정 전하 제어 전극(80)의 두께 및 재료는 특별히 한정되지 않는다. 고정 전하 제어 전극(80)은 박막 트랜지스터(1)에 접속되는 소자의 전극과 동일한 재료로 만들어질 수 있다. 예를 들면, 고정 전하 제어 전극(80)이 유기 발광 소자의 하부 전극과 동일한 재료로 만들어질 경우에는, 고정 전하 제어 전극(80)은 ITO, 산화 인듐 아연(IZO, 등록상표)이나 SnO2 등의 투명 전극, 또는 금(Au), 백금(Pt), 니켈(Ni), 크롬(Cr), 구리(Cu), 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo) 또는 은(Ag) 등의 금속 원소를 함유하는 금속 단체 또는 합금으로 이루어지는 반사 전극일 수 있다. 고정 전하 제어 전극(80)이 유기 발광 소자의 상부 전극과 동일한 재료로 만들어질 경우에는, 고정 전하 제어 전극(80)은 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca) 또는 나트륨(Na)등의 금속 원소를 함유하는 금속 단체 또는 합금으로 만들어질 수 있다. 이들 중에서도 특히, 마그네슘과 은의 합금(MgAg 합금) 및 알루미늄(Al)과 리튬(Li)의 합금(AlLi 합금)이 바람직하다.
고정 전하 제어 전극(80)은 층간 절연층(72)의 개구부(72A)의 내면(측면 및 하면)에 배치되는 것이 바람직하다. 이러한 구조에 의해, 고정 전하 제어 전극(80)에 의해 고정 전하 Qf를 저장시키기 위한 전압을 감소시키는 것이 가능해 진다.
박막 트랜지스터(1)는 다음과 같은 방법으로 형성될 수 있다.
도 2의 (a) 내지 도 4의 (b)는 박막 트랜지스터(1)의 제조 방법을 단계별로 나타낸 것이다. 우선, 기판(11)의 전면 위에, 예를 들면, 스퍼터링이나 기상 증착에 의해 게이트 전극(20)의 재료층인 금속막을 형성한다. 이 금속막을 도 2의 (a)에 나타나 있는 바와 같이, 예를 들어, 포토리소그래피에 의해 게이트 전극(20)으로 패터닝한다.
계속해서, 도 2의 (b)에 나타나 있는 바와 같이, 게이트 전극(20)의 표면 상에 게이트 절연층(30)을 형성한다. 예를 들면, 실란, 암모니아 또는 질소 등의 원료 가스를 이용한 플라즈마 CVD에 의해 실리콘 질화막을 형성한 후, 실란 또는 일산화질소 등의 원료 가스를 이용한 플라스마 CVD에 의해 실리콘 산화막을 형성한다.
그 후, 도 2의 (c)에 나타나 있는 바와 같이, 예를 들면, 스퍼터링에 의해 게이트 절연층(30) 상에 산화물 반도체 층(40)을 형성하고, 원하는 형상으로 패터닝한다.
게이트 절연층(30) 상에 IGZO(산화 인듐 갈륨 아연) 산화물 반도체 층(40)을 형성할 경우에는, 산화 인듐 갈륨 아연의 세라믹 타겟(target)을 이용한 DC 스퍼터링에 의해 아르곤과 산소의 혼합 가스의 플라즈마 방전으로 형성한다. 플라즈마 방전에 앞서, 진공 용기를 진공도 1 × 10-4 Pa 이하로 배기시킨 후, 아르곤과 산소의 혼합 가스를 도입한다.
산화 아연의 산화물 반도체 층(40)을 형성할 경우에는, 산화 아연의 세라믹 타겟을 이용한 RF 스퍼터링, 또는 아연의 금속 타겟을 이용한 DC 전원에 의한 스퍼터링에 의해 아르곤과 산소를 함유하는 가스 분위기 중에서 형성할 수 있다.
이 경우, 채널로서 기능할 산화물 반도체 층(40) 내의 캐리어 농도는 산화물형성시의 아르곤과 산소의 유량비를 변화시킴에 의해 제어될 수 있다.
산화물 반도체 층(40)을 형성한 후, 산화물 반도체 층(40) 위에, 예를 들면, CVD 또는 스퍼터링에 의해 버퍼층(51)의 재료층인 실리콘 산화막, 및 고정 전하 축적층(50)의 재료층인 실리콘 질화막, 알루미늄 질화막 또는 알루미늄 산화막을 기재된 순으로 형성한 후, 패터닝한다. 이에 따라, 도 2의 (d)에 나타나 있는 바와 같이, 버퍼층(51) 및 고정 전하 축적층(50)이 채널 영역(40A) 위에 상기한 두께 및 재료로 형성된다.
이어서, 예를 들면, 스퍼터링에 의해 3-층 구조체를 형성하기 위해 두께 50 nm의 몰리브덴층, 두께 500 nm의 알루미늄층 및 두께 50 nm의 몰리브덴층을 기재된 순으로 형성한다. 그 후, 도 3의 (a)에 나타나 있는 바와 같이, 3-층의 구조체를 인산, 초산 및 아세트산을 함유한 혼합 용액으로 습식 에칭에 의해 소스 전극(60S) 및 드레인 전극(60D)으로 패터닝한다.
후속하여, 도 3의 (b)에 나타나 있는 바와 같이, 보호막(71)을 상기한 두께 및 재료로 형성한다. 보호막(71)을 패터닝할 경우, 채널 영역(40A) 위에 있는 일 부분에 개구부를 갖는 마스크(도시 생략)를 통해 에칭을 행해, 보호막(71)을 채널 영역(40A) 위의 부분이 얇게 되게 하는 것이 바람직하다. 이러한 구조에 의해, 소스 전극(60S) 및 드레인 전극(60D)과 고정 전하 제어 전극(80) 간에서의 단락 위험성을 줄이면서, 고정 전하 제어 전극(80)에 의해 고정 전하 축적층(50)에 전하를 저장시키기 위한 전압을 감소시키는 것이 가능하다.
보호막(71)을 형성한 후, 예를 들면, 유기 재료를 도포하고, 이어서 노광 및 소성함으로써, 도 4의 (a)에 나타나 있는 바와 같이, 층간 절연층(72)을 형성한다. 노광 및 소성할 때, 층간 절연층(72)에 고정 전하 축적층(50)의 상면에 대향하는 부분에 개구부(72A)를 형성한다.
이어서, 도 4의 (b)에 나타나 있는 바와 같이, 고정 전하 제어 전극(80)은 층간 절연층(72)의 상면 및 개구부(72A)의 내면 위에 상기한 재료로 형성된다. 상기한 단계들을 통해, 도 1에 도시된 박막 트랜지스터(1)가 완성된다.
박막 트랜지스터(1)에, 배선층(도시 생략)을 통해 게이트 전극(20)에 임계 전압 이상의 소정 전압(게이트 전압)이 인가되면, 소스 전극(60S)과 드레인 전극(60D) 사이의 산화물 반도체 층(40)의 채널 영역(40A)에 전류(드레인 전류)가 발생한다.
이 경우, 채널 영역(40A) 위에 절연성 재료로 이루어지는 고정 전하 축적층(50)이 제공되며, 고정 전하 축적층(50)의 상면 측에 고정 전하 제어 전극(80)이 제공되어 있다. 따라서, 고정 전하 제어 전극(80)을 정(+) 전위로, 드레인 전극(60D)을 부(-) 전위로 설정하여 소스 전극(60S)을 전기적으로 부유 상태로 하거나, 고정 전하 제어 전극(80)만을 정(+) 전위로 설정할 경우, 채널 전계에 의해 가속된 열 전자 또는 충돌 이온화에 의해 생긴 열 전자들이 드레인 전극(60D) 근방의 채널 영역(40A)으로부터 고정 전하 축적층(50)에 주입되어 저장된다. 이에 따라, 채널 영역(40A)의 전위가 제어되어, 임계 전압 VTh가 플러스 측으로 시프트된다.
또한, 채널 영역(40A)과 고정 전하 축적층(50) 사이에는 실리콘 산화 버퍼층(51)이 제공되어 있기 때문에, 이 버퍼층(51)에 의해 고정 전하 축적층(50)에 저장된 고정 전하 Qf의 방전이 억제되어 신뢰성이 향상된다.
도 5 내지 도 7은 고정 전하 제어 전극(80)에 의해 고정 전하 축적층(50)에 전하를 저장시킨 경우의 박막 트랜지스터(1)의 전달 특성의 변동을 측정한 결과이다. 도 5는 고정 전하 제어 전극(80)과 드레인 전극(60D) 사이에 전압을 인가하지 않은 채 Vg-Id 특성을 연속 측정한 결과를 도시한 것이다. 임계 전압 VTh는 거의 변하지 않았다.
도 6은 고정 전하 제어 전극(80)과 드레인 전극(60D) 사이에 20 V의 전압을 약 10초간 인가했을 때 측정한 Vg-Id 특성의 결과를 도시한 것이다. 이 전압을 3회 인가했으며, 이 전압을 10초간 인가했을 때마다 Vg-Id 특성을 측정하였다. 도 6은 1회의 고정 전하의 주입에 의해 임계 전압이 약 1 V만큼 시프트한 것을 보여준다.
도 7은 고정 전하 제어 전극(80)과 드레인 전극(60D) 사이에 30 V의 전압을 약 10초간 인가했을 때 측정한 Vg-Id 특성의 결과를 도시한 것이다. 이 전압을 5회 인가했으며, 이 전압을 인가했을 때마다 Vg-Id 특성을 측정하였다. 도 7은 1회의 고정 전하의 주입에 의해 임계 전압이 약 3.5 V만큼 시프트한 것을 보여준다.
도 8은 도 5 내지 도 7의 결과를 함께 나타낸 것이다. 도 8로부터 명백한 바와 같이, 고정 전하 제어 전극(80)과 드레인 전극(60D) 사이에 20 V의 전압을 인가함에 의해 임계 전압 VTh을 약 1 V만큼 플러스 측으로 시프트시킬 수 있다. 또한, 고정 전하 제어 전극(80)과 드레인 전극(60D) 인가되는 전압을 30 V로 증가시켜 고정 전하의 주입을 증가시킴으로써, 최대 약 4.5 V까지 임계 전압 VTh을 플러스 측으로 시프트시킬 수 있다.
도 8에 도시된 결과 및 유기 발광 소자의 애노드 전위를 고려해 볼 때, 박막 트랜지스터(1)를 유기 발광 소자의 액티브성(active) 구동 소자로서 이용할 경우, 고정 전하 제어 전극(80)과 드레인 전극(60D) 사이에 인가되는 전압을 20 V로 설정하는 바람직하다.
본 실시예의 박막 트랜지스터(1)에서는, 채널 영역(40A) 위에 절연성 재료로 이루어지는 고정 전하 축적층(50)을 제공하고, 고정 전하 축적층(50)의 상면 측에 고정 전하 제어 전극(80)을 제공하고 있으므로, 게이트 절연층(30)에 고정 전하 Qf를 주입하지 않고도 임계 전압 VTh을 플러스 측으로 시프트시킬 수 있다. 따라서, 박막 트랜지스터(1)는 안정적으로 인헨스먼트(enhancement) 타입으로 이루어질 수 있다. 따라서, 표시 장치의 주변 회로를 산화물 반도체 박막 트랜지스터(1)만으로 구성할 수 있으므로, 표시 장치의 비용(cost)을 절감시킬 수 있다.
게이트 절연층(30)에 고정 전하 Qf를 주입할 필요가 없기 때문에, 고정 전하 Qf의 주입에 의한 게이트 절연층(30)의 열화가 발생하지 않는다. 게다가, 게이트 절연층(30)이 고정 전하 Qf를 저장한 상태에서 TFT의 온(on)/오프(off) 동작을 되풀이하는 것에 의한 고정 전하 Qf가 방전되는 일이 없으므로, 신뢰성을 향상시킬 수 있다. 또한, 게이트 절연층(30)에 고정 전하 Qf를 주입하는 단계에 의한 제조 공정의 복잡화를 피할 수 있다.
상기 실시예에서는, 게이트 절연층(30) 위에 산화물 반도체 층(40) 전체를 설치한 구조에 관하여 설명했지만, 도 9에 나타나 있는 바와 같이, 산화물 반도체 층(40)의 채널 영역(40A)만을 게이트 절연층(30) 위에 설치할 수 있다. 이 경우, 박막 트랜지스터는 산화물 반도체 층(40)의 하면에 소스 전극(60S) 및 드레인 전극(60D)이 접촉하는 보텀 콘택트 구조를 갖는다.
<적용예 1>
도 10은 박막 트랜지스터(1)를 구동 소자로서 포함한 표시 장치의 회로 구조를 도시한 것이다. 표시 장치(90)는 액정 디스플레이나 유기 EL 디스플레이일 수 있으며, 구동 패널(91) 위에 매트릭스 방식으로 배열된 복수의 화소(10R, 10G 및 10B), 및 이들 화소(10R, 10G 및 10B)를 구동하는 구동 회로를 포함한다. 화소(10R, 10G 및 10B)는, 예를 들어, 각각, 적색(R),녹색(G) 및 청색(B)의 빛을 발하는 액정 표시 소자나 유기 EL 소자다. 이들 3 개의 화소(10R, 10G 및 10B)가 한 세트의 화소를 구성하며, 복수 세트의 화소들이 표시 영역(110)을 규정한다. 구동 패널(91) 위에 배치된 구동 회로는 영상 표시용의 드라이버로서 기능하는 신호선 구동 회로(120) 및 주사선 구동 회로(130)와, 화소 구동 회로(150)를 포함한다. 구동 패널(91)은 밀봉 패널(도시 생략)과 함께 결합되어 있으며, 이 밀봉 패널에 의해 화소(10R, 10G 및 10B) 및 구동 회로가 밀봉되어 있다.
도 11은 화소 구동 회로(150)의 등가 회로도다. 화소 구동 회로(150)는 박막 트랜지스터(1)를 트랜지스터 Tr1 및 Tr2로서 포함하는 액티브 타입으로 이루어진다. 트랜지스터 Tr1과 트랜지스터 Tr2 사이에는 캐패시터 Cs가 배치되며, 제1 전원 라인(Vcc)과 제2 전원 라인(GND) 사이에 화소(10R, 10G 및 10B) 중 임의 하나가 트랜지스터 Tr1에 직렬로 접속되어 있다. 이러한 화소 구동 회로(150)에서는, 복수의 신호선(120A)이 컬럼(column) 방향으로 연장되도록 배열되며, 복수의 주사선(130A)이 로우(row) 방향으로 연장되도록 배열되어 있다. 각 신호선(120A)은 신호선 구동 회로(120)에 접속되어, 신호선 구동 회로(120)로부터 신호선(120A)을 거쳐 트랜지스터 Tr2의 소스 전극에 영상 신호가 전달된다. 각 주사선(130A)은 주사선 구동 회로(130)에 접속되어, 주사선 구동 회로(130)로부터 주사선(130A)을 거쳐 트랜지스터 Tr2의 게이트 전극에 차례로 주사 신호가 전달된다.
도 12는 도 11에 도시된 화소(10R)(또는 화소(10G 또는 10B)) 및 박막 트랜지스터(1)를 포함한 구조를 도시한 것이다. 예를 들면, 화소(10R)(또는 화소(10G 또는 10B))는 층간 절연층(72) 위에 애노드로서 기능하는 하부 전극(92), 발광층(도시 생략)을 포함하는 유기층(93), 및 캐소드로서 기능하는 상부 전극(94)을 기판(11)의 측으로부터 기재된 순으로 포함한 유기 발광 소자다. 화소(10R, 10G 및 10B)는 화소 분리 절연막(95)에 의해 서로 분리되어 있다. 박막 트랜지스터(1)의 고정 전하 제어 전극(80)은 하부 전극(92)에 연속함으로써, 하부 전극(92)과 동일한 재료로 형성되어 있다.
하부 전극(92)은 화소(10R, 10G 및 10B) 각각 마다 제공되어 있다. 발광층으로부터의 빛이 하부 전극(92)을 통해 방사되면(보텀 방사형), 하부 전극(92)은 ITO, 산화 인듐 아연(IZO(등록상표)), 또는 SnO2 등의 투명 재료로 만들어진다. 발광층으로부터의 빛이 상부 전극(94)을 통해 방사되면(톱 방사형), 하부 전극(92)은 금(Au), 백금(Pt), 니켈(Ni), 크롬(Cr), 구리(Cu), 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo) 혹은 은(Ag) 등의 금속 원소의 단체 또는 합금으로 만들어진다. 하부 전극(92)은 투명 전극 및 반사 전극을 포함한 복합막일 수 있다..
유기층(93)은, 예를 들면, 하부 전극(92)의 측으로부터 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층을 기재된 순으로 포함한 다층 구조를 갖는다. 이들 중 발광층 이외의 층들은 필요에 따라 제공될 수 있다. 유기층(93)은 각 화소(10R, 10G 및 10B)로부터 발광된 색에 따라 상이한 구조를 가질 수 있다. 정공 주입층은 정공 주입 효율을 높이기 위한 것이며, 또한 누설을 방지하는 버퍼층으로도 기능한다. 정공 수송층은 발광층으로의 정공 수송 효율을 높인다. 발광층은 발광층에 전계를 인가하는 것에 의한 전자와 정공의 재결합에 의해 발광한다. 전자 수송층은 발광층으로의 전자 수송 효율을 높인다. 전자 주입층은, 예를 들면, 두께가 약 0.3 nm이며, LiF 또는 Li2O 등으로 형성된다.
예를 들어, 적색의 빛을 발하는 화소(10R)의 정공 주입층은 4, 4＇, 4”-트리스(3-메틸페닐페닐아미노)트리페닐아민(m-MTDATA) 혹은 4, 4’, 4”-트리스(2-나프틸페닐아미노)트리페닐아민(2-TNATA)을 함유한다. 화소(10R)의 정공 수송층은 비스[(N-나프틸)-N-페닐]벤지딘(α-NPD)을 함유할 수 있다. 화소(10R)의 발광층은 9,10-디-(2-나프틸)안트라신(ADN)에 2,6-비스[4´-메톡시디페닐아민)스티릴]-1, 5-디시아노나프탈렌(BSN)을 30 중량% 혼합한 혼합물을 함유할 수 있다. 화소(10R)의 전자 수송층은 8-하이드록시퀴놀린 알루미늄(Alq3)을 함유할 수 있다.
예를 들어, 녹색의 빛을 발생하는 화소(10G)의 정공 주입층은 m-MTDATA 혹은 2-TNATA를 함유할 수 있다. 화소(10G)의 정공 수송층은 α-NPD를 함유할 수 있다. 화소(10G)의 발광층은 ADN에 쿠마린 6(Coumarin 6)을 5 체적% 혼합한 혼합물을 함유할 수 있다. 화소(10G)의 전자 수송층은 Alq3를 함유할 수 있다.
예를 들어, 청색의 빛을 발생하는 화소(10B)의 정공 주입층은 m-MTDATA 혹은 2-TNATA를 함유할 수 있다. 화소(10B)의 정공 수송층은 α-NPD를 함유할 수 있다. 화소(10B)의 발광층은 ADN에 4, 4´-비스[2-{4-(N, N-디페닐아미노)페닐}비닐]비페닐(DPAVBi)을 2.5 중량% 혼합한 혼합물을 함유할 수 있다. 화소(10B)의 전자 수송층은 Alq3를 함유할 수 있다.
상부 전극(94)은 화소(10R, 10G 및 10B)의 공통 전극으로서 기능하고, 예를 들면, 두께가 5 nm 이상 50 nm이며, 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca) 또는 나트륨(Na) 등의 금속 원소의 단체 또는 합금으로 구성되어 있다. 이들 재료 중에서도, 마그네슘과 은의 합금(MgAg 합금), 및 알루미늄(Al)과 리튬(Li)의 합금(AlLi 합금)이 바람직하다. 상부 전극(94)은 금속 원소의 단체 또는 합금층 및 하부 전극(92)과 같은 투명 전극을 포함한 복합막일 수 있다.
화소 분리 절연막(95)은 하부 전극(92)과 상부 전극(94) 간에서의 절연성을 확보하고, 정확히 원하는 형상을 갖는 발광 영역을 규정하기 위한 것이다. 화소 분리 절연막(95)은 약 1 μm 두께의 산화 실리콘, 또는 폴리이미드 등의 감광성 수지로 구성될 수 있다. 화소 분리 절연막(95)은 발광 영역에 대응하는 개구부를 갖는다. 유기층(93) 및 상부 전극(94)이 화소 분리 절연막(95)의 상면까지 연장되어 있지만, 화소 분리 절연막(95)의 개구부의 부분만이 발광한다.
도 13은 화소(10R)(또는 화소(10G 또는 10B)) 및 박막 트랜지스터(1)를 포함한 또 다른 구조를 도시한 것이다. 이 예에서는, 박막 트랜지스터(1)의 고정 전하 제어 전극(80)이 상부 전극(94)과 연속되므로, 상부 전극(94)과 동일한 재료로 형성된다.
상부 전극(94)의 전압 강하를 방지하기 위해서, 화소(10R, 10G, 10B) 간의 화소 분리 절연막(95) 위에, 화소(10R, 10G, 10B) 간의 경계를 따라 보조 배선(도시 생략)을 제공할 수 있으며, 상부 전극(94)이 보조 배선에 접속된다. 이 경우에는, 박막 트랜지스터(1)의 고정 전하 제어 전극(80)은 보조 배선과 연속하도록 제공되며, 보조 배선과 동일한 재료로 형성될 수 있다.
이러한 구조를 갖는 표시 장치(90)는 다음 적용예 2 내지 6에 기술된 전자 기기에 사용될 수 있다.
<적용예 2>
도 14는 텔레비전 장치의 외관이다. 예를 들면, 텔레비전 장치는 전방 패널(310), 및 필터 유리(320)를 포함한 영상 표시부(300)를 포함한다.
<적용예 3>
도 15의 (a) 및 도 15의 (b)는 디지털 스틸 카메라의 외관이다. 예를 들어, 디지털 스틸 카메라는 플래시(flashlight)용의 발광부(410), 표시부(420), 메뉴 스위치(430) 및 셔터 릴리즈(440)를 포함한다.
<적용예 4>
도 16은 노트북 퍼스널 컴퓨터의 외관이다. 예를 들어, 노트북 퍼스널 컴퓨터는 본체(510), 문자 등을 입력할 수 있게 해주는 키보드(520) 및 영상을 표시하는 표시부(530)를 포함한다.
<적용예 5>
도 17은 비디오 카메라의 외관이다. 예를 들면, 비디오 카메라는 본체(610), 본체(610)의 전방 측에 배치된 피사체 촬영용 렌즈(620), 촬영용 스타트/스톱 스위치(630) 및 표시부(640)를 포함한다.
<적용예 6>
도 18의 (a) 내지 도 18의 (g)는 셀룰러 폰의 외관이다. 예를 들어, 셀룰러 폰은 결합부(힌지; 730)에 의해 결합되는 상측 케이싱(710) 및 하측 케이싱(720)을 가지며, 디스플레이(740), 서브 디스플레이(750), 픽처(picture) 라이트(760) 및 카메라(770)를 포함한다.
이상, 실시예를 들어서 본 발명을 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 여러 가지의 변형이 가능하다. 예를 들면, 각층의 재료 및 두께와, 층을 형성하는 방법 및 조건들은 상기 실시예에서 기술한 것들로만 한정되는 것은 아니다. 이들 층은 다른 조건 하에서 다른 방법으로 다른 두께의 다른 재료로 형성될 수 있다.
본 실시예는 액정 표시 장치 및 유기 EL 표시 장치 이외에, 무기 전계 발광(electroluminescence) 소자 및 전착(electrodeposition) 또는 전기변색성(electrochromic) 표시 소자 등의 다른 표시 소자를 이용하는 다른 표시 장치에도 적용가능하다.
통상의 기술자라면, 본원에 기술된 양호한 실시예에 대한 각종 변형 및 수정이 가능함을 이해할 것이다. 이러한 수정 및 변형은 목표로 한 효과를 약화시키지 않으면서 본 발명의 사상 및 범주 내에서 이루어질 수 있다. 따라서, 이러한 변형 및 수정은 첨부된 특허청구범위에 의해 커버되는 것으로 간주된다.
1: 박막 트랜지스터
11: 기판
20: 게이트 전극
30: 게이트 절연층
40: 산화물 반도체 층
40A: 채널 영역
50: 고정 전하 축적층
51: 버퍼층
60S: 소스 전극
60D: 드레인 전극
71: 보호막
72: 층간 절연층
80: 고정 전하 제어 전극
90: 표시 장치
91: 구동 패널
10R, 10G, 10B: 화소
120: 신호선 구동 회로
130: 주사선 구동 회로
150: 화소 구동 회로

Claims (38)

  1. 박막 트랜지스터로서,
    게이트 전극, 소스 전극 및 드레인 전극;
    상기 게이트 전극 위에 형성된 산화물 반도체 활성층;
    상기 산화물 반도체 활성층의 일부 위에 형성된 고정 전하 축적층; 및
    상기 고정 전하 축적층 위에 형성된 고정 전하 제어 전극
    을 포함하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 산화물 반도체 활성층과 상기 고정 전하 축적층 사이에 형성된 버퍼층을 더 포함하는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 버퍼층은 절연성 재료로 형성되며, 상기 고정 전하 축적층과 상기 산화물 반도체 활성층의 채널 영역 사이에 위치되는, 박막 트랜지스터.
  4. 제2항에 있어서,
    상기 버퍼층은 산화 실리콘으로 형성되며, 상기 고정 전하 축적층은 질화 실리콘막, 질화 알루미늄막 및 산화 알루미늄막으로 이루어지는 군에서 선택되는 적어도 하나의 막을 포함하는, 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 상에 층간 절연층을 더 포함하며, 상기 층간 절연층은 상기 고정 전하 축적층의 상면에 대향하는 개구부를 가지며, 상기 개구부의 내면 상에 상기 고정 전하 제어 전극이 배치되는, 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 버퍼층은 1 내지 50 ㎚의 두께를 갖는, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 고정 전하 축적층은 100 ㎚ 이하의 두께를 갖는, 박막 트랜지스터.
  8. 제2항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 활성층의 부분들 상에 제공되며, 또한 상기 버퍼층 및 상기 고정 전하 축적층의 양 측에 접촉하는, 박막 트랜지스터.
  9. 제2항에 있어서,
    상기 버퍼층은 절연성 재료로 형성되며, 상기 고정 전하 축적층에 저장된 전자들의 방전을 제어하도록 구성되는, 박막 트랜지스터.
  10. 제1항에 있어서,
    게이트 절연층, 상기 소스 전극 및 상기 드레인 전극의 표면 상에 형성된 보호막을 더 포함하며,
    상기 보호막은 상기 고정 전하 축적층과 상기 고정 전하 제어 전극 사이에 형성되며,
    상기 게이트 절연층은 상기 게이트 전극과 상기 산화물 반도체 활성층 사이에 형성되는, 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 게이트 절연층 및 상기 보호막의 부분들을 둘러싸는 층간 절연층을 더 포함하는, 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 층간 절연층은 상기 고정 전하 축적층의 상면에 대향하는 층간 절연성 개구부를 갖는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 고정 전하 제어 전극은 상기 층간 절연성 개구부 중 적어도 하면 및 측면 상에 배치되는, 박막 트랜지스터.
  14. 제2항에 있어서,
    상기 산화물 반도체 활성층은 채널 영역을 포함하며, 상기 버퍼층 및 상기 고정 전하 축적층은 상기 채널 영역 형상에 적어도 거의 대응하는 형상으로 형성되는, 박막 트랜지스터.
  15. 제10항에 있어서,
    상기 채널 영역 위에 있는 상기 보호막의 일부는 상기 보호막의 다른 부분보다 두께가 작은, 박막 트랜지스터.
  16. 제1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 활성층의 부분들 상에 제공되는, 박막 트랜지스터.
  17. 박막 트랜지스터의 제조 방법으로서,
    게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 산화물 반도체 활성층을 형성하는 단계;
    상기 산화물 반도체 활성층 위에 고정 전하 축적층을 형성하는 단계;
    상기 고정 전하 축적층 및 상기 산화물 반도체 활성층에 인접하여 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 고정 전하 축적층 위에 고정 전하 제어 전극을 형성하는 단계
    를 포함하는, 박막 트랜지스터의 제조 방법.
  18. 제17항에 있어서,
    상기 산화물 반도체 활성층과 상기 고정 전하 축적층 사이에 버퍼층을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조 방법.
  19. 제18항에 있어서,
    상기 버퍼층은 절연성 재료로 형성되며, 상기 고정 전하 축적층과 상기 산화물 반도체 활성층의 채널 영역 사이에 위치되는, 박막 트랜지스터의 제조 방법.
  20. 제19항에 있어서,
    상기 버퍼층은 산회 실리콘으로 형성되며, 상기 고정 전하 축적층은 질화 실리콘막, 질화 알루미늄막 및 산화 알루미늄막으로 이루어지는 군에서 선택되는 적어도 하나의 막을 포함하는, 박막 트랜지스터의 제조 방법.
  21. 제20항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 상에 층간 절연층을 형성하는 단계를 더 포함하며, 상기 층간 절연층은 상기 고정 전하 축적층의 상면에 대향하는 개구부를 가지며, 상기 개구부의 내면 상에 상기 고정 전하 제어 전극이 배치되는, 박막 트랜지스터의 제조 방법.
  22. 제21항에 있어서,
    상기 버퍼층은 1 ㎚ 내지 50 ㎚의 두께를 갖는, 박막 트랜지스터의 제조 방법.
  23. 제22항에 있어서,
    상기 고정 전하 축적층은 100 ㎚ 이하의 두께를 갖는, 박막 트랜지스터의 제조 방법.
  24. 제18항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 활성층의 부분들 상에 제공되며, 또한 상기 버퍼층 및 상기 고정 전하 축적층의 양 측에 접촉하는, 박막 트랜지스터의 제조 방법.
  25. 제18항에 있어서,
    상기 버퍼층은 절연성 재료로 형성되며, 상기 고정 전하 축적층에 저장된 전자들의 방전을 제어하도록 구성되는, 박막 트랜지스터의 제조 방법.
  26. 제17항에 있어서,
    게이트 절연층, 상기 소스 전극 및 상기 드레인 전극의 표면 상에 보호막을 형성하는 단계를 더 포함하며,
    상기 보호막은 상기 고정 전하 축적층과 상기 고정 전하 제어 전극 사이에 형성되며,
    상기 게이트 절연층은 상기 게이트 전극과 상기 산화물 반도체 활성층 사이에 형성되는, 박막 트랜지스터의 제조 방법.
  27. 제26항에 있어서,
    상기 게이트 절연층 및 상기 보호막의 부분들을 둘러싸는 층간 절연층을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조 방법.
  28. 제27항에 있어서,
    상기 층간 절연층은 상기 고정 전하 축적층의 상면에 대향하는 층간 절연성 개구부를 갖는, 박막 트랜지스터의 제조 방법.
  29. 제28항에 있어서,
    상기 고정 전하 제어 전극은 상기 층간 절연성 개구부 중 적어도 하면 및 측면 상에 배치되는, 박막 트랜지스터의 제조 방법.
  30. 제18항에 있어서,
    상기 산화물 반도체 활성층은 채널 영역을 포함하며, 상기 버퍼층 및 상기 고정 전하 축적층은 상기 채널 영역 형상에 적어도 거의 대응하는 형상으로 형성되는, 박막 트랜지스터의 제조 방법.
  31. 제26항에 있어서,
    상기 채널 영역 위에 있는 상기 보호막의 일부는 상기 보호막의 다른 부분보다 두께가 작은, 박막 트랜지스터의 제조 방법.
  32. 제17항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 활성층의 부분들 상에 제공되는, 박막 트랜지스터의 제조 방법.
  33. 박막 트랜지스터의 임계 전압을 증가시키는 방법으로서,
    고정 전하 제어 전극에 정(+) 전위를 인가하는 단계;
    드레인 전극에 부(-)를 전위를 인가하는 단계; 및
    고정 전하 축적층에 전자들을 주입시켜 상기 고정 전하 축적층에 상기 전자들을 저장시키는 단계
    를 포함하며,
    상기 전자들은 채널 전계에 의해 가속되거나, 상기 드레인 전극 근방에 위치된 산화물 반도체 활성층의 채널 영역으로부터 충돌 이온화에 의해 생성되는, 박막 트랜지스터의 임계 전압 증가 방법.
  34. 제33항에 있어서,
    소스 전극에 부(-) 전위를 인가하거나, 상기 소스 전극을 부유 상태로 만드는 단계를 더 포함하는, 박막 트랜지스터의 임계 전압 증가 방법.
  35. 제33항에 있어서,
    상기 고정 전하 축적층과 상기 산화물 반도체 활성층 사이에 버퍼층을 제공하여 상기 고정 전하 축적층에 저장된 고정 전하의 방전을 금지시키는 단계를 더 포함하는, 박막 트랜지스터의 임계 전압 증가 방법.
  36. 제33항에 있어서,
    상기 고정 전하 축적층은 절연성 재료로 형성되는, 박막 트랜지스터의 임계 전압 증가 방법.
  37. 표시 장치로서,
    기판;
    상기 기판 상에 형성된 박막 트랜지스터로서, 상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극의 표면 상에 배치된 게이트 절연층, 상기 게이트 절연층 상에 채널 영역을 포함한 산화물 반도체 층, 상기 채널 영역 위에 형성된, 상면을 가지며 절연성 재료로 형성된 고정 전하 축적층, 각각 상기 산화물 반도체 층에 전기적으로 연결된 소스 전극 및 드레인 전극, 및 상기 고정 전하 축적층의 상면 측에 배치된 고정 전하 제어 전극을 포함하는 박막 트랜지스터; 및
    상기 기판 상에 형성된 화소
    를 포함하는, 표시 장치.
  38. 제37항에 있어서,
    상기 화소는 하부 전극, 발광층을 포함한 유기층 및 상부 전극을 상기 기판 측으로부터 기재된 순으로 포함하는 유기 발광 소자이며, 상기 고정 전하 축적층은 상기 하부 전극 또는 상기 상부 전극과 동일한 재료로 형성되는, 표시 장치.
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