KR20110135803A

KR20110135803A - 스위칭 전원장치

Info

Publication number: KR20110135803A
Application number: KR1020110048314A
Authority: KR
Inventors: 마사루 나카무라
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2010-06-11
Filing date: 2011-05-23
Publication date: 2011-12-19
Also published as: KR101330573B1; JP5556404B2; JP2011259659A; US20110304309A1; CN102281001B; CN102281001A; US8704505B2

Abstract

(과제)
본 발명은, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 로드 레귤레이션 특성이 양호한 스위칭 전원장치를 제공한다.
(해결수단)
입력전압에 접속된 하이 사이드 MOSFET(11)와, 하이 사이드 MOSFET(11)의 스위칭 주파수에 동기된 램프신호를 생성하는 램프 제너레이터(18)와, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭에 따른 진폭신호(Comp)를 생성하는 진폭신호 생성부(제2피드백 제어회로(2))와, 램프 제너레이터(18)에 의하여 생성된 램프신호와 출력전압에 따른 크기의 피드백 신호(FB)와 제1기준전압(REF)에 의거하여 하이 사이드 MOSFET(11)의 온 타이밍을 제어함과 아울러, 진폭신호(Comp)와 입력전압(Vin)과 출력전압(Vout)에 의거하여 하이 사이드 MOSFET(11)의 온 폭을 제어하는 제1피드백 제어회로(1)를 구비한다.

Description

스위칭 전원장치{SWITCHING POWER SUPPLY DEVICE}

본 발명은, 직류안정화 전압(直流安定化電壓)을 공급하는 스위칭 전원장치(switching 電源裝置)에 관한 것이다.

화상엔진(畵像 engine)이나 CPU 등의 디지털 신호처리 LSI의 전원전압을 공급하는 DC·DC 컨버터에는, 다이나믹하게 변동되는 디지털 부하에 대하여, 출력전압의 변동폭을 매우 억제하는 높은 부하응답성능이 요구되지만, 출력전압과 기준전압을 비교하기 위하여 에러 앰프(error amp)를 탑재한 DC·DC 컨버터는, 상기 에러 앰프가 지연요소의 주요인이 되어, 부하응답성능이 악화된다는 문제점을 갖는다. 여기에서 지연요소의 주요인인 에러 앰프를 탑재하지 않음으로써 디지털 부하의 요구에 대한 부하응답성능을 향상시킨 PFM(주파수 변조) 제어의 리플 컨버터(ripple converter)가 제안되어 널리 사용되고 있다.

고전적인 PFM 리플 컨버터는, 출력전압의 리플전압을 검출하여 제어를 하는 방식이기 때문에, 충분한 리플신호를 얻기 위하여 출력콘덴서에는 ESR(Equivalent Series Resistance : 등가직렬저항)이 큰 전해콘덴서 등이 필요하여, 시스템의 소형화에 방해가 되고 있었다.

최근에 이르러서는, 선행기술의 일례로 나타내는 특허문헌1, 2와 같이 ESR에 의한 리플을 상정한 Ramp 신호를, 피드백 전압 혹은 기준전압측에 중첩함으로써 ESR이 작은 세라믹 콘덴서(ceramic condenser)를 출력콘덴서로서 사용한 경우에도 안정적으로 동작할 수 있는 제품이 많이 제안되어 제품화 되고 있다.

도13은 특허문헌1, 2에 기재된 내용을 포함하는 종래의 스위칭 전원장치의 구성을 나타내는 회로도이다. 또한 도14는 종래의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다. 이들 도면을 참조하여, 일반적인 온 폭 고정형(on 幅固定型)의 리플제어방식을 채용한 스위칭 전원장치의 동작에 대하여 설명한다. 또 특허문헌1, 2에는, Ramp 신호를 피드백 신호에 중첩하는 방식이 함께 개시되어 있지만, 이 방식은 Ramp 신호를 기준전압에 중첩하는 방식과 동작적으로 등가(等價)이기 때문에, 뒤에서의 설명을 간략화하기 위하여 Ramp 신호를 기준전압에 중첩하는 방식으로 변경하여 설명한다.

도13에 있어서, 램프 제너레이터(ramp generater)(18)는 ESR의 리플신호를 상정한 Ramp 신호를 생성하여, 중첩회로(重疊回路)(3)에 출력한다. 중첩회로(3)는, 제1기준전압(REF)에 정(正)의 경사를 가지는 Ramp 신호를 중첩한 제2기준전압(REF2)을 생성하여, 피드백 비교기(feedback comperater)(4)의 비반전입력에 출력한다.

한편 피드백 전압(FB)은 피드백 비교기(4)의 반전입력에 출력된다. 이 피드백 전압(FB)은, 출력전압(Vout)을 피드백 분압저항(feedback 分壓抵抗)(16과 17)에 의하여 분압한 전압이다. 피드백 전압(FB)이 제2기준전압(REF2)을 하회하면, 피드백 비교기(4)는 바로 FB_TRG 신호를 원숏회로(one-shot 回路)(5)에 출력한다.

원숏회로(5)는 피드백 비교기(4)에 의하여 출력된 FB_TRG 신호를 받아, 일정한 시간폭의 ON_TRG 신호를 생성하여, 온 타이머(on timer)(7b)의 Set 단자에 출력한다.

한편 피드포워드 회로(feedforward 回路)(6b)는 입력전압(Vin)이나 출력전압(Vout)의 설정이 변경되더라도 일정한 스위칭 주파수를 유지하기 때문에, 입력전압(Vin)과 출력전압(Vout)을 검출하여, Vin에 비례하고 Vout에 반비례하는 피드포워드 신호(Iton)를 생성하여, 온 타이머(7)의 Adj 단자에 출력한다.

온 타이머(7)는 원숏회로(5)에 의하여 출력된 ON_TRG 신호를 트리거로 하여, 피드포워드 신호(Iton)에 따른 Ton 신호를 드라이브 로직(drive logic)(8)에 출력한다. 피드포워드 신호(Iton)가 커진 만큼 Ton 신호의 시간폭은 좁아진다.

드라이브 로직(8)은, 온 타이머(8)에 의하여 출력된 Ton 신호에 의거하여 하이 사이드 드라이버(9)의 구동신호(Hon)와 로우 사이드 드라이버(10)의 구동신호(Lon)를 출력함과 동시에, 회생기간이 종료되어 인덕터(13)에 흐르는 전류(IL)의 극성이 반전된 것을 SW 신호에 의하여 검출하여, 구동신호(Lon)를 하이(high)로부터 로우(low)로 절환함으로써 로우 사이드 MOSFET(low sode MOSFET)(12)를 오프 시켜서, 인덕터 전류(IL)의 과대한 역류를 방지함으로써 필요 없는 손실의 발생을 방지하는 기능을 구비하고 있다.

하이 사이드 드라이버(high side driver)(9)는, 드라이브 로직(8)에 의하여 출력된 Hon 신호에 의거하여 하이 사이드 MOSFET(11)의 게이트를 구동함으로써, 인덕터(13)를 통하여 출력콘덴서(14)와 출력부하(15)에 에너지를 공급한다.

로우 사이드 드라이버(10)는, 드라이브 로직(8)에 의하여 출력된 Lon 신호에 의거하여 로우 사이드 MOSFET(12)의 게이트를 구동하고, 하이 사이드 MOSFET(11)가 오프 된 후의 인덕터 전류(IL)의 회생기간에 로우 사이드 MOSFET(12)를 온 시킴으로써 도통(導通) 손실을 저감시킨다.

이와 같이 도13에 나타나 있는 종래의 스위칭 전원장치는, 상기한 일련의 동작에 의하여 출력부하전류(Iout)가 경부하(輕負荷)로부터 중부하(重負荷)로 급변하여 출력전압(Vout)이 저하되었을 때에, 바로 하이 사이드 MOSFET를 온 시킴으로써 높은 부하응답성을 실현시키고 또한 고전적인 리플제어방식에서는 불가능하였던 출력콘덴서의 세라믹 콘덴서화를 실현할 수 있다.

미국 특허 제6583610호 일본국 공개특허 특개2008-728912호 공보

그러나 특허문헌1, 2에 나타나 있는 바와 같은 일정한 경사의 Ramp 신호를 피드백 전압(FB) 혹은 기준전압(REF)에 중첩하는 방식은, 출력부하전류(Iout)가 변화되어 스위칭 주파수가 변화되었을 때에 Ramp 신호의 진폭이 변화됨에 따라 출력전압(Vout)도 변동되어, DC·DC 컨버터의 중요 특성인 로드 레귤레이션(load regulation)이 악화되어 버린다는 결점을 갖는다. 구체적으로는 도14에 나타나 있는 타이밍 차트를 사용하여 설명한다.

출력부하전류(Iout)가 중부하로부터 경부하로 급변하면, 출력전압(Vout)은 순간적으로 뛰어오른다. 그 후에 시간의 경과와 함께 출력전압(Vout)이 저하되어, Ramp 신호가 중첩된 제2기준전압(REF2)의 정점전위(頂点電位)를 피드백 신호(FB)가 하회하였을 때에, 원숏회로(5)는 온 트리거 신호(ON_TRG)를 출력한다. 이에 따라 하이 사이드 MOSFET(11)는 온 되지만, 출력부하전류(Iout)가 적은 만큼 하이 사이드 MOSFET(11)의 온 타이밍은 시간이 늦어지게 된다. 즉 출력부하전류(Iout)가 적은 만큼 하이 사이드 MOSFET(11)의 스위칭 주파수는 낮아지게 된다.

스위칭 주파수가 낮아지게 되면, 제1기준전압(REF)에 중첩되는 Ramp 신호의 진폭이 증가하기 때문에, 제2기준전압(REF2)은 중부하 시와 비교하여 큰 값이 된다. 이 결과 로드 레귤레이션 특성은 악화된다. 도14에 나타나 있는 바와 같이 출력전압(Vout)은 경부하로부터 중부하로 변화되었을 경우에 있어서도 급락하고, 그 후에 있어서도 회복되지 않기 때문에, 경부하 시와 중부하 시에서 큰 전압차를 가지고 있다고 말할 수 있어, 로드 레귤레이션 특성이 좋다고는 말하기 어렵다.

로드 레귤레이션을 개선하기 위해서는 제2기준전압(REF2)에 중첩되는 Ramp 진폭량을 감소시킬 필요가 있지만, 이 경우에 있어서의 스위칭 전원장치는 소형화가 요구되고 있기 때문에 세라믹 콘덴서(ceramic condenser) 등의 저ESR의 콘덴서를 출력콘덴서로서 사용하고 있어, 동작이 불안정하게 된다는 문제점이 재부상한다.

본 발명은 상기한 종래기술의 문제점을 해결하는 것으로서, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 로드 레귤레이션 특성의 양호한 스위칭 전원장치를 제공하는 것을 과제로 한다.

이 발명에 관한 스위칭 전원장치는, 상기 과제를 해결하기 위하여, 입력전압에 접속된 주스위칭 소자(主switching 素子)와, 상기 주스위칭 소자의 스위칭 주파수에 동기(同期)된 램프신호를 생성하는 램프신호 생성부(ramp信號生成部)와, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭에 따른 진폭신호를 생성하는 진폭신호 생성부(振幅信號生成部)와, 상기 램프신호 생성부에 의하여 생성된 램프신호와 출력전압에 따른 크기의 피드백 신호와 제1기준전압에 의거하여 상기 주스위칭 소자의 온 타이밍을 제어함과 아울러, 상기 진폭신호 생성부에 의하여 생성된 진폭신호와 상기 입력전압과 상기 출력전압에 의거하여 상기 주스위칭 소자의 온 폭(on 幅)을 제어하는 제어부(制御部)를 구비하는 것을 특징으로 한다.

본 발명에 의하면, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 로드 레귤레이션 특성이 양호한 스위칭 전원장치를 제공할 수 있다.

도1은 본 발명의 실시예1의 형태의 스위칭 전원장치의 구성을 나타내는 회로도이다.
도2는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 램프 제너레이터의 상세한 구성을 나타내는 회로도이다.
도3은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 중첩회로의 상세한 구성을 나타내는 회로도이다.
도4는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 샘플홀드 회로의 상세한 구성을 나타내는 회로도이다.
도5는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 피드포워드 회로의 상세한 구성을 나타내는 회로도이다.
도6은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 온 타이머의 상세한 구성을 나타내는 회로도이다.
도7은 본 발명의 실시예1의 형태의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다.
도8은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 출력전류에 대한 하이 사이드 MOSFET의 온 폭을 나타내는 도면이다.
도9는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 출력전류에 대한 스위칭 주파수를 나타내는 도면이다.
도10은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 출력전류에 대한 출력전압을 나타내는 도면이다.
도11은 본 발명의 실시예2의 형태의 스위칭 전원장치의 구성을 나타내는 회로도이다.
도12는 본 발명의 실시예2의 형태의 스위칭 전원장치에 있어서의 중첩회로의 상세한 구성을 나타내는 회로도이다.
도13은 종래의 스위칭 전원장치의 구성을 나타내는 회로도이다.
도14는 종래의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다.

이하, 본 발명의 스위칭 전원장치의 실시형태를 도면에 의거하여 상세하게 설명한다.

(실시예1)

이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다. 우선 본 실시예의 구성을 설명한다. 도1은 본 발명의 실시예1의 스위칭 전원장치의 구성을 나타내는 회로도이다. 또 도1에 있어서, 도13에 있어서의 종래 장치의 구성요소와 동일 내지 균등한 것은, 상기와 동일한 부호를 사용하여 나타내고, 이에 대한 중복된 설명을 생략한다.

이 스위칭 전원장치(switching 電源裝置)는, 도1에 나타나 있는 바와 같이 제1피드백 제어회로(first feedback 制御回路)(1), 제2피드백 제어회로(second feedback 制御回路)(2), 중첩회로(重疊回路)(3), 하이 사이드 MOSFET(high side MOSFET)(11), 로우 사이드 MOSFET(low side MOSFET)(12), 인덕터(13), 출력평활콘덴서(出力平滑 condenser)(14), 출력부하(出力負荷)(15), 피드백 저항(16) 및 피드백 저항(17)으로 구성된다.

또한 제1피드백 제어회로(1)는, 피드백 비교기(feedback comparator)(4), 원숏회로(one-shot 回路)(5), 피드포워드 회로(feedforward 回路)(6), 온 타이머(on timer)(7), 드라이브 로직(drive logic)(8), 하이 사이드 드라이버(high side driver)(9) 및 로우 사이드 드라이버(low side driver)(10)로 구성된다.

또한 제2피드백 제어회로(2)는, 램프 제너레이터(ramp generator)(18), 샘플홀드 회로(sample hold 回路)(19), 에러 앰프(error amp)(20), 위상보상 저항(21) 및 위상보상 콘덴서(22)로 구성된다.

즉 본 실시예의 스위칭 전원장치는, 도13에 나타나 있는 종래의 스위칭 전원장치에 대하여, 제2피드백 제어회로(2)를 구비하는 점에서 다르다.

하이 사이드 MOSFET(11)는, 본 발명의 주스위칭 소자에 대응하여 드레인 단자가 입력전압(Vin)에 접속되어 있다. 또한 하이 사이드 MOSFET(11)의 소스 단자는, 로우 사이드 MOSFET(12)의 드레인 단자에 접속되어 있음과 아울러, 인덕터(13)를 통하여 출력부하(15)에 접속되어 있다. 즉 본 실시예의 스위칭 전원장치는, 하이 사이드 MOSFET(11)와 로우 사이드 MOSFET(12)의 스위칭 동작에 의하여 입력전압을 소정의 전압으로 변환하여 출력부하(15)에 공급한다.

메이저 루프(major loop)인 제1피드백 제어회로(1)는, 출력부하(15)가 경부하(輕負荷)로부터 중부하(重負荷)로 급변하였을 경우 등에 있어서, 다이나믹 하게 변화되는 부하에 대하여, 에러 앰프를 통하지 않고 고속으로 동작함으로써 출력전압(Vout)의 변화폭을 최소한으로 억제하는 기능을 한다.

이에 대하여 마이너 루프(minor loop)인 제2피드백 제어회로(2)는, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭을 감지하고, 이 진폭이 출력부하전류(Iout)에 의존하지 않고 일정하게 되도록 하이 사이드 MOSFET(11)의 온 폭(on 幅)을 최적으로 제어함으로써 스위칭 주파수(Fsw)를 일정하게 유지한다. 이 결과 정적(靜的 ; static)인 부하변동에 대해서는, 제2기준전압(REF2)의 피크전압은 항상 일정하게 유지되기 때문에, 선행기술의 문제점이었던 로드 레귤레이션(load regulation) 특성을, 제어 안정성을 희생시키지 않고 대폭적으로 개선할 수 있다.

램프 제너레이터(18)는, 본 발명의 램프신호 생성부(ramp信號生成部)에 대응하고, 주스위칭 소자의 스위칭 주파수에 동기(同期)된 램프신호를 생성한다. 도2는 본 실시예의 스위칭 전원장치에 있어서의 램프 제너레이터(18)의 상세한 구성을 나타내는 회로도이다. 램프 제너레이터(18)는, 도2에 나타나 있는 바와 같이 원숏회로(181), 인버터(182), Pch MOSFET(183), 콘덴서(184), 정전류(定電流)(I1) 및 하한 클램프 전압(下限 clamp 電壓)(V2)으로 구성되어 있다.

원숏회로(181)는 하이 사이드 드라이버(9)에 의하여 출력된 구동신호(Hon)를 받고, Hon이 하이로 절환되었을 때에 Pch MOSFET(183)를 예를 들면 100ns 정도의 매우 짧은 기간만 온 시킨다. 이에 따라 콘덴서(184)는 전원전압(REG)까지 매우 짧은 시간에 충전된다.

그 후에 Pch MOSFET(183)가 오프 되면, 콘덴서(184)에 축적된 전하는, 정전류(I1)에 의하여 서서히 빠져나간다. 그 결과, 램프 제너레이터(18)는 ESR의 리플신호를 상정한 램프신호를 생성할 수 있고, 생성된 램프신호를 중첩회로(3)와 샘플홀드 회로(19)에 출력한다.

중첩회로(3)는, 본 발명의 제1중첩회로에 대응하고, 램프 제너레이터(18)에 의하여 생성된 램프신호(도1에서의 Ramp)의 진폭 및 주파수에 대응한 정(正)의 경사를 구비하는 제2램프신호를 생성함과 아울러, 생성된 제2램프신호를 제1기준전압(도1에 있어서의 REF : 0.5V)에 중첩시켜서 제1중첩신호(도1에 있어서의 REF2)를 생성한다.

도3은 본 실시예의 스위칭 전원장치에 있어서의 중첩회로(3)의 상세한 구성을 나타내는 회로도이다. 중첩회로(3)는, NPN 트랜지스터(31), PNP 트랜지스터(32), 저항(33), Nch MOSFET(34, 35), Pch MOSFET(36, 37), 저항(38) 및 정전류원(定電流源)(I2)으로 구성된다.

램프 제너레이터(18)에 의하여 생성된 램프신호는, NPN 트랜지스터(31)와 PNP 트랜지스터(32)에 의한 버퍼회로(buffer 回路)에 의하여 임피던스 변환되어, PNP 트랜지스터(32)의 에미터에 램프신호와 대략 동일한 전압레벨의 Ramp2 신호가 출력된다. 이 때문에 저항(33)의 양단에는, REG-Ramp2의 전위차가 발생되어, 램프신호의 변화에 따른 전류신호(I3)가 생성된다. 이 전류신호(I3)는, Nch MOSFET(34, 35)에 의한 커런트 미러회로(current mirror 回路)와, Pch MOSFET(36, 37)에 의한 커런트 미러 회로를 통하여 저항(38)에 출력됨으로써 전압변환된다.

이에 따라 중첩회로(3)는, 저항(38)의 고전위측 단자에 있어서, 직류안정전압인 제1기준전압(REF)에 대하여 Ramp에 대응한 정의 경사를 구비하는 제2램프신호를 중첩시켜서, 제2기준전압(REF2)(본 발명의 제1중첩신호에 대응)을 생성하여, 피드백 비교기(4)의 비반전입력단자에 출력한다.

제2피드백 제어회로(2)에 설치된 샘플홀드 회로(19), 에러 앰프(20), 위상보상 저항(21) 및 위상보상 콘덴서(22)는, 본 발명의 진폭신호 생성부(振幅信號生成部)에 대응하고, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭에 따른 진폭신호(도1에 있어서의 Comp)를 생성한다.

샘플홀드 회로(19)는 램프 제너레이터(18)에 의하여 생성된 램프신호의 곡전압(谷電壓)을 유지한다. 도4는 본 실시예의 스위칭 전원장치에 있어서의 샘플홀드 회로(19)의 상세한 구성을 나타내는 회로도이다. 샘플홀드 회로(19)는, 도4에 나타나 있는 바와 같이 버퍼회로(191), 스위치(192) 및 콘덴서(193)로 구성된다.

버퍼회로(191)는 램프신호를 임피던스 변환한 신호를 출력하고, 램프신호가 곡전압이 되는 타이밍에 맞추어서 온 타이머(7)에 의한 샘플링 신호(Spl)에 의거하여 스위치(192)가 일정한 샘플링 시간 온 됨으로써 콘덴서(193)를 충전한다. 이 때문에 콘덴서(193)는, 다음의 샘플링 기간이 오기까지의 사이에 램프신호의 곡전압값(Valley)을 유지한다.

에러 앰프(20)는, 본 발명의 오차증폭기(誤差增幅器)에 대응하고, 샘플홀드 회로(19)에 의하여 유지된 곡전압(Valley)과 제2기준전압(도1에 있어서의 V1)을 비교하고, 비교결과에 따른 오차증폭신호를 생성하여 진폭신호(Comp)로서 출력한다. 즉 에러 앰프(20)는 곡전압(Valley)과 기준전압(V1)을 비교하여, 저항(21)과 콘덴서(22)에 의하여 위상보상된 진폭신호(Comp)를 피드포워드 회로(6)에 출력한다.

제1피드백 제어회로(1)는, 본 발명의 제어부(制御部)에 대응하고, 램프 제너레이터(18)에 의하여 생성된 램프신호와 출력전압(Vout)에 따른 크기의 피드백 신호(FB)와 제1기준전압(REF)에 의거하여 주스위칭 소자의 온 타이밍을 제어함과 아울러, 진폭신호 생성부에 의하여 생성된 진폭신호(Comp)와 입력전압(Vin)과 출력전압(Vout)에 의거하여 주스위칭 소자의 온 폭을 제어한다.

도5는 본 실시예의 스위칭 전원장치에 있어서의 피드포워드 회로(6)의 상세한 구성을 나타내는 회로도이다. 피드포워드 회로(6)는, 도5에 나타나 있는 바와 같이 전압전류 변환회로(電壓電流變換回路)(61, 62, 63)와, 제산회로(除算回路)(64, 65)의 조합으로 구성되어 있다.

전압전류 변환회로(61)는 입력전압(Vin)을 전류변환함으로써 전류신호(Ivin)를 생성한다. 또한 전압전류 변환회로(62)는 출력전압(Vout)을 전류변환함으로써 전류신호(Ivout)를 생성한다. 마찬가지로 전압전류 변환회로(63)는 진폭신호(오차증폭전압)(Comp)를 전류변환함으로써 전류신호(Icomp)를 생성한다.

제산회로(64)는 전류신호(Ivin)를 전류신호(Ivout)로 나눈 전류신호(Ifw)를 후단의 제산회로(65)에 출력한다. 제산회로(65)는 전류신호(Ifw)를 전류신호(Icomp)로 나눈 전류신호(Iton)를 생성한다. 이 Iton의 계산식은 Iton = K × Vin / (Vout × Comp)로 주어진다. 여기에서 K는 입력전압(Vin), 출력전압(Vout), 진폭신호(Comp)를 전류신호로 변환하였을 때의 변환계수이며, 저항값에 반비례하는 차원을 가지고 있다.

이렇게 하여 피드포워드 회로(6)는 입력전압(Vin)에 비례하고, 출력전압(Vout)에 반비례한 출력전류(Iton)를 온 타이머(7)의 Adj 단자에 출력한다. 피드포워드 회로(6)의 동작에 의하여 제1피드백 제어회로(1)는, 스위칭 주파수가 입출력조건에 따르지 않고 일정하게 되도록 하이 사이드 MOSFET(11)의 온 폭을 제어하고 또한 제2피드백 제어회로에 의하여 출력된 진폭신호(오차증폭신호)(Comp)에 반비례하는 특성을 Iton에 갖게 함으로써 램프신호의 곡전압(Valley)이 기준전압(V1)과 같아지게 되도록 하이 사이드 MOSFET(11)의 온 폭을 제어한다.

제1피드백 제어회로(1)는, 피드포워드 회로(6)를 구비함으로써 진폭신호 생성부에 의하여 출력된 진폭신호(오차증폭신호)(Comp)에 의거하여, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭이 소정의 값을 유지하도록 주스위칭 소자인 하이 사이드 MOSFET(11)의 온 폭을 제어한다.

피드백 비교기(4)는 피드백 전압(FB)과 제2기준전압(REF2)을 비교하여, 피드백 전압(FB)이 제2기준전압(REF2)의 정상(頂上) 전압을 하회하였을 때에 FB_TRG 신호를 출력한다. 원숏회로(5)는 피드백 비교기(4)에 의하여 출력된 FB_TRG 신호에 의거하여 ON_TRG 신호를 생성하여, 온 타이머(7)의 Set 단자에 출력한다.

도6은 본 실시예의 스위칭 전원장치에 있어서의 온 타이머(7)의 상세한 구성을 나타내는 회로도이다. 온 타이머(7)는, 도6에 나타나 있는 바와 같이 콘덴서(71), 비교기(72), AND 회로(73), 원숏회로(74), 인버터 회로(75) 및 스위치(76)로 구성된다.

스위치(76)는 원숏회로(5)에 의하여 출력된 ON_TRG 신호에 의거하여 일정시간 온 된다. 콘덴서(71)는, 스위치(76)가 온 됨으로써 축적한 전하를 매우 짧은 시간에 방전한다. 이에 따라 비교기(72)의 논리출력레벨이 하이가 되어, 원숏회로(74)는 일정시간의 샘플링 신호(Spl)를 출력한다.

원숏회로(74)에 의한 샘플링 기간이 종료된 후에, AND 회로(73)는 출력신호인 드라이브 로직 제어신호(Ton)를 하이로 한다. 그 후에 콘덴서(71)는 피드포워드 전류신호(Iton)에 의하여 충전을 시작한다. 콘덴서(71)의 전위가 임계값(V3)에 도달되면, 비교기(72)가 출력레벨을 로우로 절환하기 때문에, AND 회로(73)는 드라이브 로직 제어신호(Ton)를 로우로 한다.

드라이브 로직(8)은, 온 타이머(7)에 의하여 출력된 드라이브 로직 제어신호(Ton)에 의거하여 하이 사이드 드라이버(9)의 구동신호(Hon)와, 상기 구동신호(Hon)와 역상(逆相)의 로우 사이드 드라이버(10)의 구동신호(Lon)를 출력한다. 또한 드라이브 로직(8)은, 인덕터(13)의 회생기간이 종료되어 인덕터(13)에 흐르는 전류(IL)의 극성이 반전된 것을 SW 전압에 의거하여 검출하여, 로우 사이드 구동신호(Lon)를 로우로 절환한다. 이에 따라 로우 사이드 MOSFET(12)가 오프 되기 때문에, 스위칭 전원장치는 인덕터 전류(IL)의 과대한 역류를 억제하여, 필요 없는 손실 발생을 방지한다.

하이 사이드 드라이버(9)는, 드라이브 로직(8)에 의하여 출력된 Hon 신호에 의거하여 하이 사이드 MOSFET(11)의 게이트를 구동하여, 인덕터(13)를 통하여 출력콘덴서(14) 및 출력부하(15)에 에너지를 공급한다.

로우 사이드 드라이버(10)는, 드라이브 로직(8)에 의하여 출력된 Lon 신호에 의거하여 로우 사이드 MOSFET(12)의 게이트를 구동하여, 하이 사이드 MOSFET(11)가 오프 된 후의 인덕터 전류(IL)의 회생기간에 로우 사이드 MOSFET(12)를 온 시킴으로써 도통 손실을 저감시킨다.

상기한 피드백 비교기(4), 원숏회로(5), 온 타이머(7), 드라이브 로직(8) 및 하이 사이드 드라이버(9)의 동작으로부터 알 수 있는 바와 같이 제1피드백 제어회로(1)는, 중첩회로(3)에 의하여 생성된 제1중첩신호(REF2)와 피드백 신호(FB)를 비교하여, 피드백 신호(FB)가 제1중첩신호를 하회한 경우에 주스위칭 소자인 하이 사이드 MOSFET(11)가 온 되도록 온 타이밍을 제어한다.

다음에 상기한 바와 같이 구성된 본 실시형태의 작용을 설명한다. 특히 램프신호의 진폭이 일정하게 되도록 제어함으로써, 로드 레귤레이션 특성이 대폭적으로 향상되는 메커니즘에 대하여 도7을 참조하여 설명한다.

도7은 본 실시예의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다. 출력부하전류(Iout)가 경부하 또한 일정한 상태에서는, 샘플홀드 회로(19), 에러 앰프(20) 및 피드포워드 회로(6)의 동작에 의하여 램프신호(Ramp)의 곡전압(Valley)과 기준전압(V1)은 같아지게 되도록 제어된다.

다음에 출력부하전류(Iout)가 중부하로 급변되면, 출력전압(Vout)의 저하에 따라 피드백 전압(FB)은 저하된다. 피드백 전압(FB)이 제2기준전압(REF2) 이하가 되면, 피드백 비교기(4)의 비교결과에 의거하여 원숏회로(5)는 ON_TRG 신호를 출력한다. 이 ON_TRG 신호를 계기로 하여 하이 사이드 MOSFET(11)는 바로 온 된다. 이 때에 램프신호의 곡전압(Valley)이 상승되기 때문에, Valley와 기준전압(V1)과의 사이에 오차가 발생한다.

제2피드백 제어회로(2) 내의 에러 앰프(20)는, 이 오차를 소거하도록 진폭신호(Comp)를 상승시켜서 출력한다. 진폭신호(Comp)의 상승에 반비례하여, 피드포워드 회로(6)에 의한 피드포워드 전류(Iton)는 저하된다. 온 타이머(7)는, 피드포워드 신호(Iton)가 저하되어 있기 때문에, Ton 신호의 시간폭을 넓혀서 출력한다.

결과로서, 제1피드백 제어회로(1)는 하이 사이드 MOSFET(11)의 온 폭이 넓어지는 방향으로 제어를 한다. 즉 제1피드백 제어회로(1)는, 진폭신호 생성부에 의하여 생성된 진폭신호(Comp)에 의거하여, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭이 소정의 값 미만인 경우에, 주스위칭 소자인 하이 사이드 MOSFET(11)의 온 폭을 넓히도록 제어한다.

하이 사이드 MOSFET(11)의 온 폭이 넓어지면, 입력전압(Vin)과 출력전압(Vout)의 비율에 의하여 대략 결정되는 온 듀티(on duty)를 일정하게 유지하도록 스위칭 주파수가 저하되어, 결국 경부하 시의 스위칭 주파수(Fsw1)와 중부하 시의 스위칭 주파수(Fsw2)는 같아지게 되도록 제어된다. 이에 따라 램프신호의 곡전압(Valley)은 기준전압(V1)과 같아지기 때문에, 제2기준전압(REF2)에 중첩되는 ΔREF의 진폭도 부하전류(Iout)에 의존하지 않고 일정하게 되도록 제어된다(도7에서 말하는 ΔREF1 = ΔREF2).

피드백 전압(FB)이 상승하고, 램프신호의 곡전압(Valley)이 하강하여 Valley와 기준전압(V1)과의 사이에 오차가 발생하였을 경우에 있어서도, 제2피드백 제어회로(2) 내의 에러 앰프(20)는 이 오차를 소거하도록 진폭신호(Comp)를 하강시켜서 출력한다. 그 결과 제1피드백 제어회로(1)는 하이 사이드 MOSFET(11)의 온 폭이 좁아지는 방향으로 제어를 한다. 즉 제1피드백 제어회로(1)는, 진폭신호 생성부에 의하여 생성된 진폭신호(Comp)에 의거하여, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭이 소정의 값 이상인 경우에, 주스위칭 소자인 하이 사이드 MOSFET(11)의 온 폭을 좁히도록 제어한다.

하이 사이드 MOSFET(11)의 온 폭이 좁아지면, 스위칭 주파수가 상승하여, 결과로서 경부하 시의 스위칭 주파수(Fsw1)와 중부하 시의 스위칭 주파수(Fsw2)는 같아지게 되도록 제어된다. 이에 따라 램프신호의 곡전압(Valley)은 기준전압(V1)과 같아지게 되기 때문에, 제2기준전압(REF2)에 중첩되는 ΔREF의 진폭도 부하전류(Iout)에 의존하지 않고 일정하게 되도록 제어된다(도7에서 말하는 ΔREF1 = ΔREF2).

이와 같이 부하급변 등의 다이나믹한 부하변동에 대해서는, 메이저 루프인 제1피드백 제어회로가 에러 앰프를 통하지 않고 고속으로 반응함으로써 출력전압(Vout)의 변화를 최소한으로 억제하고, 반대로 정적인 부하변화에 대해서는, 에러 앰프(20)를 사용하여 램프신호의 진폭이 일정하게 유지되도록 제어함으로써, 본 실시예의 스위칭 전원장치는 종래의 문제점이었던 로드 레귤레이션 특성을 제어의 안정성을 희생하지 않고 대폭적으로 개선할 수 있다.

상기한 바와 같이 본 발명의 실시예1의 형태에 관한 스위칭 전원장치에 의하면, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 양호한 로드 레귤레이션 특성을 실현할 수 있다.

도8, 9, 10은 회로 시뮬레이션에 의하여 각 특성을 취득한 결과를 나타내는 도면이다. 도8은 본 실시예의 스위칭 전원장치에 있어서의 출력전류에 대한 하이 사이드 MOSFET의 온 폭을 나타내는 도면이다. 도8에 나타나 있는 바와 같이 종래 장치가 부하전류에 의하지 않고 하이 사이드 MOSFET의 온 폭을 대략 일정하게 유지하는 것에 대하여, 본 발명에 관한 스위칭 전원장치는, 부하전류(Iout)가 저하됨에 따라 하이 사이드 MOSFET(11)의 온 폭(HSon)을 좁히도록 동작한다.

도9는 본 실시예의 스위칭 전원장치에 있어서의 출력전류에 대한 스위칭 주파수를 나타내는 도면이다. 도9에 나타나 있는 바와 같이 본 실시예의 스위칭 전원장치는, 부하전류(Iout)에 의하지 않고 스위칭 주파수(Fsw)를 거의 일정하게 유지할 수 있다.

즉 도8에서 설명한 바와 같이 본 실시예의 스위칭 전원장치가 부하전류(Iout)의 저하에 따라 하이 사이드 MOSFET(11)의 온 폭(HSon)을 좁히도록 동작하기 때문에, 스위칭 주파수(Fsw)의 부하전류(Iout) 의존성은 매우 작아지게 된다. 이 때문에 제2기준전압(REF2)에 중첩된 ΔREF의 진폭도 부하전류(Iout)에 의존하지 않고 일정하게 되도록 제어되어, 결과로서 로드 레귤레이션 특성은 대폭적으로 향상된다.

도10은 본 실시예의 스위칭 전원장치에 있어서의 출력전류에 대한 출력전압을 나타내는 도면이다. 도10에 나타나 있는 바와 같이 본 실시예의 스위칭 전원장치는, 부하전류(Iout)의 크기에 의하지 않고 출력전압(Vout)이 거의 일정하게 되도록 제어를 하여, 종래 장치에 비하여 로드 레귤레이션 특성을 대폭적으로 향상시킬 수 있다.

(실시예2)

도11은 본 발명의 실시예2의 스위칭 전원장치의 구성을 나타내는 회로도이다. 도1에 나타나 있는 실시예1의 스위칭 전원장치의 구성과 다른 점은, 중첩회로(3b)의 구성 및 접속위치이다.

중첩회로(3b)는, 본 발명의 제2중첩회로에 대응하고, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭 및 주파수에 대응한 부(負)의 경사를 구비하는 제3램프신호를 생성함과 아울러, 생성된 제3램프신호를 피드백 신호(FB)에 중첩시켜서 제2중첩신호(FB2)를 생성한다.

도12는 본 실시예의 스위칭 전원장치에 있어서의 중첩회로(3b)의 상세한 구성을 나타내는 회로도이다. 중첩회로(3b)는, 도12에 나타나 있는 바와 같이 NPN 트랜지스터(3lb), PNP 트랜지스터(32b), 저항(33b), Nch MOSFET(34b, 35b), 저항(38b) 및 정전류원(I2b)로 구성된다.

램프 제너레이터(18)에 의하여 출력된 램프신호는, NPN 트랜지스터(3lb)와 PNP 트랜지스터(32b)에 의한 버퍼회로에 의하여 임피던스 변환되어, PNP 트랜지스터(32b)의 에미터에 램프신호와 거의 동일한 전압레벨의 Ramp2 신호가 출력된다. 이 때문에 저항(33b)의 양단에는, REG-Ramp2의 전위차가 발생하여, 램프신호의 변화에 따른 전류신호(I3)가 생성된다. 이 전류신호(I3)는 Nch MOSFET(34b, 35b)에 의한 커런트 미러회로를 통하여 저항(38b)에 출력됨으로써 전압변환된다.

이에 따라 중첩회로(3b)는, 저항(38b)의 저전위측 단자에 있어서, 피드백 전압(FB)에 대하여 Ramp에 비례한 부의 경사를 구비하는 제3램프신호를 중첩시켜서, 제2피드백 전압(FB2)(본 발명의 제2중첩신호에 대응)을 생성하여, 피드백 비교기(4)의 반전입력단자에 출력한다.

또한 본 실시예의 스위칭 전원장치에 있어서의 제1피드백 제어회로(1)는, 중첩회로(3b)에 의하여 생성된 제2중첩신호(FB2)와 제1기준전압(REF)을 비교하여, 제2중첩신호(FB2)가 제1기준전압(REF)을 하회한 경우에, 주스위칭 소자인 하이 사이드 MOSFET(11)가 온 되도록 온 타이밍을 제어한다.

이 이외의 구성은 실시예1과 동일하여 중복되는 설명을 생략한다.

다음에, 상기한 바와 같이 구성된 본 실시예의 작용을 설명한다. 중첩회로(3b)에 있어서의 중첩동작이 제1기준전압(REF)이 아니라 피드백 신호(FB)에 대하여 이루어지는 점을 제외하면, 기본적인 동작은 실시예1과 동일하여, 중복된 설명을 생략한다.

상기한 바와 같이 본 발명의 실시예2의 형태에 관한 스위칭 전원장치에 의하면, 실시예1과 동일한 효과를 얻을 수 있다. 즉 본 실시예의 스위칭 전원장치는, 도1에 나타나 있는 실시예1과 비교하여 램프신호의 중첩방법에 있어서 차이가 있지만, 실시예1과 동등한 로드 레귤레이션 개선효과를 기대할 수 있다. 또한 본 실시예의 스위칭 전원장치는, 도1에 나타나 있는 실시예1과 비교하여 중첩회로(3b)의 회로구성에 있어서 Pch MOSFET에 의한 커런트 미러회로만 간략화 할 수 있는 메리트가 있다.

또한 통상적으로 이 시스템을 LSI화 한 때에는, 출력전압(Vout)을 가변(可變)할 수 있도록 피드백 저항(Rfb1과 Rfb2)은 외부 부착부품으로 하는 것이 일반적이지만, 본 실시예의 스위칭 전원장치는, 피드백 저항(16, 17) 값의 선정방법에 의하여 ΔFB 값을 조정할 수 있기 때문에 범용성이 향상되는 메리트도 있다.

이 발명에 관한 스위칭 전원장치는, 안정한 전력공급을 필요로 하는 전기기기 등에 사용되는 스위칭 전원장치에 이용할 수 있다.

1 : 제1피드백 제어회로
2 : 제2피드백 제어회로
3, 3b : 중첩회로
4 : 피드백 비교기
5 : 원숏회로
6 : 피드포워드 회로
7 : 온 타이머
8 : 드라이브 로직
9 : 하이 사이드 드라이버
10 : 로우 사이드 드라이버
11 : 하이 사이드 MOSFET
12 : 로우 사이드 MOSFET
13 : 인덕터
14 : 출력평활콘덴서
15 : 출력부하
16, 17 : 피드백 저항
18 : 램프 제너레이터
19 : 샘플홀드 회로
20 : 에러 앰프
21 : 위상보상 저항
22 : 위상보상 콘덴서
31, 3lb : NPN 트랜지스터
32, 32b : PNP 트랜지스터
33, 33b : 저항
34, 34b, 35, 35b : Nch MOSFET
36, 37 : Pch MOSFET
38, 38b : 저항
61, 62, 63 : 전압전류 변환회로
64, 65 : 제산회로
71 : 콘덴서
72 : 비교기
73 : AND 회로
74 : 원숏회로
75 : 인버터 회로
76 : 스위치
181 : 원숏회로
182 : 인버터
183 : Pch MOSFET
184 : 콘덴서
191 : 버퍼회로
192 : 스위치
193 : 콘덴서
I1, I2, I2b : 정전류원
Vin : 입력전압
Vout : 출력전압
V2 : 하한 클램프 전압

Claims

입력전압에 접속된 주스위칭 소자(主switching 素子)와,
상기 주스위칭 소자의 스위칭 주파수에 동기(同期)된 램프신호를 생성하는 램프신호 생성부(ramp信號生成部)와,
상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭에 따른 진폭신호를 생성하는 진폭신호 생성부(振幅信號生成部)와,
상기 램프신호 생성부에 의하여 생성된 램프신호와 출력전압에 따른 크기의 피드백 신호와 제1기준전압에 의거하여 상기 주스위칭 소자의 온 타이밍을 제어함과 아울러, 상기 진폭신호 생성부에 의하여 생성된 진폭신호와 상기 입력전압과 상기 출력전압에 의거하여 상기 주스위칭 소자의 온 폭(on 幅)을 제어하는 제어부(制御部)를
구비하는 것을 특징으로 하는 스위칭 전원장치(switching 電源裝置).
제1항에 있어서,
상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭 및 주파수에 대응한 정(正)의 경사를 구비하는 제2램프신호를 생성함과 아울러, 생성된 제2램프신호를 상기 제1기준전압에 중첩시켜서 제1중첩신호를 생성하는 제1중첩회로(第一重疊回路)를 구비하고,
상기 제어부는, 상기 제1중첩회로에 의하여 생성된 제1중첩신호와 상기 피드백 신호를 비교하여, 상기 피드백 신호가 상기 제1중첩신호를 하회한 경우에 상기 주스위칭 소자가 온 되도록 온 타이밍을 제어하는 것을 특징으로 하는 스위칭 전원장치.
제1항에 있어서,
상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭 및 주파수에 대응한 부(負)의 경사를 구비하는 제3램프신호를 생성함과 아울러, 생성된 제3램프신호를 상기 피드백 신호에 중첩시켜서 제2중첩신호를 생성하는 제2중첩회로를 구비하고,
상기 제어부는, 상기 제2중첩회로에 의하여 생성된 제2중첩신호와 상기 제1기준전압을 비교하여, 상기 제2중첩신호가 상기 제1기준전압을 하회한 경우에 상기 주스위칭 소자가 온 되도록 온 타이밍을 제어하는 것을 특징으로 하는 스위칭 전원장치.
제1항 내지 제3항 중 어느 하나의 항에 있어서,
상기 제어부는, 상기 진폭신호 생성부에 의하여 생성된 진폭신호에 의거하여, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭이 소정의 값을 유지하도록 상기 주스위칭 소자의 온 폭을 제어하는 것을 특징으로 하는 스위칭 전원장치.
제1항 내지 제4항 중 어느 하나의 항에 있어서,
상기 제어부는, 상기 진폭신호 생성부에 의하여 생성된 진폭신호에 의거하여, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭이 소정의 값 미만인 경우에 상기 주스위칭 소자의 온 폭을 넓히도록 제어함과 아울러, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭이 소정의 값 이상인 경우에 상기 주스위칭 소자의 온 폭을 좁히도록 제어하는 것을 특징으로 하는 스위칭 전원장치.
제1항 내지 제5항 중 어느 하나의 항에 있어서,
상기 진폭신호 생성부는,
상기 램프신호 생성부에 의하여 생성된 램프신호의 곡전압(谷電壓)을 유지하는 샘플홀드 회로(sample hold 回路)와,
상기 샘플홀드 회로에 의하여 유지된 곡전압과 제2기준전압을 비교하고, 비교결과에 따른 오차증폭신호를 생성하여 진폭신호로서 출력하는 오차증폭기(誤差增幅器)를
구비하는 것을 특징으로 하는 스위칭 전원장치.