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KR20110089291A - 기판에 다중 도핑된 접합을 형성하는 방법 - Google Patents

기판에 다중 도핑된 접합을 형성하는 방법 Download PDF

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KR20110089291A
KR20110089291A KR1020117011822A KR20117011822A KR20110089291A KR 20110089291 A KR20110089291 A KR 20110089291A KR 1020117011822 A KR1020117011822 A KR 1020117011822A KR 20117011822 A KR20117011822 A KR 20117011822A KR 20110089291 A KR20110089291 A KR 20110089291A
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KR
South Korea
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substrate
diffusion
region
temperature
doped
Prior art date
Application number
KR1020117011822A
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English (en)
Inventor
서닐 샤
맬컴 애보트
Original Assignee
이노바라이트, 잉크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이노바라이트, 잉크. filed Critical 이노바라이트, 잉크.
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Abstract

기판에 다중 도핑된 접합을 형성하는 방법을 개시한다. 상기 방법은 제1 표면 영역과 제2 표면 영역을 가진 제1 기판면을 구비하고 붕소로 도핑된 기판을 제공하는 단계를 포함한다. 상기 방법은 또한 제1 표면 영역에 제1 도펀트를 포함하는 제1 나노입자 세트를 증착하는 단계를 포함한다. 상기 방법은 기판을 불활성 분위기에서 제1 온도까지 제1 시간 동안 가열하여, 제1 고밀도막을 형성하고 제1 표면 영역 아래의 기판에 제1 확산 깊이를 가진 제1 확산 영역을 추가로 형성하는 단계를 더 포함한다. 상기 방법은 또한 기판을 제2 온도에서 제2 시간 동안 인을 포함하는 확산 가스에 노출하여, 제1 기판 표면에 PSG층을 형성하고 제2 표면 영역 아래의 기판에 제2 확산 깊이를 가진 제2 확산 영역을 추가로 형성하는 단계를 더 포함하되, 제1 확산 영역은 제2 확산 영역에 인접한다. 상기 방법은 기판을 제3 온도에서 제3 시간 동안 산화 가스에 노출하여, PSG층과 기판 표면 사이에 SiO2층을 형성하는 단계를 더 포함하되, 제1 확산 깊이는 제2 확산 깊이보다 실질적으로 더 크다.

Description

기판에 다중 도핑된 접합을 형성하는 방법{Methods of Forming Multi-Doped Junctions on a Substrate}
본 발명은 전반적으로 p-n 접합에 관한 것으로, 특히 기판에 다중 도핑된 접합을 형성하는 방법에 관한 것이다.
반도체는 현대 전자공학의 근간을 이룬다. 전도와 절연 사이에서 선택적으로 변경되고 제어될 수 있는 물리적 특성을 보유하기 때문에, 반도체는 대부분의 현대 전기 장치들(예를 들어, 컴퓨터, 휴대 전화, 광전지 등)에 필수적이다.
가장 유용한 반도체 구조들 중 하나는 p-n 접합이다. 다수의 전자 및 전기 장치들의 기본적인 빌딩 블록인 p-n 접합은 전류를 일 방향으로 전도하고 다른 방향으로 차단하며 전기장을 형성하는 경향이 있다. 마지막 특성은 태양 전지와 같은 전하 추출 응용에서 유용하다.
통상의 태양 전지에서 흡수광은 일반적으로 전자-정공 쌍을 생성한다. 다음으로, (내부 전위 또는) 전기장 내의 접합의 p형 측의 전자들은 (통상 인으로 도핑된) n형 영역으로 끌어당겨지고 (통상 붕소로 도핑된) p형 영역으로부터 밀어내어질 수 있는 반면에, 전기장 내의 접합의 n형 측의 정공들은 p형 영역으로 끌어당겨지고 n형 영역으로부터 밀어내어질 수 있다. 일반적으로, n형 영역 및/또는 p형 영역 각각은 n, n+, n++, p, p+, p++ 등으로 종종 나타내는 가변 레벨을 가진 상대적인 도펀트 농도로 이루어질 수 있다. 내부 전위와 그에 따른 전기장의 크기는 일반적으로 두 인접층들 사이의 도핑 레벨에 좌우된다.
대부분의 태양 전지는 일반적으로 업소버 영역(absorber region)을 형성하는 제1 도펀트(통상, 붕소)로 도핑된 실리콘 웨이퍼에 형성되고, 그 위에 제2 카운터 도펀트(통상, 인)가 에미터 영역(emitter region)을 형성하며 확산되어 p-n 접합을 완성한다. 패시베이션 및 반사 방지 코팅의 추가 후, 금속 접촉부들(에미터의 핑거와 버스바 및 업소버 후방의 패드)이 추가되어, 생성된 전하를 추출할 수 있다. 특히, 에미터 도펀트 농도는 캐리어 수집 및 금속 전극과의 접촉 양자를 위해 최적화되어야 한다.
일반적으로, 에미터 영역 내의 저농도의 도펀트 원자들은 낮은 재결합(그에 따른 높은 태양 전지 효율) 및 금속 전극과의 열악한 전기 접촉 양자를 초래한다. 반면에, 고농도의 도펀트 원자들은 높은 재결합(낮은 태양 전지 효율) 및 금속 전극과의 저저항 오믹 접촉 양자를 초래한다. 종종 제조 비용을 줄이기 위해, 일반적으로 단일 도펀트 확산을 이용하여 에미터를 형성하고, 도핑 농도는 재결합과 오믹 접촉을 절충하여 선택된다. 따라서, 잠재적 태양 전지 효율(전기로 변환되는 태양광의 비율)이 감소한다.
하나의 해결방안은 이중 도핑된 에미터 또는 선택적 에미터의 사용이다. 선택적 에미터는 낮은 재결합을 위해 최적화된 제1 저농도 도핑 영역, 및 저저항 오믹 금속 접촉을 위해 최적화된 제2 고농도 도핑 영역(동일한 도펀트 타입)을 이용한다. 그러나, 선택적 에미터 구성은 일단계 확산 공정을 달성하기 어려울 수 있으며, 여러 마스킹 공정을 포함할 수 있고, 따라서 제조 비용을 증가시킨다. 또한, 고농도로 도핑된 에미터 영역과 저농도로 도핑된 에미터 영역 사이에 일반적으로 시각적인 경계가 없기 때문에, 금속 접촉부를 사전 증착된 고농도로 도핑된 영역에 정렬하는 것이 어려울 수 있다.
에미터 영역처럼 BSF(후면 전계)의 증착에도 문제가 있을 수 있다. BSF는 일반적으로 태양 전지의 후방에 위치하는 영역으로, 웨이퍼의 후면 및 금속화된 영역에서 높은 재결합 존으로부터 업소버 영역의 소수 캐리어를 밀어내는 경향이 있다. 일반적으로, BSF는 업소버 영역에 사용된 것과 같은 타입의 도펀트를 이용하여 형성될 수 있고, 이 경우 BSF 내의 도펀트 원자들의 농도는 업소버 영역을 도핑하는 데 사용된 도펀트 원자들의 농도보다 더 높도록 선택되어, 웨이퍼 벌크와 후면 사이에 전위 장벽을 형성한다.
또한, 통상의 태양 전지 구조에서, BSF는 일반적으로 알루미늄(또는 다른 증착 재료)을 이용하여 형성되며, 일반적으로 먼저 태양 전지의 후방에 스크린 인쇄되고, 다음으로 전방측 금속 접촉부들(통상 스크린 인쇄된 은 페이스트로 형성됨)과 함께 벨트형 로에서 동시에 소성된다. 통상적으로, 웨이퍼 내의 실리콘 원자들은 알루미늄에서 확산되어 재결정화되는 경향이 있으며, 알루미늄 원자들을 실리콘 결정으로 통합한다. 그러나, 비교적 제조가 용이하지만, 알루미늄의 열팽창 계수(약 24㎛/m℃)가 실리콘(약 3㎛/m℃)보다 훨씬 더 크기 때문에, 웨이퍼 휨(wafer bowing)이 일어날 수 있다. 그리고, 스크린 인쇄된 알루미늄 BSF가 캐리어 재결합의 일정한 감소를 달성하지만, 후방에서 여전히 상당한 재결합이 일어나며, 이는 태양 전지 효율을 감소시키는 경향이 있다.
대안적으로, 후면이 업소버 영역에서 사용되는 도펀트 원자들과 반대되는 타입(카운터 도펀트)의 도펀트 원자들의 확산에 의해 패시베이션될 수 있다. 이 경우, 부유 접합이 기판의 후방측에 형성되고, 이 또한 효과적인 패시베이션을 제공하는 것으로 보여진다. 일반적으로, 제2 확산 영역을 이용하여 태양 전지의 업소버 영역에 오믹 접촉을 제공해야 한다.
마지막으로, 국부화된 고농도로 도핑된 영역을 이용하여 후면의 작은 영역에만 오믹 접촉을 형성하고 표면 패시베이션층들(예를 들어, SiNx, TiO2, SiO2)에 의해 다른 영역의 재결합을 줄이는 것이 가능하다. 이 경우, 양 표면층들은 실리콘의 표면의 재결합 구역을 줄일 뿐만 아니라, 표면으로부터 소수 캐리어를 밀어내는 고정 전하를 제공한다. 고효율 에미터(예를 들어, 선택적 에미터)의 형성과 마찬가지로, 효과적인 BSF의 형성 또한 종종 다수의 처리 단계를 포함하고, 그에 따라 제조 비용이 상당하다.
전술한 내용을 고려하면, 기판에 다중 도핑된 접합을 형성하는 최적화된 방법에 대한 요구가 있다.
일 실시형태에서, 본 발명은 기판에 다중 도핑된 접합을 형성하는 방법에 관한 것이다. 상기 방법은 제1 표면 영역과 제2 표면 영역을 가진 제1 기판면을 구비하고 붕소로 도핑된 기판을 제공하는 단계를 포함한다. 상기 방법은 또한 제1 표면 영역에 제1 도펀트를 포함하는 제1 나노입자 세트를 증착하는 단계를 포함한다. 상기 방법은 기판을 불활성 분위기에서 제1 온도까지 제1 시간 동안 가열하여, 제1 고밀도막을 형성하고 제1 표면 영역 아래의 기판에 제1 확산 깊이를 가진 제1 확산 영역을 추가로 형성하는 단계를 더 포함한다. 상기 방법은 또한 기판을 제2 온도에서 제2 시간 동안 인을 포함하는 확산 가스에 노출하여, 제1 기판 표면에 PSG층을 형성하고 제2 표면 영역 아래의 기판에 제2 확산 깊이를 가진 제2 확산 영역을 추가로 형성하는 단계를 더 포함하되, 제1 확산 영역은 제2 확산 영역에 인접한다. 상기 방법은 기판을 제3 온도에서 제3 시간 동안 산화 가스에 노출하여, PSG층과 기판 표면 사이에 SiO2층을 형성하는 단계를 더 포함하되, 제1 확산 깊이는 제2 확산 깊이보다 실질적으로 더 크다.
본 발명은 유사한 도면 번호가 유사한 구성 요소를 가리키는 하기 첨부 도면에서 제한의 의도가 아닌 예로서 도시된다.
도 1a 내지 도 1f는 본 발명에 따른 동시 확산 단계에 의해 기판에 다중 도핑된 접합을 형성하는 최적화된 방법의 일련의 개략도를 도시한다.
도 2a 내지 도 2g는 본 발명에 따른 동시 확산 단계에서 나노입자 BSF로 선택적 에미터를 형성하는 최적화된 방법의 일련의 개략도를 도시한다.
도 3a 내지 도 3g는 본 발명에 따른 동시 확산 단계에서 감소된 면적의 후방 전극 접촉부와 패시베이션된 후면으로 선택적 에미터를 형성하는 최적화된 방법의 일련의 개략도를 도시한다.
도 4는 본 발명에 따른 선택적 에미터와 알루미늄 BSF를 가진 태양 전지의 개략도를 도시한다.
도 5는 본 발명에 따른 선택적 에미터와 고밀도막 후방 접촉부를 가진 태양 전지의 개략도를 도시한다.
도 6은 본 발명에 따른 실리콘 기판 상의 고밀도 나노입자막과 결정질 실리콘의 반사율을 비교하는 개략도를 도시한다.
도 7a 내지 도 7c는 본 발명에 따른 선택적 에미터의 상이한 영역들의 다양한 전기적 특성의 개략도를 도시한다.
도 8은 본 발명에 따른 저농도로만 도핑된 에미터를 가진 태양 전지와 선택적 에미터를 가진 태양 전지를 비교하는 일련의 I-V 곡선의 개략도를 도시한다.
이하, 본 발명은 첨부 도면에 도시된 바와 같은 몇몇 바람직한 실시형태를 참조하여 상세히 설명된다. 하기 상세한 설명에서, 다수의 특정 상세가 본 발명에 대한 철저한 이해를 제공하기 위해 기술된다. 그러나, 본 발명이 이러한 특정 상세들 중 일부 또는 전체 없이도 실시될 수 있음은 당해 기술분야의 숙련자들에게 자명할 것이다. 다른 경우에, 공지된 공정 단계들 및/또는 구조들은 본 발명의 불필요한 모호함을 피하기 위해 상세히 기술되지 않는다.
전술한 바와 같이, 예를 들어 태양 전지를 위해 기판에 다중 도핑된 접합을 형성하는 것은 종종 다수의 별개의 확산 및 패터닝 단계를 필요로 하여 제조 비용을 증가시키기 때문에 문제가 있을 수 있다.
유리한 방식으로, 다중 도핑된 접합은, 도핑된 IV족 나노입자들을 고농도 도펀트층과 도펀트 확산 소스로 포함함에 의해 동시 확산 단계를 이용하여 기판에 형성될 수 있다. 선택적 에미터의 경우, 제1 및 제2 확산 영역은 동일한 도펀트 타입(모두 n형 또는 p형)이지만, BSF의 경우, 확산 영역은 양 도펀트 타입(n형 및/또는 p형)을 이용하여 형성될 수 있다. 선택적 에미터와 BSF 양자는 또한 동시 확산 단계에서 형성될 수 있다.
일반적으로, 나노입자는 100㎚ 미만의 적어도 하나의 차원을 가진 극미한 입자이다. "IV족 나노입자"라는 용어는 일반적으로 약 1㎚ 내지 100㎚ 사이의 평균 직경을 가지며 실리콘, 게르마늄, 탄소, 또는 그 조합으로 구성된 수소 종단 처리된 IV족 나노입자를 나타낸다. "IV족 나노입자"라는 용어는 또한 크기와 무관하게 일정한 물리적 특성(예를 들어, 용융 온도, 비등 온도, 밀도, 전도성 등)을 가지는 경향이 있는 벌크 재료(100㎚ 초과)와 비교하여 도핑되는 IV족 나노입자를 포함한다.
작은 크기로 인해 나노입자는 또한 다루기 어려운 경향이 있다. 따라서, 유리한 방식으로, 집합된 나노입자들을 잉크와 같은 콜로이드성 분산액 또는 콜로이드에 현탁하여 수송하고 보관할 수 있다. 일반적으로, 입자 표면과 용매의 상호 작용이 밀도 차이를 극복할 정도로 강하기 때문에 IV족 나노입자의 콜로이드성 분산이 가능하고, 통상 액체에 잠기거나 부유하는 물질을 초래한다. 즉, 더 작은 나노입자가 더 큰 나노입자보다 더 쉽게 분산된다.
일반적으로, IV족 나노입자는 진공 또는 불활성의 실질적인 산소 결핍 분위기에서 콜로이드성 분산액에 전달된다. 또한, 초음파 처리, 고전단 혼합기, 및 고압/고전단 균질기와 같은 입자 분산 방법 및 장비를 사용하여, 선택된 용매 또는 용매 혼합물에서 나노입자의 분산을 용이하게 할 수 있다.
용매들의 예로 알코올, 알데히드, 케톤, 카르복실산, 에스테르, 아민, 오르가노실록산, 할로겐화 탄화수소, 및 기타 탄화수소 용매를 포함한다. 또한, 용매들은 혼합되어 점성, 밀도, 극성 등의 물리적 특성을 최적화할 수 있다.
아울러, 콜로이드성 분산액에서 IV족 나노입자의 분산을 개선하기 위해, 오르가노실록산 뿐만 아니라 알코올, 알데히드, 케톤, 카르복실산, 에스테르, 및 아민과 같은 유기 화합물의 첨가에 의해 나노입자 캡핑 그룹이 형성될 수 있다. 대안적으로, 캡핑 그룹은 플라즈마 챔버에 가스를 첨가하여 그 자리에서 추가될 수 있다. 이러한 캡핑 그룹은 이후 소결 공정 중에 또는 소결 공정 바로 전의 더 낮은 온도의 예열 시에 제거될 수 있다.
예를 들어, 캡핑된 IV족 반도체 나노입자의 제조에 사용되기에 적합한 벌키 캡핑제는 트리메틸메톡시실란(TMOS), 데카메틸테트라실록산(DMTS), 트리스(트리메틸실릴)실란(TTMSS), 메톡시(트리스(트리메틸실릴)실란)(MTTMSS)과 같은 오르가노실록세인, 시클로헥사논, 이소부탄알, 부탄알, 메틸-시클로헥사놀, 시클로헥사놀, 이소부탄올, 3급-부탄올과 같은 케톤, 알데히드, 고리형 알코올, C4-C8 분기된 알코올을 포함한다.
일단 조제되면, 콜로이드성 분산액은 기판에 적용되고 열처리를 겪으므로, IV족 나노입자를 고밀도 도전막으로 소결하고 도펀트를 웨이퍼에 확산할 수 있다. 적용 방법들의 예로 롤 코팅, 슬롯 다이 코팅, 그라비어 인쇄, 플렉소그래픽 드럼 인쇄, 잉크젯 인쇄 방법 등을 포함하지만, 이에 제한되지 않는다.
추가적으로, 도핑된 IV족 나노입자 콜로이드성 분산액의 다양한 구성들은 도핑되고/되거나, 도핑되지 않고/않거나, 상이하게 도핑된 IV족 나노입자들의 선택적 혼합에 의해 제조될 수 있다. 예를 들어, 혼합된 IV족 나노입자 콜로이드성 분산액의 다양한 제제들이 제조될 수 있고, 여기서 접합의 특정층의 도펀트 레벨은 도핑된 IV족 나노입자와 도핑되지 않은 IV족 나노입자를 혼합함에 의해 공식화되어 상기 층에 대한 요건을 달성한다. 대안적으로, 혼합된 IV족 나노입자 콜로이드성 분산액을 사용하여 산소 원자의 패시베이션과 같은 기판 결함을 보상하여 바람직하지 않은 에너지 상태를 줄일 수 있다.
이제 도 1a 내지 도 1f를 참조하면, 본 발명에 따른 동시 확산 단계에 의해 선택적 에미터(동일한 도펀트 타입을 사용함) 또는 BSF(상이한 도펀트 타입을 사용함)로 예를 들어 태양 전지의 기판에 다중 도핑된 접합을 형성하는 최적화된 방법의 일련의 개략도를 도시한다.
도 1a에서, 도핑된 나노입자 세트(100)가 롤 코팅, 슬롯 다이 코팅, 그라비어 인쇄, 플렉소그래픽 드럼 인쇄, 잉크젯 인쇄 방법 등을 이용하여 도핑된 실리콘 기판(102) 표면에 증착된다. 도핑된 나노입자의 증착 후, 실리콘 기판은 베이킹 온도(바람직하게 100℃ 내지 500℃, 더 바람직하게 약 350℃ 내지 약 450℃, 가장 바람직하게 약 400℃)에서 베이킹되어 잔류 용매를 제거할 수 있다. 이러한 베이킹은 질소 가스, 아르곤 가스, 또는 성형 가스 등을 이용한 불활성 분위기 또는 대기 분위기에서 수행될 수 있다.
도 1b에서, 도핑된 실리콘 기판(102)은 소결 로(예를 들어, 석영관 로, 벨트형 로 등)에 위치된다. 선택적으로, 추가 열 공정에 의해 확산 전에 입자들을 사전 소결하여 낮은 재결합 오믹 접촉의 형성을 개선할 수 있다. 예를 들어, 도핑된 나노입자 세트(100)는 소결 온도(바람직하게 약 500℃ 내지 약 1000℃, 더 바람직하게 약 750℃ 내지 약 850℃, 가장 바람직하게 약 800℃)에서 소결 시간(바람직하게 약 5초 내지 약 2분, 더 바람직하게 약 5초 내지 약 20초, 가장 바람직하게 약 15초; (질소, 아르곤 등과 같은) 불활성 분위기) 동안 소결되어 고밀도 박막을 형성할 수 있다. 추가적으로, 고밀도막이 형성됨에 따라, 도핑된 나노입자 세트(100)의 도펀트 원자들이 도핑된 실리콘 기판(102)에 확산되기 시작하여 초기 제1 도핑 영역(112a)(더 높은 도펀트 농도)을 형성할 수 있다.
또한 태양 전지의 경우, BSF가 도핑된 실리콘 기판의 후면에 적용되어 웨이퍼의 후면 및 금속화된 영역에서 높은 재결합 존으로부터 업소버 영역의 소수 캐리어를 밀어낼 수 있다. BSF는 알루미늄 페이스트(또는 다른 증착 재료)를 이용하여 형성될 수 있고, 일반적으로 먼저 태양 전지의 후방에 스크린 인쇄되고, 다음으로 전방측 금속 접촉부들과 함께 벨트형 로에서 동시에 소성된다.
도 1c에서, 동시 확산 단계를 시작한다. 도핑된 실리콘 기판(102)이 확산 로에 탑재되고, 확산 온도(바람직하게 약 5분 내지 약 30분 동안 약 700℃ 내지 약 1000℃, 더 바람직하게 약 10분 내지 약 20분 동안 약 750℃ 내지 약 850℃, 가장 바람직하게 약 15분 동안 약 800℃)까지 가열된다.
이 시간 동안, 질소가 운반 가스로서 저농도 액상 POCl3(Phosphorous Oxychloride), O2 가스 및 N2 가스로 채워진 버블러를 통해 흘러 처리 가스(101)를 형성한다.
도 1d에서, 도 1c의 열 공정 중에, O2 분자들이 POCl3 분자들과 반응하여, 도핑된 실리콘 기판(102)에 P2O5(Phosphorous Oxide)를 포함하는 PSG(Phosphorous Silicate Glass)층(106)을 형성한다. 부산물로 생성된 Cl2 가스는 도핑된 실리콘 기판(102)에서 금속 불순물과 상호 작용하여 이를 제거한다. 화학 공정이 계속됨에 따라, 인은 실리콘 웨이퍼에 확산되어 제2 도핑 영역(104)(더 낮은 도펀트 농도)을 형성한다.
도 1e에서, 제2 산화 가스(109)가 O2와 N2를 이용하여 형성된다. 로 챔버는 먼저 산화 온도(바람직하게 약 800℃ 내지 약 1100℃, 더 바람직하게 약 950℃ 내지 약 1050℃, 가장 바람직하게 약 1000℃)까지 가열된다. 다음으로, 산소 가스가 도핑된 실리콘 기판(102) 표면의 실리콘 원자들과 반응한 결과로 (약 1:1의 N2:O2 혼합물에서) SiO2(Silicon Dioxide)층(107)(약 10㎚~50㎚)이 형성된다.
예를 들어, 15분 내지 30분 후 충분한 SiO2 두께가 달성되면, O2 가스 흐름이 종료된다. 석영 챔버가 N2 분위기에서 약 900℃ 내지 1100℃까지 가열되어, 원래 도핑된 나노입자 세트(100) 내의 도펀트 원자들을 도핑된 실리콘 기판(102) 내부로 더 깊이 들어가게 하여, 최종 제1 도핑 영역(112b)(더 높은 도펀트 농도)을 형성한다. 즉, SiO2층(107)에 의해 실리콘 기판(102)에 진입할 수 없는 PSG층(106) 내의 도펀트 원자들과는 달리, 도핑된 나노입자 세트(100) 내의 도펀트 원자들은 계속 제1 도핑 영역(112b)에 확산될 수 있다. 따라서, 최종 제1 도핑 영역(112b)의 확산 깊이는 제2 도핑 영역(104)의 대응하는 확산 깊이보다 실질적으로 더 크고, 전방 금속 접촉부(도 4에 도시됨)가 저농도로 카운터 도핑된 기판에 침투함에 의해 야기되는 션트(shunting)의 가능성을 최소화한다.
도 1f에서, 필요하다면, PSG층(206)이 배치 HF 습식 벤치 또는 기타 적절한 수단을 이용하여 제거될 수 있다.
이제 도 2a 내지 도 2g를 참조하면, 본 발명에 따른 동시 확산 단계에서 나노입자 BSF로 선택적 에미터를 형성하는 최적화된 방법의 일련의 개략도를 도시한다.
도 2a에서, 고농도로 도핑된 n형 나노입자층(200)이 롤 코팅, 슬롯 다이 코팅, 그라비어 인쇄, 플렉소그래픽 드럼 인쇄, 잉크젯 인쇄 방법 등의 적용 방법을 이용하여 p형 도핑된 실리콘 기판(202)의 전면에 증착된다. 증착 후, 실리콘 기판이 제1 베이킹 온도(바람직하게 약 100℃ 내지 약 500℃, 더 바람직하게 약 350℃ 내지 약 450℃, 가장 바람직하게 약 400℃)에서 베이킹되어 잔류 용매를 제거할 수 있다. 이러한 베이킹은 질소 가스, 아르곤 가스, 또는 성형 가스 등을 이용한 불활성 분위기 또는 대기 분위기에서 수행될 수 있다.
도 2b에서, 다음으로, 고농도로 도핑된 p형 나노입자층(220)이 역시 롤 코팅, 슬롯 다이 코팅, 그라비어 인쇄, 플렉소그래픽 드럼 인쇄, 잉크젯 인쇄 방법 등의 적용 방법을 이용하여 p형 도핑된 실리콘 기판(202)의 후면에 증착되어 BSF를 형성한다(또한 후방 금속 접촉부(후방 전극 격자)와의 오믹 접촉을 형성한다).
다음으로, p형 도핑된 실리콘 기판(202)이 제2 베이킹 온도(바람직하게 약 100℃ 내지 약 500℃, 더 바람직하게 약 350℃ 내지 약 450℃, 가장 바람직하게 약 400℃)에서 베이킹되어 고농도로 도핑된 p형 나노입자층(220)의 잔류 용매를 제거한다. 이러한 베이킹은 질소 가스, 아르곤 가스, 또는 성형 가스 등을 이용한 불활성 분위기 또는 대기 분위기에서 수행될 수 있다.
도 2c에서, 동시 확산 단계를 시작한다. p형 도핑된 실리콘 기판(202)이 로(예를 들어, 석영관 로, 벨트형 로 등)에 위치된다. 선택적으로, 추가 열 공정에 의해 확산 전에 입자들을 사전 소결하여 낮은 재결합 오믹 접촉의 형성을 개선할 수 있다.
따라서, 다음으로, n형 도핑된 나노입자들(200)과 p형 도핑된 나노입자들(220)이 소결 온도(바람직하게 약 500℃ 내지 약 1000℃, 더 바람직하게 약 750℃ 내지 약 850℃, 가장 바람직하게 약 800℃)에서 소결 시간(바람직하게 약 5초 내지 약 2분, 더 바람직하게 약 5초 내지 약 20초, 가장 바람직하게 약 15초) 동안 (예를 들어, N2, 아르곤, 성형 가스를 이용한) 불활성 분위기에서 동시에 소결되어 각각이 고밀도 박막을 형성할 수 있다.
각각의 고밀도막들이 형성된 후, n형 도핑된 나노입자들(200)의 n형 도펀트 원자들이 p형 도핑된 실리콘 기판(202)에 확산되기 시작하여 초기 n형 도핑된 고농도 영역(212a)을 형성하는 한편, p형 도핑된 나노입자들(220)의 p형 도펀트 원자들이 또한 p형 도핑된 실리콘 기판(202)에 확산되기 시작하여 초기 p형 도핑된 고농도 영역(222a)을 형성한다.
도 2d에서, p형 도핑된 실리콘 기판(202)이 확산 온도(바람직하게 약 5분 내지 약 30분 동안 약 700℃ 내지 약 1000℃, 더 바람직하게 약 10분 내지 약 20분 동안 약 750℃ 내지 약 850℃, 가장 바람직하게 약 15분 동안 약 800℃)까지 가열되고, 이 시간 동안, 질소가 운반 가스로서 저농도 액상 POCl3(Phosphorous Oxychloride), O2 가스 및 N2 가스로 채워진 버블러를 통해 흘러 처리 가스(230)를 형성한다.
도 2e에서, 도 2d에 도시된 열 공정이 계속됨에 따라, O2 분자들이 POCl3 분자들과 반응하여, p형 도핑된 실리콘 기판(202)에 P2O5(Phosphorous Oxide)를 포함하는 전방 PSG층(232)과 후방 PSG층(234)을 형성한다. 부산물로 생성된 Cl2 가스는 p형 도핑된 실리콘 기판(202)에서 금속 불순물과 상호 작용하여 이를 제거한다. 화학 공정이 계속됨에 따라, 인이 실리콘 웨이퍼에 확산되어 전방 n형 도핑된 저농도 영역(204)을 형성한다. 또한, p형 도핑된 나노입자층(201)이 패터닝된 태양 전지 구성에서(미도시), 인은 일반적으로 p형 도핑된 나노입자층(201)이 없는 영역의 실리콘 웨이퍼에 확산된다. 반면에, 저농도의 인(n형)은 BSF층(220)에 확산되고, 이는 실질적으로 더 높은 붕소(p형) 도펀트 농도를 가진다.
도 2f에서, 제2 산화 가스(236)가 O2와 N2를 이용하여 형성된다. 로 챔버는 산화 온도(바람직하게 약 800℃ 내지 약 1100℃, 더 바람직하게 약 950℃ 내지 약 1050℃, 가장 바람직하게 약 1000℃)까지 약 5분 내지 30분 동안 가열된다.
산소 가스가 p형 도핑된 실리콘 기판(202) 표면의 실리콘 원자들과 반응함에 따라, 각각이 약 10㎚ 내지 약 50㎚인 전방 SiO2(Silicon Dioxide)층(207)과 후방 SiO2(Silicon Dioxide)층(240)이 p형 도핑된 실리콘 웨이퍼(202) 내에 형성된다. 충분한 SiO2 두께가 달성되면, O2 가스 흐름이 종료된다.
다음으로, 석영 챔버가 N2 분위기에서 약 900℃ 내지 1100℃의 확산 온도까지 확산 시간(바람직하게 약 5분 내지 약 60분, 더 바람직하게 약 15분 내지 약 30분, 가장 바람직하게 약 22분) 동안 가열되어, (원래 n형 도핑된 나노입자층(200)과 p형 도핑된 나노입자층(220) 내의) 도펀트 원자들을 p형 도핑된 실리콘 기판(202) 내부로 더 깊이 들어가게 하여, 최종 n형 도핑된 고농도 영역(212b)과 최종 p형 도핑된 고농도 영역(222b)을 형성한다. 전술한 바와 같이, 전방 SiO2층(207)에 의해 전방 PSG층(232)의 도펀트 원자들이 p형 도핑된 실리콘 기판(202)에 더 확산되는 것을 방지하는 한편, 후방 SiO2층(240)에 의해 후방 PSG층(234)의 도펀트 원자들이 p형 도핑된 실리콘 기판(202)에 더 확산되는 것을 방지한다. 따라서, 최종 n형 도핑된 고농도 영역(212b)의 확산 깊이는 전방 n형 도핑된 저농도 영역(204)의 대응하는 확산 깊이보다 실질적으로 더 크고, 전방 금속 접촉부(미도시)가 저농도로 카운터 도핑된 기판에 침투함에 의해 야기되는 션트의 가능성을 최소화한다.
도 2g에서, 필요하다면, 전방 PSG층(232)과 후방 PSG층(234)이 배치 HF 습식 벤치 또는 기타 적절한 수단을 이용하여 제거될 수 있다.
이제 도 3a 내지 도 3g를 참조하면, 본 발명에 따른 동시 확산 단계에서 감소된 면적의 후방 전극 접촉부와 패시베이션된 후면으로 선택적 에미터를 형성하는 최적화된 방법의 일련의 개략도를 도시한다.
도 3a에서, 고농도로 도핑된 n형 나노입자층(300)이 롤 코팅, 슬롯 다이 코팅, 그라비어 인쇄, 플렉소그래픽 드럼 인쇄, 잉크젯 인쇄 방법 등의 적용 방법을 이용하여 p형 도핑된 실리콘 기판(302)의 전면에 증착된다. 도핑된 나노입자들의 증착 후, 실리콘 기판이 제1 베이킹 온도(바람직하게 약 100℃ 내지 약 500℃, 더 바람직하게 약 350℃ 내지 약 450℃, 가장 바람직하게 약 400℃)에서 베이킹되어 잔류 용매를 제거할 수 있다.
이러한 베이킹은 질소 가스, 아르곤 가스, 또는 성형 가스 등을 이용한 불활성 분위기 또는 대기 분위기에서 수행될 수 있다. n형 도핑된 나노입자 세트(300)가 선택적 에미터의 고농도로 도핑된 부분을 형성할 것이다.
도 3b에서, 다음으로, 고농도로 도핑된 p형 나노입자층(301)이 p형 도핑된 실리콘 기판(302)의 후면에 증착되어 감소된 면적의 후방 접촉부를 형성한다. 오믹 접촉을 형성하도록 고농도로 도핑됨에 따라, 감소된 면적의 후방 접촉부는 일반적으로 롤 코팅, 슬롯 다이 코팅, 그라비어 인쇄, 플렉소그래픽 드럼 인쇄, 잉크젯 인쇄 방법 등의 적용 방법을 이용하여 후방 전극 격자(미도시)(예를 들어, 120㎛ 넓이의 라인들이 500㎛ 넓이의 버스바 라인 쌍에 직각으로 2㎜의 간격으로 이격됨)에 매칭되도록 증착된다. 남은 후면 영역(303)은 일반적으로 패시베이션되어 SiO2, SiNx, 또는 다른 기법을 이용하여 재결합으로 인한 손실을 최소화해야 한다.
이전과 같이, n형 도핑된 나노입자층(300)과 p형 도핑된 나노입자층(301)의 증착 후, p형 도핑된 실리콘 기판(302)이 제2 베이킹 온도(바람직하게 약 100℃ 내지 약 500℃, 더 바람직하게 약 350℃ 내지 약 450℃, 가장 바람직하게 약 400℃)에서 베이킹되어 잔류 용매를 제거할 수 있다. 이러한 베이킹은 질소 가스, 아르곤 가스, 또는 성형 가스 등을 이용한 불활성 분위기 또는 대기 분위기에서 수행될 수 있다.
도 3c에서, p형 도핑된 실리콘 기판(302)이 로(예를 들어, 석영관 로, 벨트형 로 등)에 위치된다. 선택적으로, 추가 열 공정에 의해 확산 전에 입자들을 사전 소결하여 낮은 재결합 오믹 접촉의 형성을 개선할 수 있다.
따라서, 다음으로, n형 도핑된 나노입자들(300)과 p형 도핑된 나노입자들(301)이 소결 온도(바람직하게 약 500℃ 내지 약 1000℃, 더 바람직하게 약 750℃ 내지 약 850℃, 가장 바람직하게 약 800℃)에서 소결 시간(바람직하게 약 5초 내지 약 2분, 더 바람직하게 약 5초 내지 약 20초, 가장 바람직하게 약 15초) 동안 (예를 들어, N2, 아르곤, 성형 가스를 이용한) 불활성 분위기에서 동시에 소결되어 각각이 고밀도 박막을 형성할 수 있다.
각각의 고밀도막들이 형성된 후, n형 도핑된 나노입자 세트(300)의 n형 도펀트 원자들이 p형 도핑된 실리콘 기판(302)에 확산되기 시작하여 초기 n형 도핑된 고농도 영역(312a)을 형성하는 한편, p형 도핑된 나노입자 세트(301)의 p형 도펀트 원자들이 또한 p형 도핑된 실리콘 기판(302)에 확산되기 시작하여 초기 p형 도핑된 고농도 영역(313a)을 형성한다.
도 3d에서, 동시 확산 단계를 시작한다. p형 도핑된 실리콘 기판(302)이 확산 로에 탑재되고, 확산 온도(바람직하게 약 5분 내지 약 30분 동안 약 700℃ 내지 약 1000℃, 더 바람직하게 약 10분 내지 약 20분 동안 약 750℃ 내지 약 850℃, 가장 바람직하게 약 15분 동안 약 800℃)까지 가열되고, 이 시간 동안, 질소가 운반 가스로서 저농도 액상 POCl3(Phosphorous Oxychloride), O2 가스 및 N2 가스로 채워진 버블러를 통해 흘러 처리 가스(330)를 형성한다.
도 3e에서, 도 3d에 도시된 열 공정이 계속됨에 따라, O2 분자들이 POCl3 분자들과 반응하여, p형 도핑된 실리콘 기판(302)에 P2O5(Phosphorous Oxide)를 포함하는 전방 PSG층(332)과 후방 PSG층(334)을 형성한다. 부산물로 생성된 Cl2 가스는 p형 도핑된 실리콘 기판(302)에서 금속 불순물과 상호 작용하여 이를 제거한다. 화학 공정이 계속됨에 따라, 인이 실리콘 웨이퍼에 확산되어 전방 n형 도핑된 저농도 영역(304)과 후방 n형 도핑된 저농도 영역(322)을 형성한다. 전술한 바와 같이, 낮은 도펀트 농도는 재결합을 최소화하는 경향이 있다.
도 3f에서, 제2 산화 가스(336)가 O2와 N2를 이용하여 형성된다. 로 챔버는 산화 온도(바람직하게 약 800℃ 내지 약 1100℃, 더 바람직하게 약 950℃ 내지 약 1050℃, 가장 바람직하게 약 1000℃)까지 약 5분 내지 30분 동안 가열된다.
산소 가스가 p형 도핑된 실리콘 기판(302)의 실리콘 원자들과 반응함에 따라, 각각이 약 10㎚ 내지 약 50㎚인 전방 SiO2(Silicon Dioxide)층(307)과 후방 SiO2(Silicon Dioxide)층(340)이 p형 도핑된 실리콘 웨이퍼(302) 내에 형성된다. 충분한 SiO2 두께가 달성되면, O2 가스 흐름이 종료된다.
다음으로, 석영 챔버가 N2 분위기에서 약 900℃ 내지 1100℃의 확산 온도까지 확산 시간(바람직하게 약 5분 내지 약 60분, 더 바람직하게 약 15분 내지 약 30분, 가장 바람직하게 약 22분) 동안 가열되어, (원래 n형 도핑된 나노입자층(300)과 p형 도핑된 나노입자층(301) 내의) 도펀트 원자들을 p형 도핑된 실리콘 기판(302) 내부로 더 깊이 들어가게 하여, 최종 n형 도핑된 고농도 영역(312b)과 최종 p형 도핑된 고농도 영역(313b)을 형성한다. 전술한 바와 같이, 전방 SiO2층(307)에 의해 전방 PSG층(332)의 도펀트 원자들이 p형 도핑된 실리콘 기판(302)에 더 확산되는 것을 방지하는 한편, 후방 SiO2층(340)에 의해 후방 PSG층(334)의 도펀트 원자들이 p형 도핑된 실리콘 기판(302)에 더 확산되는 것을 방지한다.
도 3g에서, 필요하다면, 전방 PSG층(332)과 후방 PSG층(334)이 배치 HF 습식 벤치 또는 기타 적절한 수단을 이용하여 제거될 수 있다.
이제 도 4를 참조하면, 본 발명에 따른 선택적 에미터와 알루미늄 BSF를 가진 태양 전지의 개략도를 도시한다. 전술한 바와 같이, n++ (고농도로 도핑된) 나노입자 고밀도막(412)과 n++ 확산 영역(414)이 p형 (저농도로 도핑된) 실리콘 기판(410)에 형성되고 소결된다. 다음으로, n형 확산 영역(408)이 POCL3 공정에 의해 형성된다. SiO2층(406)이 n형 확산 영역(408) 위에 형성되어 실리콘 기판(410)의 전면의 패시베이션을 도울 뿐만 아니라 POCL3 공정 중에 인 원자들의 확산을 제어한다.
SiNx층(404)이 SiO2층(406)의 전면에 형성된다. SiO2층(406)처럼 SiNx층(404)은 실리콘 기판(410) 표면의 패시베이션을 돕고, 외부 소스로부터 웨이퍼 벌크의 오염을 최소화할 뿐만 아니라, 실리콘 기판(410)의 표면에서 소수 캐리어 재결합을 줄인다. 추가적으로, SiNx층(404)이 태양 전지의 전면의 반사율을 감소시키도록 최적화될 수 있고, 실질적으로 효율과 그에 따른 성능을 개선한다. 다음으로, 전방 금속 접촉부(402)와 BSF/후방 금속 접촉부(416)가 실리콘 기판(410)에 형성된다. 전방 금속 접촉부(402)는 일반적으로 유기 성분(15wt%~30wt%), PbO-B2O3-SiO2(Lead Borosilicate Glass, 1wt%~10wt%), 및 은 분말(70wt%~80wt%)을 포함하는 은 페이스트로 형성된다. BSF/후방 금속 접촉부(416)는 일반적으로 알루미늄으로 형성되고, 밀어내는 전기장을 형성하며 따라서 소수 캐리어 후면 재결합의 영향을 최소화하도록 구성된다. 또한, 은 패드(미도시)가 일반적으로 BSF/후방 금속 접촉부(416)에 적용되어 모듈 배선을 위한 납땜을 용이하게 한다.
이제 도 5를 참조하면, 본 발명에 따른 선택적 에미터와 고밀도막 후방 접촉부를 가진 태양 전지의 개략도를 도시한다. n++ (고농도로 도핑된) 나노입자 고밀도막(512), n++ 확산 영역(514), p++ 나노입자 고밀도막 후방 접촉부(520), 및 p++ 나노입자 확산 영역(518)이 p형 (저농도로 도핑된) 실리콘 기판(510)에 형성되고 소결된다. 다음으로, 전방 n형 확산 영역(508)과 후방 n형 확산 영역(526)이 POCL3 공정에 의해 형성된다. SiO2층(506)이 n형 확산 영역(508) 위에 형성된다. 다음으로, SiNx층(504)이 SiO2층(506)의 전면에 형성된다. 전술한 바와 같이, 전방 금속 접촉부(502)와 후방 금속 접촉부(522)가 은 페이스트를 이용하여 실리콘 기판(510)에 형성된다.
이제 도 6을 참조하면, 본 발명에 따른 실리콘 기판 상의 고밀도 나노입자막과 결정질 실리콘의 반사율을 비교하는 개략도를 도시한다. 전술한 바와 같이, 양 표면들이 열 성장 산화물과 PECVD 증착 질화물의 층으로 코팅된다. 나노미터로 표시된 파장이 수평축(602)에 도시되고, 퍼센트로 표시된 반사율이 수직축(604)에 도시된다.
전술한 바와 같이, SiNx는 종종 태양 전지의 반사율을 감소시켜 그 효율을 증가시키도록 사용된다. 태양 전지를 광 타격하는 임의의 소정의 파장에 대해, 반사율 퍼센트는 광이 통과하는 반투명층, 여기선 주로 SiNx층의 두께 및 아래 놓인 표면의 흡수 특성에 관련된다.
도 1a 내지 도 1f에 설명된 바와 같은 (고밀도 나노입자막이 없는) 확산된 선택적 에미터의 경우, 저농도로 도핑된 에미터 영역과 고농도로 도핑된 에미터 영역 양자에 대해 SiNx층과 아래 놓인 표면의 두께는 결정질 실리콘(또는 얇은 열 성장 산화물층으로 덮인 결정질 실리콘)으로 동일하다. 그러므로, 전방 금속 접촉부를 고농도로 도핑된 영역에 시각적으로 정렬하는 것은 문제가 있을 수 있다. 그러나, 본 발명에서는, 아래 놓인 표면들이 상이하고, 그에 따라 시각적으로 구별된다. 저농도로 도핑된 에미터 영역(606)은 결정질 실리콘의 광학적 특성(예를 들어, 흡광 계수와 굴절율)을 갖지만, 고밀도 나노입자 박막(608)은 상이한 광학적 특성을 가지고, 이는 비정질 실리콘의 광학적 특성과 어느 정도 유사하다. 여기서, 저농도로 도핑된 에미터 영역(606)의 반사율은 600㎚의 파장 근처에 최소 반사점을 가지므로 파란색 외관을 야기하는 반면, 고밀도 나노입자 박막(608)의 반사율은 뚜렷한 최소점이 없어 흰색 외관을 야기한다. 따라서, 이러한 광학적 특성의 차이는 각각의 면을 높은 색 대비를 가진 상이한 색으로 만드는 경향이 있고, 전방 금속 접촉부를 고농도로 도핑된 영역에 시각적으로 정렬하는 것이 훨씬 더 용이하게 이루어질 수 있다.
이제 도 7a 내지 도 7c를 참조하면, 본 발명에 따른 선택적 에미터의 상이한 영역들의 다양한 전기적 특성의 개략도를 도시한다. 여기서, 나노입자 기판 세트가 저농도로 붕소 도핑된 실리콘 기판에 준비되어 시트 저항의 네 개의 탐침을 이용한 측정을 용이하게 한다. 기판 표면의 제1 부분에 인 도핑된 나노입자 고밀도막(704)이 형성되었고, 제2 부분에 PSG(702)를 이용하여 인 확산 영역이 형성되었다.
도 7a에서, 시트 저항(706)을 측정하였다. 시트 저항은 일반적으로 균일한 두께를 가진 박막 또는 박층의 저항의 척도로, Ohm/sq. 단위로 측정된다. 여기서, 기판은 1000℃에서 20초 동안 사전 소결되었고, 725℃에서 19분 동안 인 증착 확산되었으며, 이후 975℃에서 15분 동안 산화 및 1000℃에서 30분 동안 어닐링되었다. 이에 알 수 있는 바와 같이, 고밀도 나노입자를 함유하는 영역은 10 Ohm/sq. 내지 20 Ohm/sq.의 시트 저항을 가진 반면, PSG를 구비한 영역은 120 Ohm/sq. 내지 200 Ohm/sq.의 시트 저항을 가진다.
도 7b에서, 효율(708)을 측정하였다. 태양 전지 효율은 일반적으로 태양 전지가 전기 회로에 연결될 때 (흡수광으로부터 전기 에너지로) 변환되고 집광되는 전력의 퍼센트이다. 일반적으로, 태양 전지의 손실은 반사율 손실, 열역학적 손실, 재결합 손실, 및 저항성 전기 손실로 나뉘어질 수 있다.
태양 전지의 표면적(㎡)과 표준 시험 조건(STC) 하의 입력광 휘도(W/㎡)로 나누어진 최대 출력점의 비를 이용하여 이 항을 계산한다. STC는 공기량 1.5(AM1.5) 스펙트럼으로 25℃의 온도와 1000W/㎡의 휘도를 특정한다. 최대 출력은 전류(I)와 전압(V)의 곱을 최대화하는 지점이다. 즉, I×V이다.
여기서, 기판들 중 절반은 나노입자 잉크 패턴으로 인쇄된 후에 1000℃에서 20초 동안 소결된 반면, 나머지 절반에는 나노입자 잉크가 적용되지 않았다. 다음으로, 기판들은 750℃에서 26분 동안 인 증착 확산되었고, 이후 975℃에서 15분 동안 산화 및 1000℃에서 30분 동안 어닐링되었다. 이 경우, 인 도핑 강도는 잉크가 없는 영역에서 100 Ohm/sq.를 초과했고, 잉크가 있는 영역에서 60 Ohm/sq. 미만이었다. 이에 알 수 있는 바와 같이, 고밀도 나노입자를 함유하는 영역들은 약 12% 내지 약 14%의 효율을 보인 반면, PSG를 구비한 영역은 약 2% 내지 약 10%의 효율을 보인다.
도 7c에서, 충전율(fill factor)(710)을 측정하였다. 충전율은 개방 전압(Voc)과 단락 전류(Isc)의 곱에 의해 나누어진 최대 출력의 비이다. 여기서, 기판들 중 절반은 나노입자 잉크 패턴으로 인쇄된 후에 800℃에서 20초 동안 소결된 반면, 나머지 절반에는 잉크가 적용되지 않았다. 다음으로, 기판들은 750℃에서 26분 동안 인 증착 확산되었고, 이후 975℃에서 15분 동안 산화 및 1000℃에서 30분 동안 어닐링되었다. 이 경우, 인 도핑 강도는 잉크가 없는 영역에서 75 Ohm/sq.를 초과했고, 잉크가 있는 영역에서 50 Ohm/sq. 미만이었다. 세 가지 경우 모두에서, 실리콘 나노입자 잉크는 선택적 도핑의 형성을 용이하게 하였고, 고농도로 도핑된 영역들이 잉크 적용 면적에 형성되었다. 이에 알 수 있는 바와 같이, 고밀도 나노입자를 함유하는 영역들은 약 75% 내지 약 80%의 충전율(FF)을 보인 반면, PSG를 구비한 영역은 약 55% 내지 약 20%의 효율을 보인다.
이제 도 8을 참조하면, 본 발명에 따른 저농도로만 도핑된 에미터를 가진 태양 전지와 선택적 에미터를 가진 태양 전지를 비교하는 일련의 I-V 곡선의 개략도를 도시한다. 일반적으로, 부하가 태양 전지에서 단락 상태(제로 저항) 인근에서 개방 상태(무한 저항) 인근으로 가변될 때, I-V 곡선을 그릴 수 있다.
여기서, 전압(V)이 수평축(802)에 도시되고, 전류(J)가 수직축(804)에 도시된다. 선(806)이 저농도로 도핑된 에미터 태양 전지를 나타내는 한편, 선(808)이 고농도로 도핑된 나노입자 고밀도막 선택적 에미터를 나타낸다. 전술한 바와 같이, 양 전지들이 전방 금속 접촉부와 후방 금속 접촉부를 구비할 때, 저농도로 도핑된 에미터 태양 전지(806)는 전방 금속 접촉부들 아래의 면적을 포함하여 실리콘 기판 전체를 통해 낮고 균일한 도펀트 농도를 가진다. 반면에, 고농도로 도핑된 나노입자 고밀도막 선택적 에미터(808)는 전방 금속 접촉부들 아래에 고농도로 도핑된 영역을 가지고, 태양 전지의 실질적인 잔여부 상에 저농도로 도핑된 영역들을 가진다. 따라서, 고농도로 도핑된 나노입자 고밀도막 선택적 에미터(808)가 전방 금속 접촉부들과 더 나은 오믹 접촉(저저항)을 이루어 더 큰 순 효율에 상응한다. 이는 고농도로 도핑된 나노입자 고밀도막에 의해 가능하게 된 순 출력 이득(그에 따른 효율)을 반영하는 그래프의 영역(810)에서 알 수 있다.
그러므로, 유리한 방식으로, 선택적 에미터는 나노입자 고밀도 박막으로 형성될 수 있고, 따라서 실질적으로 높은 벌크 수명과 양호한 표면 재결합 전류 밀도를 달성할 수 있다.
본 개시의 목적으로, 다르게 명시되지 않는 한, "a" 또는 "an"은 "하나 이상(one or more)"을 의미한다. 본원에 인용된 모든 특허, 특허 출원, 참고 문헌, 공개 문헌은 개별적으로 참조로 포함될 때와 같은 정도로 그 전체가 이에 참조로 포함된다.
본 발명은 다양한 특정의 예시적인 실시형태를 참조하여 설명되었다. 그러나, 본 발명의 사상과 범주 내에서 다양한 변경과 수정이 이루어질 수 있음은 물론이다. 본 발명의 이점은 태양 전지와 같은 전기 장치를 위한 저비용 고효율 접합의 제조를 포함한다.
예시적인 실시형태와 최선의 실시형태를 개시하였지만, 후술하는 청구범위에 정의된 바와 같은 본 발명의 요지와 사상 내에서, 개시된 실시형태들에 변경과 수정이 이루어질 수 있다.

Claims (31)

  1. 기판에 다중 도핑된 접합을 형성하는 방법으로,
    제1 표면 영역과 제2 표면 영역을 가진 전면을 구비하고 붕소로 도핑된 기판을 제공하는 단계;
    제1 표면 영역에 제1 도펀트를 포함하는 제1 나노입자 세트를 증착하는 단계;
    기판을 불활성 분위기에서 제1 온도까지 제1 시간 동안 가열하여, 제1 고밀도막을 형성하고 제1 표면 영역 아래의 기판에 제1 확산 깊이를 가진 제1 확산 영역을 형성하는 단계;
    기판을 제2 온도에서 제2 시간 동안 인을 포함하는 확산 가스에 노출하여, 전면의 제2 표면 영역에 PSG층을 형성하고 제2 표면 영역 아래의 기판에 제2 확산 깊이를 가지며 제1 확산 영역에 인접하는 제2 확산 영역을 형성하는 단계; 및
    기판을 제3 온도에서 제3 시간 동안 산화 가스에 노출하여, PSG층과 전면 사이에 SiO2층을 형성하고 제2 확산 깊이에 비해 제1 확산 깊이를 증가시키는 단계를 포함하는 방법.
  2. 제1항에 있어서, 제1 온도는 약 500℃ 내지 약 1000℃인 것인 방법.
  3. 제1항에 있어서, 제1 온도는 약 750℃ 내지 약 850℃인 것인 방법.
  4. 제1항에 있어서, 제1 온도는 약 800℃인 것인 방법.
  5. 제1항에 있어서, 제1 시간은 약 5초 내지 약 2분인 것인 방법.
  6. 제1항에 있어서, 제1 시간은 약 5초 내지 약 20초인 것인 방법.
  7. 제1항에 있어서, 제1 시간은 약 15초인 것인 방법.
  8. 제1항에 있어서, 확산 가스는 POCl3, O2, 및 N2를 포함하는 것인 방법.
  9. 제1항에 있어서, 제2 온도는 약 700℃ 내지 약 1000℃이고, 제2 시간은 약 5분 내지 약 30분인 것인 방법.
  10. 제1항에 있어서, 제2 온도는 약 750℃ 내지 약 850℃이고, 제2 시간은 약 10분 내지 약 20분인 것인 방법.
  11. 제1항에 있어서, 제2 온도는 약 800℃이고, 제2 시간은 약 15분인 것인 방법.
  12. 제1항에 있어서, 제3 온도는 약 800℃ 내지 약 1100℃인 것인 방법.
  13. 제1항에 있어서, 제3 온도는 약 950℃ 내지 약 1050℃인 것인 방법.
  14. 제1항에 있어서, 제3 온도는 약 1000℃인 것인 방법.
  15. 제1항에 있어서, 제3 시간은 약 15분 내지 약 30분인 것인 방법.
  16. 제1항에 있어서, 제1 나노입자 세트를 증착한 후에 기판의 후면의 제3 표면 영역에 제2 도펀트를 포함하는 제2 나노입자 세트를 증착하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서, 기판을 가열하는 단계는 추가로 제2 고밀도막을 형성하고 제3 표면 영역 아래의 기판에 제3 확산 깊이를 가진 제3 확산 영역을 형성하는 것인 방법.
  18. 제17항에 있어서, 제1 도펀트는 인이고, 제2 도펀트는 붕소인 것인 방법.
  19. 제1항에 있어서, 기판을 확산 가스에 노출하기 전에 기판의 후면에 제1 금속 페이스트를 증착하는 단계를 더 포함하는 방법.
  20. 제19항에 있어서, 기판을 산화 가스에 노출한 후, 기판의 전면에 하나 이상의 표면 패시베이션층을 증착하는 단계와 하나 이상의 표면 패시베이션층에 제2 금속 페이스트를 증착하는 단계를 더 포함하는 방법.
  21. 기판에 다중 도핑된 접합을 형성하는 방법으로,
    제1 표면 영역과 제2 표면 영역을 가진 전면을 구비하고 붕소로 도핑된 기판을 제공하는 단계;
    제1 표면 영역에 제1 도펀트를 포함하는 제1 나노입자 세트를 증착하는 단계;
    기판을 제1 온도에서 제1 시간 동안 인을 포함하는 확산 가스에 노출하여, 제1 표면 영역 아래의 기판에 제1 확산 깊이를 가진 제1 확산 영역을 형성하고, 전면의 제2 표면 영역에 PSG층을 형성하고, 제2 표면 영역 아래의 기판에 제2 확산 깊이를 가진 제2 확산 영역을 형성하는 단계; 및
    기판을 제2 온도에서 제2 시간 동안 산화 가스에 노출하여, PSG층과 전면 사이에 SiO2층을 형성하고 제2 확산 깊이에 비해 제1 확산 깊이를 증가시키는 단계를 포함하는 방법.
  22. 제21항에 있어서, 확산 가스는 POCl3, O2, 및 N2를 포함하는 것인 방법.
  23. 제21항에 있어서, 제1 온도는 약 700℃ 내지 약 1000℃이고, 제1 시간은 약 5분 내지 약 30분인 것인 방법.
  24. 제21항에 있어서, 제1 온도는 약 800℃이고, 제1 시간은 약 15분인 것인 방법.
  25. 제21항에 있어서, 제2 온도는 약 800℃ 내지 약 1100℃인 것인 방법.
  26. 제21항에 있어서, 제2 온도는 약 1000℃인 것인 방법.
  27. 제21항에 있어서, 제2 시간은 약 15분 내지 약 30분인 것인 방법.
  28. 제21항에 있어서, 제1 나노입자 세트를 증착한 후에 기판의 후면의 제3 표면 영역에 제1 도펀트의 카운터 도펀트인 제2 도펀트를 포함하는 제2 나노입자 세트를 증착하는 단계를 더 포함하는 방법.
  29. 제28항에 있어서, 제1 도펀트는 인이고, 제2 도펀트는 붕소인 것인 방법.
  30. 제21항에 있어서, 제1 나노입자 세트를 증착한 후에 기판의 후면에 제1 금속 페이스트를 증착하는 단계를 더 포함하는 방법.
  31. 제30항에 있어서, 기판을 산화 가스에 노출한 후, 기판의 전면에 하나 이상의 표면 패시베이션층을 증착하는 단계와 하나 이상의 표면 패시베이션층에 제2 금속 페이스트를 증착하는 단계를 더 포함하는 방법.
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