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KR20110078946A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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KR20110078946A
KR20110078946A KR1020090135874A KR20090135874A KR20110078946A KR 20110078946 A KR20110078946 A KR 20110078946A KR 1020090135874 A KR1020090135874 A KR 1020090135874A KR 20090135874 A KR20090135874 A KR 20090135874A KR 20110078946 A KR20110078946 A KR 20110078946A
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Abstract

본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극 양측의 반도체 기판 내에 소정 간격 이격된 소스 및 드레인 영역을 형성하는 단계와, 반도체 기판 전면에 층간 절연막을 증착하고, 층간 절연막 내에 게이트 전극 상의 게이트 플러그 콘택을 형성하기 위한 트렌치를 형성하는 단계와, 소스 및 드레인 영역 상의 층간 절연막을 식각하여 소스 및 드레인 콘택을 형성하기 위한 홀들을 형성하는 단계와, 층간 절연막 상에 도전 물질을 도포하여 게이트 플러그 콘택, 소스 및 드레인 콘택을 형성하는 단계 및 게이트 콘택 플러그, 소스 및 드레인 콘택 상에 각각 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
RESURF, Current path

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 MOSFET 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOSFET)는 바이폴라 트랜지스터에 비해 높은 입력 임피던스를 가지기 때문에 전력 이득이 크고 게이트 구동 회로가 매우 간단하며, 유니폴라 소자이기 때문에 소자가 턴-오프 되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 전력 공급 장치, 램프 안정화 및 모터 구동회로 등에서의 응용이 점차 확산되고 있는 추세이다. 이와 같은 전력 MOSFET으로는 통산 플래너 확산 기술을 이용한 DMOSFET 구조가 널리 사용되고 있으며, 대표적인 LDMOS 트랜지스터가 개발된 바 있다.
그러나, 최근 개발된 LDMOS 트랜지스터는 동작 전압이 약 60[V] 정도에 불과하기 때문에 동작전압이 60[V] 이상이 되는 소자에 LDMOS 트랜지스터 구조를 구현 할 경우 게이트의 에지 부분에 강한 전계가 인가되어 소자가 손상되는 문제가 있다.
이에 따라, 도 1에 도시된 바와 같이, RESURF(Reduced Surface Field) 타입의 MOSFET가 개발되었으나, 이와 같은 소자는 채널 영역을 통과한 전류가 필드 옥사이드(Field oxide) 또는 트렌치 분리막(trench isolation) 영역을 지나서 돌아가기 때문에 드레인-소스 간 저항 Ron 특성이 저하되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 드레인-소스 간 저항 Ron 특성을 개선시키는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극 양측의 반도체 기판 내에 소정 간격 이격된 소스 및 드레인 영역을 형성하는 단계와, 반도체 기판 전면에 층간 절연막을 증착하고, 층간 절연막 내에 게이트 전극 상의 게이트 플러그 콘택을 형성하기 위한 트렌치를 형성하는 단계와, 소스 및 드레인 영역 상의 층간 절연막을 식각하여 소스 및 드레인 콘택을 형성하기 위한 홀들을 형성하는 단계와, 층간 절연막 상에 도전 물질을 도포하여 게이트 플러그 콘택, 소스 및 드레인 콘택을 형성하는 단계 및 게이트 콘택 플러그, 소스 및 드레인 콘택 상에 각각 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그의 제조방법에 따르면, 기존의 필드 산화막 상에 형성되는 게이트 패턴을 게이트 콘택 플러그로 대체하여 필드 산화막을 생략함으로써, 소스-드레인간 전류 경로를 직선으로 형성할 수 있고, 이에 따라 드레인-소스 간 저항 Ron 특성이 개선되는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(200)에 P-웰 영역(또는 N-웰 영역)을 형성하고, 필드 산화막(210,212), P형 바디 영역(220) 및 N웰 영역(230)을 형성한다.
필드 산화막(210, 212)은 반도체 기판(200) 위에 실리콘 산화막 및 실리콘 질화막 패턴(미도시)을 형성하고, 상기 패턴에 의해 노출된 반도체 기판(200) 표면에 산소를 이온주입하고, 열산화시켜 로코스(LOCOS)형 필드 산화막을 형성할 수 있다.
그리고, 반도체 기판(200)에 불순물 이온을 주입하여 바디 영역(220) 및 N웰 영역(230)을 형성한다. 먼저 노출된 반도체 기판(200)의 전면에 N-형 불순물 이온, 예를 들어 인 이온을 주입한 후 불순물 확산 공정을 수행하여 N웰 영역(230)을 형성한다. 이어서 소정의 이온주입 마스크(미도시)를 이용하여 P형 불순물 이온, 예를 들어 보론(B) 이온을 일정한 도즈량으로 이온주입하여 P형 바디영역(220)을 형성한다.
다음, 반도체 기판(200) 전면에 예를 들어, 실리콘 산화물과 같은 게이트 절연물질 및 폴리 실리콘과 같은 게이트 전극 형성물질을 증착한 후 사진 식각 공정을 이용하여 게이트 절연층(242) 및 게이트 전극(244)으로 된 게이트 패턴(240)을 형성한다.
다음, 노출된 P형 바디 영역(220) 및 N웰 영역(230) 상에 N+형 불순물 이온을 주입하여 소스 영역(250) 및 드레인 영역(260)을 소정 깊이로 형성한다.
소스 영역(250)에 인접하여 P+형 불순물 이온 주입되어 이루어진 소스 콘택 영역(252)이 추가적으로 형성될 수 있다.
그리고, 게이트 패턴(240)이 형성된 반도체 기판(200) 전면에 층간 절연막(ILD:Inter Layer Dielectric, 270)을 증착한 후, 층간 절연막(270) 상에 게이트 전극용 콘택 플러그를 형성하기 위한 제1 포토 레지스트 패턴(280)을 형성한다.
도 2b에 도시된 바와 같이, 제1 포토 레지스트 패턴(280)을 식각 마스크로 하여 게이트 전극용 콘택 플러그를 형성할 영역의 층간 절연막(270)을 식각하여 트렌치(272)를 형성한다.
이때, 게이트 전극(244) 상부의 일부가 식각되게 트렌치(272)를 형성하여 후속의 게이트 콘택 플러그가 게이트 전극(244)과 연결되어 게이트 전극(244)과 동일 한 전극의 역할을 하게 한다.
즉, 게이트 전극(244)의 타단이 일반적인 필드 절연층(도 1 참조) 상에 형성되어 게이트 전극(244)의 타단이 반도체 기판(200)과 절연되어 반도체 기판(200)으로부터 소정 간격 이격되게 형성된 구조와 같이 게이트 콘택 플러그를 형성되게 한다.
도 2c에 도시된 바와 같이, 제1 포토 레지스트 패턴(280)을 제거(strip)하고, 소스 영역(250), 소스 콘택 영역(252) 및 드레인 영역(260)에 접하는 콘택을 형성하기 위한 제2 포토 레지스트 패턴(282)을 형성한다.
도 2d에 도시된 바와 같이, 제2 포토 레지스트 패턴(282)을 식각 마스크로 하여 소스 영역(250), 소스 콘택 영역(252) 및 드레인 영역(260) 상의 층간 절연막(270)을 식각하여 소스 영역(250), 소스 콘택 영역(252) 및 드레인 영역(260)을 오픈한다.
도 2e에 도시된 바와 같이, 제2 포토 레지스트 패턴(282)을 제거하고, 소스 영역(250), 소스 콘택 영역(252) 및 드레인 영역(260)의 상부가 오픈되고, 게이트 콘택 플러그가 형성될 층간 절연막(270)의 트렌치 전면에 도전 물질(예를 들어, 텅스텐)을 증착하여 이들을 갭필(gap-fill)한다.
도 2f에 도시된 바와 같이, 상기 도전 물질이 매립된 층간 절연막(270) 상부를 CMP(Chemical Mechanical Polyshing) 공정으로 평탄화시킨다. 다음으로, 소스 영역(250), 소스 콘택 영역(252), 드레인 영역(260)과 접하는 콘택과 게이트 콘택 플러그(290) 상부에 각각 금속 배선들(300)을 형성한다.
게이트 콘택 플러그(290)는 금속 배선(300)에 전극이 인가되면, 게이트 전극(240)의 타단이 반도체 기판(200) 상에 소정 간격 이격되어 연장된 게이트 전극과 동일한 역할을 하는 구조로 형성되게 하는 것이 발명의 특징이다.
본 발명은 게이트 전극을 폴리 실리콘과 게이트 콘택 플러그를 결합하여 형성하여, 일반적인 게이트 전극과 같이 필드 산화막 상에 게이트 전극을 형성할 필요가 없으며, 게이트 전극 하부의 필드 산화막 공정도 생략함으로써, 공정을 단순화할 수 있다.
또한, 생략된 필드 산화막으로 인해 소스-드레인간 전류 경로를 직선으로 형성할 수 있고, 이에 따라 드레인-소스 간 저항 Ron 특성이 개선되는 효과가 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 반도체 기판(200) 상에 형성된 게이트 전극(240), 게이트 전극(240) 양측의 반도체 기판(200) 내에 소정 간격 이격된 소스 영역(250) 및 드레인 영역(260), 게이트 전극(240)의 일부와 연결되고, 반도체 기판으로부터 소정 간격 이격된 게이트 콘택 플러그(290), 소스 및 드레인 영역과 접하는 소스 콘택 및 드레인 콘택 및 콘택 플러그(290), 소스 콘택 및 드레인 콘택 상에 각각 형성된 금속 배선(300)을 포함한다.
여기서, 게이트 콘택 플러그(290)는 금속 배선(300)에 전극이 인가되면, 상기 게이트 전극(240)과 전기적으로 연결되어 상기 게이트 전극(240)의 타단이 상기 반도체 기판(200) 상위에 소정 간격 이격되어 연장된 구조이다.
일반적인 반도체 소자의 채널 영역을 통과한 전류가 필드 옥사이드(Field oxide) 또는 트렌치 분리막(trench isolation) 영역을 지나서 돌아가기 때문에 드레인-소스 간 저항 Ron 특성이 저하되는 문제가 있는데 반해, 본 발명의 반도체 소자의 채널 영역은 드레인-소스 간 전류가 직선으로 형성되기 때문에 드레인-소스 간 저항 Ron 특성이 개선되는 효과가 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 반도체 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 단며도이다.

Claims (5)

  1. 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극 양측의 반도체 기판 내에 소정 간격 이격된 소스 및 드레인 영역을 형성하는 단계;
    상기 반도체 기판 전면에 층간 절연막을 증착하고, 상기 층간 절연막 내에 상기 게이트 전극 상의 게이트 플러그 콘택을 형성하기 위한 트렌치를 형성하는 단계;
    상기 소스 및 드레인 영역 상의 층간 절연막을 식각하여 상기 소스 및 드레인 콘택을 형성하기 위한 홀들을 형성하는 단계;
    상기 층간 절연막 상에 도전 물질을 도포하여 게이트 플러그 콘택, 소스 및 드레인 콘택을 형성하는 단계; 및
    상기 게이트 플러그 콘택, 소스 및 드레인 콘택 상에 각각 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 트렌치는
    상기 게이트 전극 상부의 일부가 식각되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 게이트 플러그 콘택은
    상기 금속 배선에 전극이 인가되면, 상기 게이트 전극과 전기적으로 연결되어 상기 게이트 전극의 타단이 상기 반도체 기판 상위에 소정 간격 이격되어 연장된 구조로 형성되게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 반도체 기판 상에 형성된 게이트 전극, 상기 게이트 전극 양측의 반도체 기판 내에 소정 간격 이격된 소스 및 드레인 영역;
    상기 게이트 전극의 일부와 연결되고, 상기 반도체 기판으로부터 소정 간격 이격된 게이트 콘택 플러그;
    상기 소스 및 드레인 영역과 접하는 소스 콘택 및 드레인 콘택; 및
    상기 콘택 플러그, 소스 콘택 및 드레인 콘택 상에 각각 형성된 금속 배선을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 게이트 콘택 플러그는
    상기 금속 배선에 전극이 인가되면, 상기 게이트 전극과 전기적으로 연결되어 상기 게이트 전극의 타단이 상기 반도체 기판 상위에 소정 간격 이격되어 연장된 구조임을 특징으로 하는 반도체 소자.
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