KR20110076507A

KR20110076507A - Method of forming buried gate electrode of semiconductor device

Info

Publication number: KR20110076507A
Application number: KR1020090133247A
Authority: KR
Inventors: 은병수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-29
Filing date: 2009-12-29
Publication date: 2011-07-06

Abstract

PURPOSE: A method for forming the buried gate electrode of a semiconductor device is provided to reduce the value of a cell capacitance securing a bit-line sensing margin by forming a buried gate electrode without a parasitic capacitor. CONSTITUTION: A trench(115) is formed in the active region of a semiconductor substrate(100). The trench is buried with a gate electrode material. The gate electrode material is recessed to form a buried gate electrode which buries a part of the trench. An annealing process is implemented with respect to the semiconductor substrate under deuterium atmosphere in order to compensate damages generated on the upper side of the trench in the gate electrode material recessing process.

Description

Method for manufacturing buried gate electrode in semiconductor device

본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 매립 게이트 전극 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a buried gate electrode forming method of a semiconductor device.

반도체 소자의 집적도가 높아지면서 디자인 룰(design rule) 또한 축소됨에 따라 반도체 소자를 구성하는 트랜지스터의 게이트의 크기 또한 점점 감소하고 있다. 이에 따라 소스 영역 및 드레인 영역 사이의 전계의 세기도 커지고 있다. 이와 같이 증가된 전계의 세기에 의해, 소스 영역과 드레인 영역 사이에서 전자가 가속되어 드레인 영역 근처의 게이트 절연막을 어택(attack)하는 핫 캐리어(hot carrier)가 다수 발생하게 된다. 그리고 이와 같은 핫 캐리어는 소자의 전기적인 특성들을 열화시키는 것으로 알려져 있다. 특히 디램(DRAM)과 같은 반도체 메모리 소자의 경우, 소스 영역과 드레인 영역 사이의 전계의 세기가 증가함에 따라 누설전류가 발생하고, 이는 디램의 중요한 특성들 중의 하나인 리프레시(refresh) 특성에 나쁜 영향을 끼치고 있다. 이러한 구조적인 문제 외에도, 소스 영역 및 드레인 영역 사이의 거리가 좁아짐에 따라 펀치스루(punch-through)에 대한 마진(margin) 또한 줄어들면서 트랜지스터의 단채널 효과(short channel effect) 및 누설전류가 증가하는 문제가 나타나고 있다. As the degree of integration of semiconductor devices increases, design rules decrease, so that the size of gates of transistors constituting semiconductor devices decreases. As a result, the intensity of the electric field between the source region and the drain region is also increasing. As a result of the increased electric field strength, electrons are accelerated between the source region and the drain region to generate a large number of hot carriers that attack the gate insulating layer near the drain region. And such hot carriers are known to degrade the electrical properties of the device. In particular, in the case of semiconductor memory devices such as DRAMs, leakage currents occur as the strength of the electric field between the source region and the drain region increases, which adversely affects the refresh characteristic, which is one of the important characteristics of DRAM. Is interfering. In addition to these structural problems, as the distance between the source and drain regions narrows, the margin for punch-through also decreases, increasing the short channel effect and leakage current of the transistor. The problem is appearing.

이와 같이 트랜지스터의 게이트의 크기가 감소함에 따라 발생하는 문제점을 해결하기 위해 반도체 기판 내에 형성된 트렌치와 중첩하여 게이트를 형성하는 리세스 게이트(recess gate)가 제안되어 적용하고 있다. 리세스 게이트는 통상의 평판형(planar type) 게이트에 비하여 유효 채널 길이가 증가하여 단채널 효과 및 누설전류를 감소시킬 수 있다. 그러나 리세스 게이트는 워드라인과 비트라인이 오버랩(overlap)되고, 워드라인 스페이서에 의해 워드라인과 비트라인이 분리되는 구조를 가진다. 이에 따라 워드라인 및 비트라인의 오버랩에 의해 기생 캐패시턴스 값이 증가하는 문제가 있다. 기생 캐패시턴스 값이 증가하면 비트라인 센싱 마진(sensing margin)을 확보하기 위한 셀 캐패시턴스 값이 감소하여 반도체 소자의 리프레시 특성을 저하된다. 이에 따라 리세스 게이트를 적용하는 과정에서 유발되는 문제를 개선하면서 반도체 소자의 리프레시 특성을 개선할 수 있는 방법이 요구된다. In order to solve the problem caused by the reduction of the gate size of the transistor as described above, a recess gate for forming a gate overlapping with a trench formed in a semiconductor substrate has been proposed and applied. The recess gate may increase the effective channel length in comparison with a conventional planar type gate to reduce short channel effects and leakage current. However, the recess gate has a structure in which word lines and bit lines overlap, and word lines and bit lines are separated by word line spacers. Accordingly, there is a problem in that the parasitic capacitance value increases due to overlap of word lines and bit lines. If the parasitic capacitance value is increased, the cell capacitance value for securing the bit line sensing margin is decreased, thereby reducing the refresh characteristics of the semiconductor device. Accordingly, there is a need for a method capable of improving refresh characteristics of a semiconductor device while improving a problem caused by applying a recess gate.

본 발명이 이루고자 하는 기술적 과제는, 매립 게이트 전극을 형성하는 과정에서 발생하는 플라즈마에 의한 손상을 보상할 수 있는 반도체 소자의 매립 게이트 전극 형성방법을 제공하는데 있다. An object of the present invention is to provide a method for forming a buried gate electrode of a semiconductor device capable of compensating for damage caused by plasma generated in the process of forming the buried gate electrode.

본 발명에 따른 반도체 소자의 매립 게이트 전극 형성방법은, 반도체 기판의 활성영역 내에 트렌치를 형성하는 단계; 상기 트렌치를 게이트 전극물질로 매립하는 단계; 상기 게이트 전극물질을 리세스하여 상기 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계; 및 상기 반도체 기판 상에 중수소(D2) 분위기에서 어닐 공정을 수행하여 상기 게이트 전극물질을 리세스하는 과정에서 상기 트렌치의 상부에 발생된 손상을 회복시키는 단계를 포함하는 것을 특징으로 한다.A buried gate electrode forming method of a semiconductor device according to the present invention includes forming a trench in an active region of a semiconductor substrate; Filling the trench with a gate electrode material; Recessing the gate electrode material to form a buried gate electrode partially filling the trench; And recovering damage generated on the trench in the process of recessing the gate electrode material by performing an annealing process on a semiconductor substrate in a deuterium (D2) atmosphere.

본 발명에 있어서, 상기 게이트 전극물질로 매립하는 단계는, 티타늄나이트라이드(TiN) 단일막 또는 텅스텐막과 티타늄나이트라이드가 적층된 구조(W/TiN)로 형성할 수 있다.In the present invention, the filling of the gate electrode material may include a titanium nitride (TiN) single layer or a structure in which a tungsten film and titanium nitride are stacked (W / TiN).

상기 게이트 전극물질을 리세스하는 단계는, 상기 게이트 전극물질의 표면을 평탄화 공정으로 연마하는 단계; 및 상기 연마된 게이트 전극물질을 플라즈마를 이용한 에치백 공정으로 리세스시키는 단계를 포함하는 것이 바람직하다.Recessing the gate electrode material may include polishing the surface of the gate electrode material by a planarization process; And recessing the polished gate electrode material by an etch back process using plasma.

상기 어닐 공정은 상기 반도체 기판을 어닐 장비에 배치하고, 상기 어닐 장비에 중수소(D2)를 공급하면서 400℃ 내지 500℃의 온도에서 진행하는 것이 바람직 하다.In the annealing process, the semiconductor substrate is disposed in the annealing equipment, and the decantation process is performed at a temperature of 400 ° C. to 500 ° C. while supplying deuterium (D2).

본 발명에 따르면, 리세스 게이트 및 FIN 구조의 게이트와 비교하여 기생 캐패시터가 형성되지 않는 매립 게이트 전극을 형성함으로써 비트라인 센싱 마진을 확보하기 위한 셀 캐패시턴스 값을 감소시킬 수 있다. According to the present invention, a cell capacitance value for securing a bit line sensing margin can be reduced by forming a buried gate electrode in which parasitic capacitors are not formed as compared with the recess gate and the gate of the FIN structure.

또한 매립 게이트 전극을 형성하는 과정에서 발생하는 플라즈마에 의한 손상을 중수소(D2)를 이용하여 회복시킴으로써 리프레시 시간이 감소하는 것을 개선할 수 있다. 아울러 저온에서 어닐 공정을 진행하여 문턱전압이 바뀌는 것과 같은 소자의 특성이 변하는 것을 방지할 수 있다. In addition, by reducing the damage caused by the plasma generated in the process of forming the buried gate electrode using deuterium (D2) it can be improved to reduce the refresh time. In addition, by performing an annealing process at a low temperature, it is possible to prevent the characteristics of the device such as changing the threshold voltage.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 1 내지 도 6은 반도체 소자의 매립 게이트 전극 형성방법을 설명하기 위해 나타내보인 도면들이다.1 to 6 are cross-sectional views illustrating a method of forming a buried gate electrode of a semiconductor device.

도 1을 참조하면, 반도체 기판(100) 내에 소자분리막(105)을 형성하여 활성영역(107)을 정의한다. 이를 위해 반도체 기판(100) 내에 소자분리용 트렌치를 형성하고, 소자분리용 트렌치를 절연물질로 매립하여 소자분리막(105)을 형성한다. 소자분리막(105)은 활성영역(107)을 둘러싸는 구조로 이루어진다. 다음에 반도체 기판(100) 상에 게이트가 형성될 영역을 정의하는 마스크막 패턴(110)을 형성한다. 마스크막 패턴(110)은 반도체 기판(100) 상에 레지스트 물질을 도포하여 형성하고, 노광 및 현상 공정으로 이루어진 리소그래피(lithography) 공정을 진행한다. 그러면 게이트가 형성될 영역의 반도체 기판(100) 표면을 선택적으로 노출시키는 개구부를 갖는 마스크막 패턴(110)이 형성된다. 마스크막 패턴(110)은 라인(line) 형상으로 형성한다. Referring to FIG. 1, an isolation region 105 is formed in a semiconductor substrate 100 to define an active region 107. To this end, a device isolation trench is formed in the semiconductor substrate 100, and a device isolation layer 105 is formed by filling the device isolation trench with an insulating material. The device isolation layer 105 has a structure surrounding the active region 107. Next, a mask layer pattern 110 defining a region in which a gate is to be formed is formed on the semiconductor substrate 100. The mask layer pattern 110 is formed by applying a resist material on the semiconductor substrate 100, and performs a lithography process consisting of an exposure and development process. Then, a mask layer pattern 110 having an opening to selectively expose the surface of the semiconductor substrate 100 in the region where the gate is to be formed is formed. The mask film pattern 110 is formed in a line shape.

도 2를 참조하면, 마스크막 패턴(110, 도 1 참조)을 식각마스크로 반도체 기판(100)의 노출 부분을 식각하여 반도체 기판(100)의 활성영역(107, 도 1 참조) 내에 트렌치(115)를 형성한다. 매립 게이트 구조는 30nm 이하급 반도체 소자를 제조하는데 적용하고 있으므로 라인 형상으로 형성된 마스크막 패턴(110)에 의해 노출된 부분을 식각함에 따라 소자분리막(105) 내에도 트렌치(115)가 형성된다. Referring to FIG. 2, the exposed portion of the semiconductor substrate 100 is etched using the mask layer pattern 110 (see FIG. 1) as an etch mask to form a trench 115 in the active region 107 (see FIG. 1) of the semiconductor substrate 100. ). Since the buried gate structure is applied to manufacturing a semiconductor device of 30 nm or less, the trench 115 is also formed in the device isolation layer 105 by etching the portion exposed by the mask layer pattern 110 formed in a line shape.

도 3을 참조하면, 트렌치(115)의 노출면 위에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 열산화 공정 또는 라디칼 산화 공정을 포함하는 산화 공정을 진행하여 산화막으로 형성할 수 있다. 다음에 반도체 기판(100) 상에 게이트 전극물질(125)을 증착한다. 게이트 전극물질(125)은 트렌치(115)를 모두 매립하는 두께로 증착한다. 게이트 전극물질(125)은 종래의 전극물질로 적용하여 왔던 폴리실리콘 물질 대신에 금속물질, 예컨대, 티타늄나이트라이드(TiN) 단일막 또는 텅스텐막과 티타늄나이트라이드가 적층된 구조(W/TiN)로 형성하는 것이 바람직하다. Referring to FIG. 3, the gate insulating layer 120 is formed on the exposed surface of the trench 115. The gate insulating layer 120 may be formed as an oxide film by performing an oxidation process including a thermal oxidation process or a radical oxidation process. Next, the gate electrode material 125 is deposited on the semiconductor substrate 100. The gate electrode material 125 is deposited to a thickness to fill all the trenches 115. The gate electrode material 125 has a metal material, for example, a titanium nitride (TiN) single layer or a structure in which a tungsten film and titanium nitride are stacked (W / TiN) instead of the polysilicon material that has been applied as a conventional electrode material. It is preferable to form.

도 4를 참조하면, 게이트 전극물질(125)을 리세스시켜 트렌치(115)를 일부 매립하는 매립 게이트 전극(125a)을 형성한다. 이를 위해 먼저 게이트 전극물 질(125)이 형성된 반도체 기판(100) 상에 평탄화 공정을 진행한다. 평탄화 공정은 게이트 전극물질(125a)을 균일한 두께로 리세스 시키기 위해 게이트 전극물질(125a)의 표면을 연마하는 공정이다. 다음에 평탄화 공정을 표면이 연마된 게이트 전극물질(125a)을 일정 깊이만큼 리세스시켜 매립 게이트 전극(125a)을 형성한다. 리세스 공정은 플라즈마(plasma)를 이용한 에치백(etch back) 공정으로 진행할 수 있다. Referring to FIG. 4, the gate electrode material 125 is recessed to form a buried gate electrode 125a that partially fills the trench 115. To this end, first, a planarization process is performed on the semiconductor substrate 100 on which the gate electrode material 125 is formed. The planarization process is a process of polishing the surface of the gate electrode material 125a to recess the gate electrode material 125a to a uniform thickness. Next, in the planarization process, the buried gate electrode 125a is recessed by a predetermined depth to form the buried gate electrode 125a. The recess process may proceed to an etch back process using plasma.

한편, 플라즈마를 이용한 에치백 공정을 진행하는 과정에서 트렌치(115) 상부 부분(A)의 게이트 절연막(120)이 플라즈마에 의한 어택(attack)을 받아 플라즈마에 의한 손상(PID; Plasma induced damage)이 발생한다. 트렌치(115) 상부 부분은 채널이 직접적으로 형성되는 부분은 아니지만, 플라즈마에 의한 손상(PID)을 확인할 수 있는 부분이다. 그리고 트렌치(115) 상부 부분의 게이트 절연막(120)이 적게 남아 있을수록 플라즈마에 의한 손상(PID)이 심한 것으로 구분할 수 있다. 게이트 절연막(120)이 플라즈마에 의한 어택을 받으면, 트렌치(115) 상부 부분의 실리콘(Si) 격자가 손상되어 미결합 부분(dangling bond, 122)이 발생하게 되어 전자 트랩(electron trap) 및 누설 전류의 경로와 같은 현상을 유발함으로써 반도체 소자의 리프레시 타임(refresh time)이 감소하게 된다.In the meantime, the plasma insulating damage (PID) of the gate insulating layer 120 of the upper portion A of the trench 115 is attacked by the plasma during the etchback process using the plasma. Occurs. The upper portion of the trench 115 is not a portion in which a channel is directly formed, but is a portion that can identify damage by plasma (PID). In addition, as the gate insulating layer 120 in the upper portion of the trench 115 remains less, the damage caused by plasma (PID) is more severe. When the gate insulating layer 120 is attacked by the plasma, the silicon (Si) lattice in the upper portion of the trench 115 is damaged and a dangling bond 122 is generated, resulting in an electron trap and a leakage current. The refresh time of the semiconductor device is reduced by causing a phenomenon such as the path of.

플라즈마에 의한 손상(PID)은 게이트 절연막(120)의 표면에서 불균일하게 전하밀도가 진행함에 따라 유발된다. 게이트 절연막(120) 표면의 불균일한 전하밀도를 해소시키기 위해 전하밀도가 높은 쪽에서 낮은 쪽으로 전류가 발생하게 된다. 이러한 전류는 게이트 절연막(120)을 통해 흐르게 되면서 반도체 소자에 전기적인 스트레스를 가하여 전자 트랩 및 누설 전류의 경로와 같은 현상을 유발한다. 따라서 플라즈마에 의한 손상(PID) 효과를 줄여야 리프레시 타임을 확보할 수 있으나, 에치백 공정을 진행함에 따라 발생하고 있다. 이러한 트렌치(115) 상부 부분의 게이트 절연막(120) 상에 발생하는 플라즈마에 의한 손상(PID)을 개선하기 위해 고온, 예를 들어 700℃ 내지 800℃의 온도의 어닐 공정을 진행하는 방법이 제안되었다. 그러나 700℃ 이상의 고온에서 어닐 공정을 진행하면 트랜지스터의 문턱전압이 변화하는 문제가 발생하였다. Damage due to plasma (PID) is caused as the charge density progresses unevenly on the surface of the gate insulating layer 120. In order to solve the non-uniform charge density on the surface of the gate insulating film 120, a current is generated from the higher charge density to the lower charge density. This current flows through the gate insulating layer 120 to apply electrical stress to the semiconductor device, causing a phenomenon such as a path of an electron trap and a leakage current. Therefore, the refresh time can be secured by reducing the damage caused by plasma (PID), but it occurs as the etch back process proceeds. In order to improve the damage caused by plasma (PID) generated on the gate insulating layer 120 of the upper portion of the trench 115, a method of performing an annealing process at a high temperature, for example, 700 ° C to 800 ° C has been proposed. . However, when the annealing process is performed at a high temperature of 700 ° C. or higher, the threshold voltage of the transistor is changed.

도 5를 참조하면, 반도체 기판(100) 상에 중수소(D2; Deuterium/heavy hydrogen) 분위기에서 어닐 공정을 진행하여 플라즈마에 의한 손상(PID)이 발생된 부분을 회복(healing)시킨다. 구체적으로, 반도체 기판(100)을 어닐 장비에 배치하고, 어닐 장비 내부에 중수소(D2)를 공급한다. 중수소(D2)를 공급하고 어닐 장비 내부의 온도를 400℃ 내지 500℃의 온도, 바람직하게는 450℃ 온도를 유지하면서 2시간 동안 어닐 공정을 수행한다. 이러한 어닐 공정을 수행하면 플라즈마에 의한 어택에 의해 트렌치(115) 상부 부분의 실리콘(Si) 격자가 손상되어 미결합 부분(dangling bond)에 수소가 결합하여 Si-H 결합 구조를 이루면서 손상 부분이 회복된다. Referring to FIG. 5, an annealing process is performed on a semiconductor substrate 100 in a deuterium / heavy hydrogen (D2) atmosphere to recover a portion of the plasma generated damage (PID). Specifically, the semiconductor substrate 100 is disposed in the anneal equipment, and deuterium D2 is supplied into the anneal equipment. The annealing process is performed for 2 hours while supplying deuterium (D2) and maintaining the temperature inside the anneal equipment at a temperature of 400 ° C to 500 ° C, preferably 450 ° C. When the annealing process is performed, the silicon (Si) lattice of the upper portion of the trench 115 is damaged by the attack by plasma, and hydrogen is bonded to the dangling bond to form a Si-H bond structure, thereby recovering the damaged portion. do.

한편, 경수소(H₂)를 이용하여 어닐 공정은 일반적으로 700℃ 내지 800℃의 온도에서 진행한다. 이 경우, 실리콘의 미결합 부분에 수소가 결합하여 Si-H 결합 구조를 형성한다 하더라도 후속 열처리시 해리되어 결합이 다시 깨어지게 된다. 이 는 질량수가 중수소보다 작은 경수소의 특성에 의해 열처리시 중수소보다 쉽게 해리되기 때문이다. 이에 따라 경수소보다 중수소를 이용하여 어닐 공정을 수행하는 것이 바람직하다. 또한 중수소(D2)는 일반적인 경수소(H₂)에 비하여 낮은 온도, 예컨대 400℃ 내지 500℃의 온도에서 플라즈마에 의한 손상을 회복시킬 수 있다. 이에 따라 고온, 예컨대 700℃ 이상의 온도에서 어닐 공정을 진행하여 트랜지스터의 문턱전압이 변화하는 문제를 방지할 수 있다. On the other hand, the annealing process using hard hydrogen (H ₂ ) is generally carried out at a temperature of 700 ℃ to 800 ℃. In this case, even if hydrogen bonds to the unbonded portion of silicon to form a Si-H bond structure, it is dissociated during subsequent heat treatment and the bond is broken again. This is because dissociation is easier than deuterium during heat treatment due to the characteristic of light hydrogen having a mass number smaller than deuterium. Therefore, it is preferable to perform annealing process using deuterium rather than hard hydrogen. In addition, deuterium (D2) can recover the damage by the plasma at a low temperature, such as 400 ℃ to 500 ℃ compared to the conventional light hydrogen (H ₂ ). Accordingly, the annealing process may be performed at a high temperature, for example, 700 ° C. or higher, thereby preventing the problem of changing the threshold voltage of the transistor.

도 6을 참조하면, 매립 게이트 전극(125a) 및 트렌치(115)의 노출 부분을 매립하는 층간절연막(130)을 형성한다. 한편, 매립 게이트 전극(125a)의 좌우에는 비록 도면에 도시하지는 않았지만, 불순물이온을 주입하여 형성된 소스영역 및 드레인영역이 배치된다. Referring to FIG. 6, an interlayer insulating layer 130 filling the exposed portion of the buried gate electrode 125a and the trench 115 is formed. On the other hand, although not shown in the figure, source and drain regions formed by implanting impurity ions are disposed to the left and right of the buried gate electrode 125a.

매립 게이트 전극(125a)의 경우, 트렌치에 중첩하여 형성하는 리세스 게이트와 트렌치 바닥면에 돌출부가 형성된 FIN 구조의 게이트에 비하여 게이트 라인 전체가 반도체 기판(100) 내부에 형성되는 구조로 이루어진다. 이에 따라 리세스 게이트 및 FIN 구조의 게이트와 비교하여 기생 캐패시터가 형성되지 않기 때문에 비트라인 센싱 마진을 확보하기 위한 셀 캐패시턴스 값을 감소시킬 수 있는 장점이 있다. 이러한 매립 게이트 전극(125a)을 형성하는데 있어서 발생하는 플라즈마에 의한 손상을 중수소(D2) 분위기에서 어닐 공정을 진행하여 회복시킴으로써 리프레시 시간이 감소하는 것을 개선할 수 있다. 또한 저온에서 어닐 공정을 진행함으로써 문턱전압이 바뀌는 것과 같은 소자의 특성이 변하는 것을 방지할 수 있다. In the case of the buried gate electrode 125a, the entire gate line is formed inside the semiconductor substrate 100 as compared with the recess gate formed overlapping the trench and the gate of the FIN structure having the protrusion formed on the bottom surface of the trench. Accordingly, since parasitic capacitors are not formed in comparison with the gates of the recess gate and the FIN structure, there is an advantage that the cell capacitance value for securing the bit line sensing margin can be reduced. By reducing the damage caused by plasma generated in forming the buried gate electrode 125a by performing an annealing process in a deuterium (D2) atmosphere, the refresh time can be reduced. In addition, by performing the annealing process at a low temperature, it is possible to prevent the characteristics of the device such as the threshold voltage is changed.

Claims

Forming a trench in an active region of the semiconductor substrate;

Filling the trench with a gate electrode material;

Recessing the gate electrode material to form a buried gate electrode partially filling the trench; And

And recovering damage generated on the trench in the process of recessing the gate electrode material by performing an annealing process on the semiconductor substrate in a deuterium (D2) atmosphere.

The method of claim 1,

The embedding of the gate electrode material may include a titanium nitride (TiN) single layer or a tungsten film and a titanium nitride stacked structure (W / TiN).

The method of claim 1, wherein the recessing of the gate electrode material comprises:

Polishing the surface of the gate electrode material by a planarization process; And

And recessing the polished gate electrode material by an etch back process using a plasma.

The method of claim 1,

In the annealing process, the semiconductor substrate is disposed in an annealing equipment, and the buried gate electrode forming method of the semiconductor device proceeds at a temperature of 400 ℃ to 500 ℃ supplying deuterium (D2) to the annealing equipment.