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KR20110056124A - 전력 소모를 감소한 메모리 콘트롤러, 메모리 장치 및 메모리 시스템 - Google Patents

전력 소모를 감소한 메모리 콘트롤러, 메모리 장치 및 메모리 시스템 Download PDF

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KR20110056124A
KR20110056124A KR1020090112814A KR20090112814A KR20110056124A KR 20110056124 A KR20110056124 A KR 20110056124A KR 1020090112814 A KR1020090112814 A KR 1020090112814A KR 20090112814 A KR20090112814 A KR 20090112814A KR 20110056124 A KR20110056124 A KR 20110056124A
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KR
South Korea
Prior art keywords
clock signal
signal
memory
memory device
clock
Prior art date
Application number
KR1020090112814A
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English (en)
Inventor
김시홍
전영현
박광일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US12/950,028 priority patent/US8811111B2/en
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Abstract

전력 소모를 감소한 메모리 콘트롤러, 메모리 장치 및 메모리 시스템이 개시된다. 본 발명의 일 실시예에 따른 상기 메모리 콘트롤러는, 메모리 장치를 구동하기 위한 다수의 커맨드 신호들을 발생하는 제어로직과, 상기 메모리 장치로 기록 데이터를 제공하거나, 상기 메모리 장치로부터 독출 데이터를 수신하기 위한 데이터 입출력부와, 상기 데이터 입출력에 관련된 제1 클록신호를 발생하는 제1 클록신호 발생부 및 상기 다수의 커맨드 신호들 중 적어도 하나의 커맨드 신호의 발생정보를 이용하여 상기 제1 클록신호의 활성화를 제어하는 클록 활성화 제어부를 구비하는 것을 특징으로 한다.

Description

전력 소모를 감소한 메모리 콘트롤러, 메모리 장치 및 메모리 시스템{Memory controller, Memory Device and Memory System capable of reducing a power consumption}
본 발명은 메모리 콘트롤러, 메모리 장치 및 메모리 시스템에 관한 것으로서, 보다 자세하게는 기록, 독출 등의 메모리 동작시 전력 소모를 감소할 수 있는 메모리 콘트롤러, 메모리 장치 및 메모리 시스템에 관한 것이다.
최근 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 반도체 메모리 장치의 일예로서 디램(DRAM)은 개인용 컴퓨터(personal computer) 또는 서버(server)로서 컴퓨터 시스템에서 널리 사용된다. 반도체 메모리 장치의 고성능화 및 고용량화를 위하여, 다수 개의 반도체 메모리 장치들이 메모리 모듈에 탑재(mounted)되고, 상기 반도체 메모리 장치들이 탑재된 메모리 모듈이 컴퓨터 시스템에 장착(installation)된다.
상기 디램(DRAM)의 일 종류로서 시스템의 클록 신호에 동기되어 동작하는 동기식 반도체 메모리 장치(SDRAM)가 있으며, 또한 상기 동기식 반도체 메모리 장치(SDRAM)의 일예로서, 시스템 클록신호의 상승 및 하강에지에 동기하여 데이터를 전달하는 DDR(double-data-rate) SDRAM가 있다. 이러한 DDR SDRAM은 동작 속도 측면에서 그 성능을 개선한 DDR2 SDRAM 및 DDR3 SDRAM 등으로 발전되어 왔다. 이러한 반도체 메모리 장치들은 메모리 콘트롤러와 통신함에 의하여 기록, 독출 등의 동작이 제어된다. 일예로서, 반도체 메모리 장치는 메모리 콘트롤러로부터 기록 명령과 함께 기록 데이터 및 클록신호를 수신하며, 반대로 독출 동작시 독출 데이터와 클록신호를 메모리 콘트롤러로 제공한다.
도 1은 일반적인 반도체 메모리 시스템을 나타내는 블록도이다. 도 1에 도시된 바와 같이 반도체 메모리 시스템(10)은 메모리 콘트롤러(11)와 메모리 모듈(12)을 구비할 수 있다. 도 1에는 설명의 편의상 하나의 메모리 모듈만이 도시되었으나, 두 개 이상의 메모리 모듈이 상기 반도체 메모리 시스템(10) 내에 구비될 수 있다.
메모리 콘트롤러(11)와 메모리 모듈(12)은 반도체 메모리 시스템(10) 내에 배치되는 각종 버스를 통해 신호를 송수신한다. 일예로서, 메모리 콘트롤러(11)는 데이터 버스(BUS_DQ)를 통하여 메모리 모듈(12)로 기록 데이터를 제공하거나, 상기 데이터 버스(BUS_DQ)를 통하여 메모리 모듈(12)로부터 독출 데이터를 수신한다. 또한 반도체 메모리 시스템(10) 내에 배치되는 다른 버스들을 통해 메모리 콘트롤러(11)와 메모리 모듈(12) 사이에 클록신호나 데이터 스트로브 신호가 전달될 수 있다. 일예로서, 도 1에는 스트로브 버스(BUS_strobe)를 통하여 데이터 스트로브 신호가 전달되고, 또한 클록 버스(BUS_S_CLK)를 통하여 시스템 클록신호가 전달되는 예가 도시되어 있다.
메모리 장치 각각은 메모리 콘트롤러(11)로부터 제공되는 데이터나 커맨드/어드레스 신호를 수신한다. 일반적으로, 메모리 장치는 데이터 스트로브 신호에 동기하여 데이터 신호를 수신하고, 또한 시스템 클록신호에 동기하여 커맨드/어드레스 신호를 수신한다. 그러나, 상기와 같이 데이터 스트로브 신호에 동기하여 데이터 신호를 수신하는 경우, 데이터 스트로브 신호에 발생하는 ISI(InterSymbol Interference)에 의하여 타이밍 마진이 저하되는 문제가 발생한다. 한편, 상기 데이터 신호를 수신함에 있어서, 데이터 스트로브 신호를 사용하지 않고 상기 시스템 클록신호를 사용하는 경우도 있으나, 이에 따르면 데이터 신호의 수신 타이밍의 특성이 저하되는 문제가 발생한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 메모리 콘트롤러는, 메모리 장치를 구동하기 위한 다수의 커맨드 신호들을 발생하는 제어로직과, 상기 메모리 장치로 기록 데이터를 제공하거나, 상기 메모리 장치로부터 독출 데이터를 수신하기 위한 데이터 입출력부와, 상기 데이터 입출력에 관련된 제1 클록신호를 발생하는 제1 클록신호 발생부 및 상기 다수의 커맨드 신호들 중 적어도 하나의 커맨드 신호의 발생정보를 이용하여 상기 제1 클록신호의 활성화를 제어하는 클록 활성화 제어부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 메모리 콘트롤러는, 메모리 장치와 데이터를 송수신하며, 적어도 하나의 커맨드 신호 및 적어도 하나의 클록신호를 메모리 장치로 제공하고, 상기 적어도 하나의 커맨드 신호를 발생하는 커맨드 신호 발생부 및 상기 메모리 장치로 제공되는 기록 데이터에 동기하고, 상기 커맨드 신호의 발생 타이밍에 응답하여 활성화되거나 비활성화되는 프리 런닝 클록신호를 발생하는 프리 런닝 클록신호 발생부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 메모리 콘트롤러의 동작방법은, 제1 커맨드 신호를 발생하는 단계와, 상기 제1 커맨드 신호의 발생에 응답하여 제1 클록신호를 활성화하는 단계와, 상기 활성화된 제1 클록신호 및 상기 제1 클록신호에 동기하는 기록 데이터를 메모리 장치로 제공하는 단계와, 제2 커맨드 신호를 발생하는 단계 및 상기 제2 커맨드 신호의 발생에 응답하여 제1 클록신호를 비활성화하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 메모리 시스템은, 하나 이상의 커맨드 신호 및 하나 이상의 클록신호를 발생하는 메모리 콘트롤러 및 상기 메모리 콘트롤러로부터 제공되는 제1 클록신호에 동기하여 기록 데이터를 수신하고, 상기 메모리 콘트롤러로부터 제공되는 제2 클록신호에 동기하여 상기 커맨드 신호를 수신하는 메모리 장치를 구비하며, 상기 메모리 콘트롤러는, 제1 커맨드 신호의 발생에 동기하여 상기 제1 클록신호를 활성화시키며, 제2 커맨드 신호의 발생에 동기하여 상기 제1 클록신호를 비활성화시키는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 메모리 시스템은, 적어도 하나의 커맨드 신호 및 제1 클록신호를 발생하는 메모리 콘트롤러 및 상기 메모리 콘트롤러로부터 제공되는 상기 제1 클록신호에 동기하여 기록 데이터 및 상기 커맨드 신호를 수신하고, 독출 동작시 독출 데이터와 제2 클록신호를 상기 메모리 콘트롤러로 제공하는 메모리 장치를 구비하며, 상기 제2 클록신호는, 상기 메모리 장치의 내부에서 발생되는 제1 정보에 응답하여 활성화되고, 상기 메모리 장치의 내부에서 발생되는 제2 정보에 응답하여 비활성화되는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 메모리 장치는, 메모리 콘트롤러로부터 제공되는 기록 데이터를 저장하기 위한 데이터 버퍼와, 상기 메모리 콘트롤러로부터 제1 클록신호를 수신하여 이를 저장하는 제1 클록신호 버퍼와, 상기 메모리 콘트롤러로부터 제2 클록신호를 수신하여 이를 저장하는 제2 클록신호 버퍼 및 상기 제1 클록신호 및 상기 제2 클록신호를 수신하고, 제어신호에 응답하여 어느 하나의 클 록신호를 선택적으로 출력하는 멀티플렉서를 구비하고, 상기 기록 데이터는 상기 제1 클록신호 및 상기 제2 클록신호 중 상기 멀티플렉서에 의해 선택된 어느 하나의 클록신호에 동기하여 내부로 전달되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 메모리 시스템은, 적어도 하나의 메모리 장치가 장착된 메모리 모듈을 포함하며, 상기 메모리 장치는, 메모리 콘트롤러로부터 제공되는 기록 데이터를 저장하기 위한 데이터 버퍼와, 상기 메모리 콘트롤러로부터 제1 클록신호를 수신하여 이를 저장하는 제1 클록신호 버퍼와, 상기 메모리 콘트롤러로부터 제2 클록신호를 수신하여 이를 저장하는 제2 클록신호 버퍼 및 상기 제1 클록신호 및 상기 제2 클록신호를 수신하고, 제어신호에 응답하여 어느 하나의 클록신호를 선택적으로 출력하는 멀티플렉서를 구비하고, 상기 기록 데이터는 상기 제1 클록신호 및 상기 제2 클록신호 중 상기 멀티플렉서에 의해 선택된 어느 하나의 클록신호에 동기하여 내부로 전달되는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 개선된 클록신호에 동기하여 메모리 장치와 메모리 콘트롤러 사이에 데이터 신호를 전달하므로, 전력 소비를 감소시킴과 동시에 데이터 전달 특성을 향상시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a는 본 발명의 일실시예에 따른 메모리 콘트롤러를 나타내는 블록도이다. 도 2에 도시된 바와 같이, 상기 메모리 콘트롤러(100)는 제어로직(110), 커맨드/어드레스 출력부(120) 및 데이터 입출력부(130)를 구비할 수 있다. 또한, 상기 메모리 콘트롤러(100)는 적어도 하나의 클록신호를 발생하여 메모리 장치(미도시)로 제공할 수 있으며, 이에 따라 상기 메모리 콘트롤러(100)는 시스템 클록 발생부(140), 클록 활성화 제어부(151) 및 프리 러닝 클록 발생부(152)를 더 구비할 수 있다.
제어로직(110)는 메모리 콘트롤러(100) 내의 전체적인 동작을 제어하며, 또한 메모리 장치(미도시)로 다수의 커맨드 신호들 및 어드레스 신호를 제공하거나 기록 데이터 신호를 제공하기 위하여, 내부 커맨드/어드레스 신호들 및 내부 기록 데이터 신호(이상 미도시)를 발생한다. 커맨드/어드레스 출력부(120)는 상기 내부 커맨드/어드레스 신호들을 수신하고, 메모리 장치로 각종 커맨드 신호(BA, CMD, PCG)와 어드레스 신호(ADD)를 제공한다. 또한 데이터 입출력부(130)는 메모리 장치에 기록된 기록 데이터 신호를 수신하고, 메모리 장치로 기록 데이터 신호(DQ)를 제공한다. 도 2a에 도시되지는 않았으나, 제어로직(110)은 직접 각종 커맨드 신호(BA, CMD, PCG), 어드레스 신호(ADD) 및 기록 데이터 신호(DQ) 들을 발생할 수도 있으며, 이 경우 커맨드/어드레스 출력부(120) 및 데이터 입출력부(130)는 생략되 거나 또는 일반적인 신호 입출력 동작(일예로서 버퍼링 동작)만을 수행하여도 무방하다.
메모리 콘트롤러(100)는 적어도 하나의 클록신호를 발생한다. 일예로서, 도 2a에 도시된 바와 같이, 메모리 콘트롤러(100)는 시스템 클록신호(S_CLK)를 발생하여 메모리 장치로 제공하며, 또한 프리 러닝 클록신호(F_CLK)를 발생하여 메모리 장치로 제공한다. 시스템 클록 발생부(140)는 기준 클록신호(CLK)를 이용하여 시스템 클록신호(S_CLK)를 발생할 수 있다. 또는, 시스템 클록 발생부(140)는 기준 클록신호(CLK)를 시스템 클록신호로서 메모리 장치로 제공할 수도 있다. 메모리 장치는 메모리 콘트롤러(100)로부터 제공되는 커맨드/어드레스 신호들(BA, CMD, ADD, PCG)을 시스템 클록신호(S_CLK)에 동기하여 수신하며, 또한 메모리 콘트롤러(100)로부터 제공되는 데이터 신호(DQ)를 프리 러닝 클록신호(F_CLK)에 동기하여 수신한다.
프리 러닝 클록신호(F_CLK)는 제어로직(110)으로부터의 정보를 이용하여 소정 구간동안 활성화 상태를 유지함에 의하여 발생될 수 있다. 상기 프리 러닝 클록신호(F_CLK)의 활성화를 제어하는 동작은, 제어로직(110)에서 발생하는 내부 커맨드 또는 각종 커맨드 신호의 발생에 관련된 정보를 이용하여 수행될 수 있다. 클록 활성화 제어부(151)는 제어로직(110)으로부터 내부 커맨드 또는 커맨드 신호의 발생에 관한 정보(en/dis info)를 수신하고, 상기 수신된 정보(en/dis info)에 응답하여 프리 러닝 클록 발생부(152)를 제어한다. 프리 러닝 클록 발생부(152)는 클록 활성화 제어부(151)의 제어하에서, 상기 프리 러닝 클록신호(F_CLK)를 활성화하여 출력하거나 비활성화하여 출력한다. 클록 활성화 제어부(151)는 상기 내부 커맨드 또는 커맨드 신호의 발생에 관한 정보(en/dis info)를 수신하는 것으로 설명하였으나, 상기 내부 커맨드 또는 커맨드 신호를 직접 수신하여도 무방하다.
메모리 콘트롤러(100)는 메모리 장치 내에 구비되는 다수의 메모리 뱅크들에 대한 기록, 독출 동작을 제어하며, 또한 상기 다수의 메모리 뱅크들의 상태(일예로서, 액티브 상태 또는 프리차지 상태) 정보를 포함한다. 일예로서, 기록 동작의 경우, 메모리 콘트롤러(100)는 적어도 하나의 메모리 뱅크를 액티브시키기 위한 뱅크 액티브 커맨드 신호(BA)를 발생한다. 또한, 상기 적어도 하나의 메모리 뱅크에 대한 기록 동작이 완료되면, 상기 기록 동작이 수행된 메모리 뱅크들에 대해 프리차지 동작을 수행하기 위하여 프리차지 커맨드 신호(PCG)를 발생한다.
프리 러닝 클록 발생부(152)는 메모리 콘트롤러(100) 내의 클록신호를 이용하여 프리 러닝 클록신호(F_CLK)를 발생할 수 있으며, 일예로서 기준 클록신호(CLK)를 이용하여 상기 프리 러닝 클록신호(F_CLK)를 발생할 수 있다. 또한, 클록 활성화 제어부(151)부터의 제어하에서, 상기 기준 클록신호(CLK)를 활성화시키거나 비활성화 시킴에 의하여 프리 러닝 클록신호(F_CLK)를 발생할 수 있다. 상기 프리 러닝 클록신호(F_CLK)를 발생하는 구체적인 동작을 도 2b,c,d를 참조하여 설명하면 다음과 같다.
도 2b,c,d는 도 2a의 클록 활성화 제어부(151) 및 프리 러닝 클록 발생부(152)의 일 구현예를 나타내는 블록도이다. 클록 활성화 제어부(151)는 제어로직(110)으로부터 다수의 커맨드 신호를 수신하는데, 상기 다수의 커맨드 신호 중 제1 커맨드 신호가 발생하는 경우, 클록 활성화 제어부(151)는 상기 제1 커맨드 신호의 발생과 관련된 제1 정보(eninfo)를 수신하고, 이에 따른 제1 제어신호(CON1)를 발생한다. 또한 제어로직(110)으로부터 상기 다수의 커맨드 신호 중 제2 커맨드 신호가 발생하는 경우, 클록 활성화 제어부(151)는 상기 제2 커맨드 신호의 발생과 관련된 제2 정보(disinfo)를 수신하고, 이에 따른 제2 제어신호(CON2)를 발생한다. 이를 위하여, 상기 클록 활성화 제어부(151)는 활성화 제어부(151_1) 및 비활성화 제어부(151_2)를 구비할 수 있다.
프리 러닝 클록 발생부(152)는 논리 연산부(152_1)를 구비할 수 있다. 논리 연산부(152_1)는 기준 클록신호(CLK)와, 제1 및 제2 제어신호(CON1, CON2)를 수신하고, 이를 이용하여 프리 러닝 클록신호(F_CLK)를 발생한다. 일예로서, 제어로직(110)으로부터 제1 커맨드 신호가 발생하는 경우, 논리 연산부(152_1)는 제1 제어신호(CON1)에 응답하여 기준 클록신호(CLK)를 활성화시킨다. 또한 제어로직(110)으로부터 제2 커맨드 신호가 발생하는 경우, 논리 연산부(152_1)는 제2 제어신호(CON2)에 응답하여 기준 클록신호(CLK)를 비활성화시킨다. 상기와 같은 동작에 의하여, 논리 연산부(152_1)는 소정 구간동안 활성화된 클록들을 포함하는 프리 러닝 클록신호(F_CLK)를 발생하고 이를 메모리 장치(미도시)로 제공한다.
프리 러닝 클록신호(F_CLK)를 활성화하기 위한 제1 커맨드 신호와 프리 러닝 클록신호(F_CLK)를 비활성화하기 위한 제2 커맨드 신호는 각각 제어로직(110)으로부터 발생되는 다수의 커맨드 신호들 중 어느 하나일 수 있다. 일예로서, 메모리 장치에 데이터를 기록하는 경우, 메모리 콘트롤러(100)는 메모리 장치에 구비되는 메모리 뱅크들을 액티브하기 위한 뱅크 액티브 커맨드 신호(BA), 기록 동작을 명령하기 위한 기록 커맨드 신호, 및 메모리 뱅크들에 대한 기록 동작이 완료된 경우 프리차지 동작을 위한 프리차지 커맨드 신호(PCG) 등을 발생한다. 상기와 같은 커맨드 신호들은 서로 소정의 시간 간격을 가지며 메모리 콘트롤러(100)로부터 순차적으로 발생된다. 상기 커맨드 신호들 중 어느 하나를 프리 러닝 클록신호(F_CLK)를 활성화하기 위한 정보로서 이용하고, 다른 하나를 프리 러닝 클록신호(F_CLK)를 비활성화하기 위한 정보로서 이용함에 의하여 소정 구간동안 활성화되는 클록을 포함하는 프리 러닝 클록신호(F_CLK)가 발생되도록 한다.
도 2c는 제1 커맨드 신호로서 뱅크 액티브 커맨드 신호를 사용하고, 또한 제2 커맨드 신호로서 프리차지 커맨드 신호를 사용하는 일예를 나타낸다.
기록 동작시, 제어로직(110)은 다수의 메모리 뱅크들 중 적어도 하나의 메모리 뱅크를 액티브시키기 위하여 액티브 커맨드 신호를 발생한다. 또한, 제어로직(110)은 상기 액티브 커맨드 신호의 발생과 관련된 제1 정보(BA_info)를 발생하여 활성화 제어부(151_1)로 제공한다. 활성화 제어부(151_1)는 제1 정보(BA_eninfo)에 응답하여 제1 제어신호(CON1)를 발생하며, 논리 연산부(152_1)는 상기 제1 제어신호(CON1)에 응답하여 프리 러닝 클록신호(F_CLK)를 활성화시킨다.
한편, 기록 동작 완료된 메모리 뱅크들에 대해서 프리차지 동작을 수행하기 위하여, 제어로직(110)은 프리차지 커맨드 신호를 발생한다. 또한, 제어로직(110)은 상기 프리차지 커맨드 신호의 발생과 관련된 제2 정보(PCG_info)를 발생하여 비활성화 제어부(151_2)로 제공한다. 비활성화 제어부(151_2)는 제2 정보(PCG_info) 에 응답하여 제2 제어신호(CON2)를 발생하며, 논리 연산부(152_1)는 상기 제2 제어신호(CON2)에 응답하여 프리 러닝 클록신호(F_CLK)를 비활성화시킨다.
메모리 장치 내에 다수의 메모리 뱅크들이 구비되는 경우, 제어로직(110)은 메모리 장치 내에 구비되는 모든 메모리 뱅크들의 상태(액티브 상태 또는 프리차지 상태) 정보를 구비할 수 있다. 프리 러닝 클록신호(F_CLK)를 비활성화시킴에 있어서, 제어로직(110)은 메모리 장치 내에 구비되는 모든 메모리 뱅크들이 프리차지 상태인지를 판단한다. 상기 프리차지 커맨드 신호의 발생과 함께, 모든 메모리 뱅크들이 프리차지 상태인 것으로 판단된 경우, 제어로직(110)은 제2 정보(PCG_info)를 발생하여 비활성화 제어부(151_2)로 제공할 수 있다.
논리 연산부(152_1)는 기준 클록신호(CLK)을 수신하며, 또한 기준 클록신호(CLK)를 활성화시키거나 비활성화시킨다. 논리 연산부(152_1)는 활성화된 제1 제어신호(CON1)에 응답하여 기준 클록신호(CLK)를 활성화시켜 출력한다. 즉, 논리 연산부(152_1)는 상기 뱅크 액티브 커맨드 신호의 발생에 동기하여 활성화되는 프리 러닝 클록신호(F_CLK)를 발생시킨다. 논리 연산부(152_1)는, 메모리 콘트롤러(100)로부터 프리차지 커맨드 신호가 발생하기 전까지 프리 러닝 클록신호(F_CLK)의 활성화 상태를 유지하여 출력한다.
이후, 데이터를 기록하기 위한 기록 커맨드 신호, 어드레스 신호 및 기록 데이터가 메모리 콘트롤러(100)로부터 메모리 장치(미도시)로 제공된다. 상술한 바와 같이, 메모리 장치(미도시)는 기록 커맨드 및 어드레스를 시스템 클록신호(S_CLK)에 동기하여 수신할 수 있다. 또한, 메모리 장치는 상기 기록 데이터를 활성화 상 태의 프리 러닝 클록신호(F_CLK)에 동기하여 수신한다.
이후, 메모리 장치에 구비되는 메모리 뱅크들에 대한 기록 동작이 완료되면, 메모리 장치에 대한 프리차지 동작을 위하여 메모리 콘트롤러(100)로부터 프리차지 커맨드 신호가 발생된다. 상기 프리차지 커맨드 신호의 발생과 관련된 제2 정보(PCG_info)는 비활성화 제어부(151_2)로 제공된다. 비활성화 제어부(151_2)는 상기 제2 정보(PCG_info)에 응답하여 제2 제어신호(CON2)를 발생한다.
논리 연산부(152_1)는 제2 제어신호(CON2)에 응답하여 기준 클록신호(CLK)를 비활성화시켜 출력한다. 즉, 논리 연산부(152_1)는 상기 뱅크 액티브 커맨드 신호의 발생에 동기하여 활성화되고, 소정 구간 활성화 상태를 유지하며, 상기 프리차지 커맨드 신호의 발생에 동기하여 비활성화되는 프리 러닝 클록신호(F_CLK)를 발생시킨다. 프리 러닝 클록신호(F_CLK)의 활성화 구간은, 적어도 기록 데이터가 수신되는 구간을 포함하게 된다. 이에 따라, 프리 러닝 클록신호(F_CLK)에 동기하여 기록 데이터를 메모리 장치로 제공함에 있어서, 기록 데이터의 제공과 무관한 구간에는 프리 러닝 클록신호(F_CLK)가 비활성화 상태가 되도록 하여 불필요한 전력 소모를 방지하며, 실제 기록 데이터가 제공되는 구간에 프리 러닝 클록신호(F_CLK)를 활성화시킨다.
도 2d는 프리 러닝 클록신호(F_CLK)를 발생시키는 동작의 또 다른 예를 나타낸다. 상술한 바와 같이, 프리 러닝 클록신호(F_CLK)의 클록 활성화 구간을 제어하기 위하여, 메모리 콘트롤러로부터 메모리 장치로 제공되는 커맨드 신호의 발생 타이밍을 이용한다. 도 2d에 도시된 메모리 콘트롤러(100A)는 커맨드 신호 발생 부(110A), 클록 활성화 제어부(151A) 및 프리 러닝 클록 발생부(152A)를 구비할 수 있다.
커맨드 신호 발생부(110A)는 메모리 장치(미도시)로 제공하기 위한 각종 커맨드 신호들을 발생한다. 일예로서, 커맨드 신호 발생부(110A)는, 뱅크 액티브 커맨드(BA), 기록 커맨드(WR), 독출 커맨드(RD) 및 프리차지 커맨드(PCG)를 발생하여 메모리 장치(미도시)로 제공할 수 있다.
클록 활성화 제어부(151A)는 커맨드 신호 발생부(110A)에서 발생하는 각종 커맨드 신호들을 감지하고, 그 감지결과에 따른 적어도 하나의 제어신호(CON)를 발생한다. 프리 러닝 클록 발생부(152A)는 상기 각종 커맨드 신호들의 발생 타이밍에 동기하여 활성화되거나 비활성화되는 프리 러닝 클록신호(F_CLK)를 발생한다. 일예로서, 커맨드 신호 발생부(110A)로부터 뱅크 액티브 커맨드(BA)가 발생하면, 클록 활성화 제어부(151A)는 적어도 하나의 메모리 뱅크가 액티브 상태인 것으로 판단하고, 그 판단 결과에 따른 제1 상태의 제어신호(CON)를 프리 러닝 클록 발생부(152A)로 제공한다. 프리 러닝 클록 발생부(152A)는 기준 클록신호(CLK)를 수신하고, 상기 제1 상태의 제어신호(CON)가 제공되기 전까지 기준 클록신호(CLK)를 비활성화 상태로 유지한다. 상기 제1 상태의 제어신호(CON)가 프리 러닝 클록 발생부(152A)로 제공됨에 따라, 프리 러닝 클록 발생부(152A)는 활성화된 기준 클록신호(CLK)를 프리 러닝 클록신호(F_CLK)로서 발생한다.
이후, 클록 활성화 제어부(151A)는 커맨드 신호 발생부(110A)로부터 프리차지 커맨드(PCG)의 발생을 감지하고, 이에 따른 제2 상태의 제어신호(CON)를 프리 러닝 클록 발생부(152A)로 제공한다. 메모리 장치에 다수의 메모리 뱅크들이 구비되는 경우에는, 전체 메모리 뱅크들이 모두 프리차지 상태인지가 더 판단될 수 있으며, 모든 메모리 뱅크들이 프리차지 상태인 경우 제2 상태의 제어신호(CON)가 발생될 수 있다. 프리 러닝 클록 발생부(152A)는 제2 상태의 제어신호(CON)가 제공되기 전까지 기준 클록신호(CLK)를 활성화 상태로 유지한다. 상기 제2 상태의 제어신호(CON)가 프리 러닝 클록 발생부(152A)로 제공됨에 따라, 프리 러닝 클록 발생부(152A)는 비활성화된 기준 클록신호(CLK)를 프리 러닝 클록신호(F_CLK)로서 발생한다.
도 3a,b,c는 도 2a,b,c,d에 도시된 클록신호들의 특성을 나타내는 파형도이다. 도 3a에 도시된 바와 같이, 시스템 클록신호(S_CLK)는 일정한 주기를 가지며 메모리 콘트롤러로부터 메모리 장치로 제공된다. 또한 메모리 장치는 상기 시스템 클록신호(S_CLK)에 동기하여 각종 커맨드 신호 및 어드레스 신호들을 수신한다.
메모리 콘트롤러로부터 제1 커맨드 신호에 관련된 제1 정보(EN info)가 발생되면, 상기 제1 정보(EN info)에 동기하여 프리 러닝 클록신호(F_CLK)가 활성화된다. 이후, 호스트 콘트롤러로부터 제2 커맨드 신호에 관련된 제2 정보(DIS info)가 발생되면, 상기 제2 정보(DIS info)의 발생에 동기하여 프리 러닝 클록신호(F_CLK)가 비활성화된다. 이에 따라, 제1 정보(EN info)의 발생과 제2 정보(DIS info)의 발생 사이의 구간 동안 클록이 활성화되는 프리 러닝 클록신호(F_CLK)가 발생된다. 이 경우 상기 프리 러닝 클록신호(F_CLK)는 데이터 스트로브 신호를 대신하여 데이터 신호의 전송에 이용될 수 있다.
도 3b는 데이터의 기록 동작에 이용되는 클록신호들의 특성을 나타낸다. 도 3b에 도시된 바와 같이, 시스템 클록신호(S_CLK)는 도 3a에서와 동일하게 일정한 주기를 가지며 메모리 콘트롤러로부터 메모리 장치로 제공될 수 있다. 데이터 기록 동작시, 기록 동작이 수행되는 메모리 뱅크들을 액티브 시키기 위한 뱅크 액티브 커맨드 신호가 발생된다. 뱅크 액티브 커맨드가 발생되기 이전, 프리 러닝 클록신호(F_CLK)는 비활성화 상태를 유지한다. 그리고, 상기 뱅크 액티브 커맨드 신호의 발생과 함께 제1 정보(BA_info)가 발생되면, 제1 정보(BA_info)에 동기하여 프리 러닝 클록신호(F_CLK)가 활성화되어 메모리 장치로 제공된다. 이후, 기록 커맨드 및 기록 데이터가 메모리 장치로 제공되며, 상기 기록 데이터가 제공되는 동안에는 프리 러닝 클록신호(F_CLK)가 활성화 상태를 유지한다. 메모리 장치는 프리 러닝 클록신호(F_CLK)에 동기하여 기록 데이터를 수신한다. 이후, 기록 동작이 완료되고 프리차지 커맨드의 발생과 함께 제2 정보(PCG_info)가 발생되면, 상기 제2 정보(PCG_info)에 동기하여 프리 러닝 클록신호(F_CLK)가 비활성화된다.
도 3c는 데이터의 독출 동작에 이용되는 클록신호들의 특성을 나타낸다. 도 3c에 도시된 바와 같이, 시스템 클록신호(S_CLK)는 도 3a,b에서와 동일하게 일정한 주기를 가지며 메모리 콘트롤러로부터 메모리 장치로 제공될 수 있다. 메모리 장치는, 메모리 콘트롤러로부터의 독출 커맨드 신호에 응답하여 데이터 독출 동작을 수행한다. 메모리 장치는 독출 데이터를 메모리 콘트롤러로 제공하며, 또한 상기 독출 데이터에 동기하는 프리 러닝 클록신호를 발생하여 메모리 콘트롤러로 제공할 수 있다. 프리 러닝 클록신호는 적어도 독출 데이터가 전송되는 구간 동안 활성화 상태를 유지하는 신호이며, 메모리 콘트롤러는 상기 프리 러닝 클록신호에 동기하여 독출 데이터를 수신한다.
상기 독출 데이터를 위한 프리 러닝 클록신호는 메모리 장치에서 발생될 수 있다. 메모리 뱅크에 저장된 데이터를 독출하기 위하여, 메모리 콘트롤러는 적어도 하나의 메모리 뱅크를 액티브하기 위한 뱅크 액티브 커맨드 신호를 메모리 장치로 제공한다. 메모리 장치 내에 구비되는 제어로직(미도시)는 상기 뱅크 액티브 커맨드 신호를 수신하고, 이에 대응하여 프리 러닝 클록신호를 활성화시킨다. 이후, 데이터 독출 동작이 수행되며, 메모리 장치는 독출 데이터 및 활성화된 프리 러닝 클록신호를 메모리 콘트롤러로 제공한다.
이후, 메모리 뱅크에 대한 독출 동작이 완료되면, 상기 메모리 뱅크들에 대한 프리차지 동작을 위하여 메모리 콘트롤러는 프리차지 커맨드 신호를 메모리 장치로 제공한다. 상기 메모리 장치 내의 제어로직은, 프리차지 커맨드 신호를 수신하고 이에 대응하여 프리 러닝 클록신호를 비활성화시킨다. 상술하였던 바와 같이, 메모리 장치 내에 다수의 메모리 뱅크들이 구비되는 경우, 제어로직은 상기 다수의 메모리 뱅크들의 상태를 판단하고, 모든 메모리 뱅크들이 프리차지 상태인 것으로 판단되면 상기 프리 러닝 클록신호를 비활성화시킬 수 있다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템에서, 메모리 콘트롤러와 메모리 장치 사이의 신호 전달특성을 나타내는 블록도이다. 도 4의 (a)에 도시된 바와 같이, 메모리 콘트롤러와 메모리 장치들은 서로 시스템 클록신호(S_CLK), 기록 클록신호(WCLK), 독출 클록신호(RCLK) 및 데이터(DQ) 등을 송수신한다. 메모리 콘트롤러는 시스템 클록신호(S_CLK)를 메모리 장치로 제공하며, 메모리 장치는 상기 시스템 클록신호(S_CLK)에 동기하여 커맨드/어드레스 신호를 수신한다. 또한 메모리 장치는 그 내부에서 시스템 클록신호(S_CLK)를 이용하여 기타 다른 클록신호들을 생성하여 이를 메모리 동작에 이용할 수 있다. 또한, 기록 동작시, 메모리 콘트롤러는 소정 구간동안 활성화되는 프리 러닝 클록신호를 발생하여, 이를 기록 클록신호(WCLK)로서 메모리 장치로 제공할 수 있다. 메모리 장치는, 상기 기록 클록신호(WCLK)에 동기하여 기록 데이터를 수신한다.
한편, 독출 동작시, 메모리 장치는 독출 데이터를 메모리 콘트롤러로 제공함과 동시에, 상기 독출 데이터에 동기하는 독출 클록신호(RCLK)를 발생하여 이를 메모리 콘트롤러로 제공할 수 있다. 메모리 장치는 소정 구간동안 활성화되는 프리 러닝 클록신호를 발생하고, 이를 독출 클록신호(RCLK)로서 메모리 콘트롤러로 제공할 수 있다. 메모리 콘트롤러는 독출 클록신호(RCLK)에 응답하여 독출 데이터를 수신한다.
상술한 바와 같이, 데이터의 전송에 이용되는 기록 클록신호(WCLK) 및 독출 클록신호(RCLK) 등은, 소정 구간동안 프리 러닝 클록신호를 활성화시켜 발생될 수 있다. 본 발명의 일실시예에 따른 메모리 시스템은, 상기와 같이 발생되는 기록 클록신호(WCLK) 및 독출 클록신호(RCLK)들 중 어느 하나만을 이용하여 데이터의 기록 또는 독출 동작이 수행될 수 있으며, 또는 기록 클록신호(WCLK) 및 독출 클록신호(RCLK)를 이용하여 데이터의 기록 및 독출 동작이 수행될 수 있다.
도 4의 (b)에서는, 메모리 콘트롤러가 시스템 클록신호(S_CLK)를 메모리 장 치로 제공하면, 메모리 장치는 상기 시스템 클록신호(S_CLK)에 동기하여 커맨드/어드레스 신호 및 기록 데이터를 수신한다. 한편, 독출 동작시에는, 메모리 장치가 소정 구간동안 활성화되는 프리 러닝 클록신호를 독출 클록신호(RCLK)로서 메모리 콘트롤러로 제공하며, 메모리 콘트롤러는 상기 독출 클록신호(RCLK)에 동기하여 독출 데이터를 수신한다. 한편, 도 4의 (c)에서는, 메모리 콘트롤러가 시스템 클록신호(S_CLK) 및 기록 클록신호(WCLK)를 메모리 장치로 제공하면, 메모리 장치는 상기 시스템 클록신호(S_CLK)에 동기하여 커맨드/어드레스 신호를 수신하고, 기록 클록신호(WCLK)에 동기하여 기록 데이터를 수신한다. 한편, 독출 동작시에는, 메모리 콘트롤러는 그 내부에서 발생되는 시스템 클록신호(S_CLK)를 이용하여 독출 데이터를 수신할 수 있다.
도 5는 본 발명의 일실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 5에 도시된 바와 같이, 메모리 장치(200)는 데이터를 저장하기 위한 메모리 코어(210), 메모리 콘트롤러(미도시)와 데이터를 송수신하기 위한 데이터 입출력부(220) 및 메모리 장치(200)의 전반적인 동작을 제어하기 위한 제어로직(230)을 구비할 수 있다. 또한, 메모리 장치(200)는 독출 데이터와 관련된 클록신호를 메모리 콘트롤러(미도시)로 제공하기 위하여, 제어로직(230)으로부터의 적어도 하나의 정보(en/dis info)에 응답하여 제어신호를 발생하는 클록 활성화 제어부(241) 및 상기 클록 활성화 제어부(241)의 제어하에서 소정 구간동안 활성화되는 프리 러닝 클록신호(F_CLK)를 발생하는 프리 러닝 클록 발생부(242)를 더 구비할 수 있다.
메모리 장치의 독출 동작시, 메모리 장치(200)는 메모리 콘트롤러(미도시)로 부터 뱅크 액티브 커맨드 신호, 기록 커맨드 신호 및 어드레스 신호 등을 수신한다. 메모리 코어(210)에 저장된 데이터가 독출되면, 독출 데이터(DQ)는 데이터 입출력부(220)를 통하여 메모리 콘트롤러로 제공된다. 프리 러닝 클록 발생부(242)는 상기 독출 데이터(DQ)와 함께 프리 러닝 클록신호(F_CLK)를 발생하여 이를 메모리 콘트롤러로 제공한다. 프리 러닝 클록신호(F_CLK)는 소정의 클록신호를 이용하여 발생할 수 있으며, 도 5에는 그 일예로서 시스템 클록신호(S_CLK)를 이용하여 상기 프리 러닝 클록신호(F_CLK)를 발생하는 일 예가 도시되어 있다.
제어로직(230)은, 메모리 콘트롤러로부터의 각종 커맨드 신호를 이용하여 메모리 장치(200)의 전반적인 동작을 제어한다. 또한, 제어로직(230)은 적어도 독출 데이터를 전송하는 구간 동안 활성화되는 프리 러닝 클록신호(F_CLK)를 발생하기 위하여, 메모리 콘트롤러로부터의 각종 커맨드 신호를 참조하여 적어도 하나의 정보(en/dis info)를 발생한다. 일예로서, 메모리 콘트롤러로부터 뱅크 액티브 커맨드 신호(BA)가 제공되면, 제어로직(230)은 이에 응답하여 제1 정보(en info)를 발생하고 이를 클록 활성화 제어부(241)로 제공한다. 이후, 메모리 콘트롤러로부터 프리차지 커맨드 신호가 제공되면, 이에 응답하여 제2 정보(dis info)를 발생하고 이를 클록 활성화 제어부(241)로 제공한다.
클록 활성화 제어부(241)는 제1 정보(en info) 및 제2 정보(dis info)에 응답하여 적어도 하나의 제어신호를 발생하고, 이를 프리 러닝 클록 발생부(242)로 제공한다. 프리 러닝 클록 발생부(242)는 제1 정보(en info)에 대응하는 제어신호에 응답하여 시스템 클록신호(S_CLK)를 활성화시키고, 또한 제2 정보(dis info)에 대응하는 제어신호에 응답하여 시스템 클록신호(S_CLK)를 비활성화시킨다. 이에 따라, 프리 러닝 클록 발생부(242)는 소정 구간동안 활성화되는 프리 러닝 클록신호(F_CLK)를 발생하여 이를 독출 클록신호로서 메모리 콘트롤러로 제공한다.
도 6a,b는 본 발명의 일실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다. 도 6a에 도시된 바와 같이, 상기 메모리 장치(310)는 메모리 콘트롤러(미도시)로부터 제공되는 각종 클록 신호들을 저장하기 위한 버퍼들(311, 312, 313)을 구비할 수 있다. 또한, 상기 메모리 장치(310)는, 상기 버퍼들(311, 312, 313)로부터 제공되는 클록 신호들을 멀티플렉싱하여 출력하기 위한 멀티플렉서들(314, 315)을 더 구비할 수 있다.
메모리 콘트롤러(미도시)로부터 제공되는 각종 클록 신호들은, 기록 데이터 스트로브 신호(WDQS,#WDQS), 기록 클록신호(W_CLK, #W_CLK) 및 시스템 클록신호(S_CLK, #S_CLK)들을 포함할 수 있다. 상기 기록 클록신호(W_CLK, #W_CLK)는 앞서 설명되었던 바와 같이, 소정 구간동안 활성화되는 프리 러닝 클록신호일 수 있다. 멀티플렉서들(314, 315)은 기록 데이터 스트로브 신호(WDQS,#WDQS), 기록 클록신호(W_CLK, #W_CLK) 및 시스템 클록신호(S_CLK, #S_CLK)들을 멀티플렉싱하고, 상기 클록신호들 중 어느 하나를 선택적으로 출력한다. 메모리 장치(310)는 멀티플렉서들(314, 315)에서 출력되는 클록신호에 동기하여 기록 데이터를 수신한다. 시스템 클록신호(S_CLK, #S_CLK)는 기록 데이터의 수신 이외에도 메모리 장치(310)의 기타 다른 동작에 사용될 수 있으므로, 별도의 전송 라인을 통하여 메모리 장치(310) 내부로 제공될 수 있다.
도 6b는 기록 데이터 스트로브 신호(WDQS,#WDQS), 기록 클록신호(W_CLK, #W_CLK) 및 시스템 클록신호(S_CLK, #S_CLK)들을 멀티플렉싱하기 위한 멀티플렉서가 메모리 장치(310)의 외부에 배치되는 일예를 나타낸다. 도 6b에 도시된 바와 같이, 메모리 모듈(300)은 하나 이상의 메모리 장치(310)를 구비할 수 있으며, 상기 메모리 장치(310)는 메모리 콘트롤러(미도시)로부터 제공되는 각종 클록 신호들을 저장하기 위한 버퍼들(311, 312, 313)을 구비한다. 한편, 상기 데이터 스트로브 신호(WDQS,#WDQS), 기록 클록신호(W_CLK, #W_CLK) 및 시스템 클록신호(S_CLK, #S_CLK)들을 멀티플렉싱하기 위한 멀티플렉서들(314, 315)은 메모리 모듈(300) 상에서 메모리 장치(310)의 외부(일예로서, 모듈 보드)에 배치될 수 있다. 멀티플렉서들(314, 315)에 의하여 기록 데이터 스트로브 신호(WDQS,#WDQS)가 선택되는 경우, 상기 선택된 기록 데이터 스트로브 신호(WDQS,#WDQS)는 메모리 장치(310)내의 기록 데이터 스트로브 신호 버퍼(311)에 저장될 수 있다. 또한 멀티플렉서들(314, 315)에 의하여 기록 클록신호(W_CLK, #W_CLK)가 선택되는 경우, 상기 선택된 기록 클록신호(W_CLK, #W_CLK)는 메모리 장치(310)내의 기록 클록신호 버퍼(312)에 저장될 수 있다.
또한, 멀티플렉서들(314, 315)에 의하여 시스템 클록신호(S_CLK, #S_CLK)가 선택되는 경우, 상기 선택된 시스템 클록신호(S_CLK, #S_CLK)는 기록 데이터 스트로브 신호 버퍼(311) 또는 기록 클록신호 버퍼(312) 중 어느 하나에 저장되어도 무방하다. 상기 기록 데이터 스트로브 신호 버퍼(311) 또는 기록 클록신호 버퍼(312)에 저장된 시스템 클록신호(S_CLK, #S_CLK)는 기록 데이터를 수신하기 위해 사용된 다. 한편, 시스템 클록신호(S_CLK, #S_CLK)는 기록 데이터의 수신 이외에도 메모리 장치(310)의 기타 다른 동작에 사용될 수 있으므로, 별도의 전송 라인을 통하여 시스템 클록신호 버퍼(313)로 제공된다.
상기 클록신호들 중 어느 하나의 클록신호를 선택하는 동작은 다양한 형태로 구현이 가능하다. 예를 들어, 상기 도 6a,b의 일실시예로 기록 클록신호(W_CLK, #W_CLK)를 기록 데이터가 제공되는 동안에만 활성화되는 프리 러닝 클록신호로서 사용하는 경우에는, 멀티플렉서들(314, 315)이 기록 데이터 스트로브 신호가 아닌 기록 클록신호(W_CLK, #W_CLK)를 선택하여 출력할 수 있다. 상기 멀티플렉서들(314, 315)은 메탈 라우팅(metal routing)에 의해 구현될 수 있으며, 클록 신호를 선택하는 동작은 전기적 퓨즈(electrical fuse)의 연결 또는 차단 동작에 의해 수행될 수 있다. 또한, 상기 선택 동작을 위한 제어신호로서 MRS(Mode Register Set) 신호가 사용될 수 있으며, 일예로서 상기 MRS 신호를 전기적 퓨즈에 제공하여 상기 전기적 퓨즈의 상태를 연결 또는 차단 상태로 제어할 수 있다.
도 7a,b는 본 발명의 다른 실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다. 도 7a에 도시된 바와 같이, 상기 메모리 장치(410)는, 메모리 콘트롤러(미도시)로부터 제공되는 각종 클록 신호들을 저장하기 위한 버퍼들(411, 412)과, 상기 버퍼들(411, 412)로부터 제공되는 클록 신호들을 멀티플렉싱하기 위한 멀티플렉서들(413, 414)을 구비할 수 있다.
도 7a의 메모리 장치(410)는, 기록 데이터를 수신하기 위한 클록신호로서, 데이터 스트로브 신호(WDQS,#WDQS) 및 시스템 클록신호(S_CLK, #S_CLK)들 중 어느 하나를 선택적으로 사용할 수 있다. 메모리 콘트롤러(미도시)로부터 제공되는 데이터 스트로브 신호(WDQS,#WDQS)는 데이터 스트로브 신호 버퍼(411)에 저장되며, 또한 메모리 콘트롤러(미도시)로부터 제공되는 시스템 클록신호(S_CLK, #S_CLK)는 시스템 클록신호 버퍼(412)에 저장된다. 멀티플렉서들(413, 414)은 데이터 스트로브 신호(WDQS,#WDQS) 및 시스템 클록신호(S_CLK, #S_CLK)을 수신하고, 어느 하나의 클록신호를 선택적으로 출력한다. 메모리 장치(410)는 상기 멀티플렉서들(413, 414)로부터 출력되는 클록신호에 동기하여, 메모리 콘트롤러(미도시)로부터 제공되는 기록 데이터를 수신한다.
도 7b는 기록 데이터 스트로브 신호(WDQS,#WDQS) 및 시스템 클록신호(S_CLK, #S_CLK)들을 멀티플렉싱하기 위한 멀티플렉서가 메모리 장치(410)의 외부에 배치되며 기록 데이터 스트로브 신호 버퍼(411)의 앞에 위치하는 일예를 나타낸다. 도 7b에 도시된 바와 같이, 메모리 모듈(400)은 하나 이상의 메모리 장치(410)를 구비할 수 있으며, 또한 메모리 모듈(400)은 메모리 장치(410) 외부에 배치되는 멀티플렉서들(413, 414)을 구비할 수 있다. 멀티플렉서들(413, 414)은 메모리 콘트롤러(미도시)로부터 제공되는 데이터 스트로브 신호(WDQS,#WDQS) 및 시스템 클록신호(S_CLK, #S_CLK)들을 수신하고, 어느 하나의 클록신호를 선택적으로 메모리 장치(410)로 제공한다. 일예로서, 멀티플렉서들(413, 414)은 데이터 스트로브 신호(WDQS,#WDQS) 및 시스템 클록신호(S_CLK, #S_CLK) 중 어느 하나를 선택하여 이를 데이터 스트로브 신호 버퍼(411)로 제공하며, 상기 데이터 스트로브 신호 버퍼(411)에 저장된 데이터 스트로브 신호(WDQS,#WDQS) 또는 시스템 클록신호(S_CLK, #S_CLK)는 기록 데이터의 수신에 이용된다.
도 8a,b는 본 발명의 또 다른 실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다. 도 8a,b에 도시된 메모리 장치(510) 및 메모리 모듈(500)의 경우 도 7a,b의 경우와 전체적으로 유사하다. 도 8a,b에서는, 기록 데이터를 수신하기 위한 클록신호로서, 기록 클록신호(W_CLK, #W_CLK) 및 시스템 클록신호(S_CLK, #S_CLK)들 중 어느 하나를 선택적으로 사용하는 예가 도시된다. 또한 상술하였던 바와 같이, 상기 기록 클록신호(W_CLK, #W_CLK)는 소정 구간동안 선택적으로 활성화되는 프리 러닝 클록신호일 수 있다.
도 8a에 도시된 바와 같이, 메모리 장치(510)에 구비되는 기록 클록신호 버퍼(511)와 시스템 클록신호 버퍼(512)는 각각 기록 클록신호(W_CLK, #W_CLK)와 시스템 클록신호(S_CLK, #S_CLK)를 저장한다. 멀티플렉서들(513, 514)는 상기 기록 클록신호(W_CLK, #W_CLK) 및 시스템 클록신호(S_CLK, #S_CLK)들을 수신하고, 어느 하나의 클록신호를 선택적으로 출력한다. 메모리 장치(510)는 상기 선택된 클록신호에 동기하여 기록 데이터를 수신한다.
또한 도 8b에 도시된 바와 같이, 상기 멀티플렉서들(513, 514)은 메모리 장치(510)의 외부에 배치될 수 있다. 상기 멀티플렉서들(513, 514)은 어느 하나의 클록신호를 선택하고, 상기 선택된 클록신호를 기록 클록신호 버퍼(511)로 제공한다. 또한, 메모리 장치(510)는 상기 선택된 클록신호에 동기하여 기록 데이터를 수신한다.
도 9는 본 발명의 일실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다. 도 9에 도시된 바와 같이, 메모리 콘트롤러는 외부 호스트로부터 기록 요청을 수신한다(S11). 메모리 콘트롤러는 상기 기록 요청의 수신에 응답하여, 메모리 장치에 대한 데이터 기록을 위한 각종 커맨드 신호, 어드레스 신호 및 데이터를 발생한다.
메모리 콘트롤러로부터 발생되는 각종 커맨드 신호들 중 제1 커맨드 신호(일예로서, 뱅크 액티브 커맨드 신호)가 발생되면(S12), 메모리 콘트롤러는 상기 제1 커맨드 신호의 발생에 동기하여 기록 클록신호를 활성화시킨다(S13). 상기 기록 클록신호는 소정 구간동안 선택적으로 활성화되는 프리 러닝 클록 신호로서, 상기 소정 구간의 시작점은 상기 제1 커맨드 신호의 발생에 동기한다. 메모리 콘트롤러는, 상기 제1 커맨드 신호 외에 기록 커맨드 신호, 어드레스 신호를 제공하며, 또한 기록 데이터를 메모리 장치로 제공한다(S14). 상기 기록 데이터가 메모리 장치로 제공되는 동안에는 기록 클록신호가 활성화 상태를 유지하고 있으므로, 메모리 장치는 상기 기록 클록신호에 동기하여 기록 데이터를 수신한다.
기록 클록신호 및 기록 데이터의 전달에 따라 메모리 장치에 기록 동작이 완료되면, 메모리 콘트롤러는 제2 커맨드 신호(일예로서, 프리차지 커맨드 신호)를 발생하고 이를 메모리 장치로 제공한다(S15). 메모리 콘트롤러는 상기 제2 커맨드 신호의 발생에 응답하여 기록 클록신호를 비활성화시킬 수 있다.
한편, 메모리 장치는 다수의 메모리 뱅크들을 구비할 수 있으며, 메모리 콘트롤러는 상기 다수의 메모리 뱅크들이 모두 프리차지 상태인 경우에 기록 클록신호를 비활성화시킬 수 있다. 도 9에서는, 이를 위하여 모든 메모리 뱅크가 프리차 지 상태인지를 판단하는 단계가 더 구비되는 것이 도시된다. 도 9에 도시된 바와 같이, 프리차지 커맨드 신호 발생과 함께, 모든 메모리 뱅크가 프리차지 상태인지를 판단하는 단계가 수행된다(S16). 상기 판단 결과, 적어도 하나의 메모리 뱅크가 액티브 상태인 것으로 판단된 경우, 메모리 콘트롤러는 기록 클록신호의 활성화 상태를 유지시킨다(S17).
반면에, 상기 판단 결과, 모든 메모리 뱅크가 프리차지 상태인 것으로 판단되면, 메모리 콘트롤러는 기록 클록신호를 비활성화시킨다(S18). 즉, 모든 메모리 뱅크에 대해 기록 동작이 완료되어 모든 메모리 뱅크가 프리차지 상태인 경우, 기록 데이터의 전달과 관련된 기록 클록신호를 비활성화 시킴으로써 불필요한 전력 소비가 발생되는 것을 방지한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 일반적인 반도체 메모리 시스템을 나타내는 블록도이다.
도 2a는 본 발명의 일실시예에 따른 메모리 콘트롤러를 나타내는 블록도이다.
도 2b,c,d는 도 2a의 클록 활성화 제어부 및 프리 러닝 클록 발생부의 일 구현예를 나타내는 블록도이다.
도 3a,b,c는 본 발명의 일실시예에 따른 메모리 시스템에서 사용되는 클록신호들의 특성을 나타내는 파형도이다.
도 4는 메모리 콘트롤러와 메모리 장치 사이의 신호 전달특성을 나타내는 블록도이다.
도 5는 본 발명의 일실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 6a,b는 본 발명의 일실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다.
도 7a,b는 본 발명의 다른 실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다.
도 8a,b는 본 발명의 또 다른 실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다.
도 9는 본 발명의 일실시예에 따른 메모리 콘트롤러의 동작방법을 나타내는 플로우차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 메모리 콘트롤러(Memory Controller)
110: 제어로직(Control logic)
120: 커맨드/어드레스 출력부(Command/Address output unit)
130: 데이터 입출력부(Data Input/Output unit)
140: 시스템 클록 발생부(System clock generator)
151: 클록 활성화 제어부(Clock enable controller)
152: 프리 러닝 클록 발생부(Free running clock generator)

Claims (26)

  1. 메모리 장치를 구동하기 위한 다수의 커맨드 신호들을 발생하는 제어로직;
    상기 메모리 장치로 기록 데이터를 제공하거나, 상기 메모리 장치로부터 독출 데이터를 수신하기 위한 데이터 입출력부;
    상기 데이터 입출력에 관련된 제1 클록신호를 발생하는 제1 클록신호 발생부; 및
    상기 다수의 커맨드 신호들 중 적어도 하나의 커맨드 신호의 발생정보를 이용하여 상기 제1 클록신호의 활성화를 제어하는 클록 활성화 제어부를 구비하는 것을 특징으로 하는 메모리 콘트롤러.
  2. 제1항에 있어서, 상기 클록 활성화 제어부는,
    제1 커맨드 신호의 발생에 응답하여 상기 제1 클록신호가 활성화되도록 제어하며, 제2 커맨드 신호의 발생에 응답하여 상기 제1 클록신호가 비활성화되도록 제어하는 것을 특징으로 하는 메모리 콘트롤러.
  3. 제2항에 있어서,
    상기 제1 커맨드 신호는 뱅크 액티브 커맨드 신호이며, 상기 제2 커맨드 신호는 프리차지 커맨드 신호인 것을 특징으로 하는 메모리 콘트롤러.
  4. 제1항에 있어서,
    상기 커맨드 신호의 전달에 관계된 제2 클록신호를 발생하는 제2 클록신호 발생부를 더 구비하는 것을 특징으로 하는 메모리 콘트롤러.
  5. 제4항에 있어서, 상기 제1 클록신호 발생부는,
    상기 클록 활성화 제어부로부터 하나 이상의 제어신호를 수신하고, 상기 제2 클록신호 발생부로부터 상기 제2 클록신호를 수신하며,
    제1 제어신호에 응답하여 상기 제2 클록신호를 활성화시키며, 제2 제어신호에 응답하여 상기 제2 클록신호를 비활성화시킴으로써 상기 제1 클록신호를 발생하는 것을 특징으로 하는 메모리 콘트롤러.
  6. 메모리 장치와 데이터를 송수신하며, 적어도 하나의 커맨드 신호 및 적어도 하나의 클록신호를 메모리 장치로 제공하는 메모리 콘트롤러에 있어서,
    상기 적어도 하나의 커맨드 신호를 발생하는 커맨드 신호 발생부; 및
    상기 메모리 장치로 제공되는 기록 데이터에 동기하고, 상기 커맨드 신호의 발생 타이밍에 응답하여 활성화되거나 비활성화되는 프리 런닝 클록신호를 발생하는 프리 런닝 클록신호 발생부를 구비하는 것을 특징으로 하는 메모리 콘트롤러.
  7. 제6항에 있어서,
    상기 메모리 장치는 다수의 메모리 뱅크들을 구비하고,
    상기 프리 런닝 클록신호 발생부는, 적어도 하나의 메모리 뱅크가 액티브되는 경우 상기 프리 런닝 클록신호를 활성화시키며, 모든 메모리 뱅크들이 프리차지 상태인 경우 상기 프리 런닝 클록신호를 비활성화시키는 것을 특징으로 하는 메모리 콘트롤러.
  8. 제6항에 있어서,
    상기 커맨드 신호 발생부로부터 상기 커맨드 신호의 발생과 관련된 정보를 수신하고, 상기 수신된 정보에 응답하여 적어도 하나의 제어신호를 발생하고 이를 상기 프리 런닝 클록신호 발생부로 제공하는 클록 활성화 제어부를 더 구비하는 것을 특징으로 하는 메모리 콘트롤러.
  9. 제8항에 있어서,
    상기 클록 활성화 제어부는, 뱅크 액티브 커맨드 신호의 발생에 응답하여 제1 제어신호를 발생하고, 프리차지 커맨드 신호의 발생에 응답하여 제2 제어신호를 발생하며,
    상기 프리 런닝 클록신호 발생부는, 상기 제1 제어신호에 응답하여 프리 런닝 클록신호를 활성화시키며, 상기 제2 제어신호에 응답하여 프리 런닝 클록신호를 비활성화시키는 것을 특징으로 하는 메모리 콘트롤러.
  10. 제1 커맨드 신호를 발생하는 단계;
    상기 제1 커맨드 신호의 발생에 응답하여 제1 클록신호를 활성화하는 단계;
    상기 활성화된 제1 클록신호 및 상기 제1 클록신호에 동기하는 기록 데이터를 메모리 장치로 제공하는 단계;
    제2 커맨드 신호를 발생하는 단계; 및
    상기 제2 커맨드 신호의 발생에 응답하여 제1 클록신호를 비활성화하는 단계를 구비하는 것을 특징으로 하는 메모리 콘트롤러의 동작방법.
  11. 제10항에 있어서,
    상기 제1 커맨드 신호는 뱅크 액티브 커맨드 신호이며, 상기 제2 커맨드 신호는 프리차지 커맨드 신호인 것을 특징으로 하는 메모리 콘트롤러의 동작방법.
  12. 제10항에 있어서, 상기 제1 클록신호를 활성화하는 단계는,
    상기 메모리 장치에 구비되는 다수의 메모리 뱅크들 중 적어도 하나의 메모리 뱅크가 액티브 상태인 경우 상기 제1 클록신호를 활성화시키는 것을 특징으로 하는 메모리 콘트롤러의 동작방법.
  13. 제10항에 있어서, 상기 제1 클록신호를 비활성화하는 단계는,
    상기 메모리 장치에 구비되는 다수의 메모리 뱅크들이 모두 프리차지 상태인지를 판단하는 단계; 및
    상기 판단 결과에 따라, 상기 제1 클록신호를 비활성화시키는 단계를 구비하 는 것을 특징으로 하는 메모리 콘트롤러의 동작방법.
  14. 하나 이상의 커맨드 신호 및 하나 이상의 클록신호를 발생하는 메모리 콘트롤러; 및
    상기 메모리 콘트롤러로부터 제공되는 제1 클록신호에 동기하여 기록 데이터를 수신하고, 상기 메모리 콘트롤러로부터 제공되는 제2 클록신호에 동기하여 상기 커맨드 신호를 수신하는 메모리 장치를 구비하며,
    상기 메모리 콘트롤러는,
    제1 커맨드 신호의 발생에 동기하여 상기 제1 클록신호를 활성화시키며, 제2 커맨드 신호의 발생에 동기하여 상기 제1 클록신호를 비활성화시키는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서, 상기 메모리 콘트롤러는,
    상기 하나 이상의 커맨드 신호를 발생하는 제어로직;
    상기 제어로직으로부터 상기 커맨드 신호의 발생과 관련된 정보를 수신하고, 수신된 정보에 응답하여 적어도 하나의 제어신호를 발생하는 클록 활성화 제어부: 및
    상기 적어도 하나의 제어신호에 응답하여, 상기 제1 클록신호를 활성화시켜 발생하거나 비활성화시켜 발생하는 제1 클록신호 발생부를 구비하는 것을 특징으로 하는 메모리 시스템.
  16. 제14항에 있어서, 상기 메모리 장치는,
    데이터의 기록 및 독출 동작을 제어하기 위한 제어로직;
    독출 명령시, 메모리 코어로부터 독출된 독출 데이터를 상기 메모리 콘트롤러로 제공하는 데이터 입출력부; 및
    상기 독출 데이터에 동기하는 제3 클록신호를 발생하며, 상기 제어로직으로부터의 적어도 하나의 정보에 응답하여 상기 제3 클록신호를 활성화시켜 발생하거나 비활성화시켜 발생하는 제3 클록신호 발생부를 구비하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서, 상기 제어로직은,
    상기 메모리 콘트롤러로부터의 뱅크 액티브 커맨드 신호에 대응하는 제1 정보를 발생하고, 상기 메모리 콘트롤러로부터의 프리차지 커맨드 신호에 대응하는 제2 정보를 발생하는 것을 특징으로 하는 메모리 시스템.
  18. 제17항에 있어서, 상기 메모리 장치는,
    상기 제어로직으로부터의 제1 정보 및 제2 정보에 응답하여 적어도 하나의 제어신호를 발생하며, 상기 적어도 하나의 제어신호를 상기 제3 클록신호 발생부로 제공하여 상기 제3 클록신호의 활성화 및 비활성화를 제어하는 클록 활성화 제어부를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  19. 제16항에 있어서,
    기록 동작시, 상기 메모리 콘트롤러는 상기 제1 및 제2 클록신호들 및 상기 기록 데이터를 상기 메모리 장치로 제공하고, 상기 메모리 장치는 상기 제1 클록신호에 동기하여 상기 기록 데이터를 수신하며,
    독출 동작시, 상기 메모리 장치는 상기 제3 클록신호 및 상기 독출 데이터를 상기 메모리 콘트롤러로 제공하고, 상기 메모리 콘트롤러는 상기 제3 클록신호에 동기하여 상기 독출 데이터를 수신하는 것을 특징으로 하는 메모리 시스템.
  20. 적어도 하나의 커맨드 신호 및 제1 클록신호를 발생하는 메모리 콘트롤러; 및
    상기 메모리 콘트롤러로부터 제공되는 상기 제1 클록신호에 동기하여 기록 데이터 및 상기 커맨드 신호를 수신하고, 독출 동작시 독출 데이터와 제2 클록신호를 상기 메모리 콘트롤러로 제공하는 메모리 장치를 구비하며,
    상기 제2 클록신호는, 상기 메모리 장치의 내부에서 발생되는 제1 정보에 응답하여 활성화되고, 상기 메모리 장치의 내부에서 발생되는 제2 정보에 응답하여 비활성화되는 것을 특징으로 하는 메모리 시스템.
  21. 제20항에 있어서,
    상기 제1 정보는, 상기 메모리 콘트롤러로부터 제공되는 뱅크 액티브 커맨드 신호에 응답하여 발생되며,
    상기 제2 정보는, 상기 메모리 콘트롤러로부터 제공되는 프리차지 커맨드 신호에 응답하여 발생되는 것을 특징으로 하는 메모리 시스템.
  22. 메모리 콘트롤러로부터 제공되는 기록 데이터를 저장하기 위한 데이터 버퍼;
    상기 메모리 콘트롤러로부터 제1 클록신호를 수신하여 이를 저장하는 제1 클록신호 버퍼;
    상기 메모리 콘트롤러로부터 제2 클록신호를 수신하여 이를 저장하는 제2 클록신호 버퍼; 및
    상기 제1 클록신호 및 상기 제2 클록신호를 수신하고, 제어신호에 응답하여 어느 하나의 클록신호를 선택적으로 출력하는 멀티플렉서를 구비하고,
    상기 기록 데이터는 상기 제1 클록신호 및 상기 제2 클록신호 중 상기 멀티플렉서에 의해 선택된 어느 하나의 클록신호에 동기하여 내부로 전달되는 것을 특징으로 하는 메모리 장치.
  23. 제22항에 있어서,
    상기 제1 클록신호는 데이터 스트로브 신호이고, 상기 제2 클록신호는 시스템 클록신호인 것을 특징으로 하는 메모리 장치.
  24. 제22항에 있어서,
    상기 메모리 콘트롤러로부터 제3 클록신호를 저장하며, 상기 저장된 제3 클록신호를 상기 멀티플렉서로 전달하는 제3 클록신호 버퍼를 더 구비하고,
    상기 멀티플렉서는 상기 제어신호에 응답하여 제1 내지 제3 클록신호들 중 어느 하나를 선택적으로 출력하며,
    제3 클록신호는, 상기 메모리 콘트롤러로부터 발생하는 뱅크 액티브 커맨드 신호에 응답하여 활성화되고, 상기 메모리 콘트롤러로부터 발생하는 프리차지 커맨드 신호에 응답하여 비활성화되는 신호인 것을 특징으로 하는 메모리 장치.
  25. 제22항에 있어서,
    상기 제어신호는 모드 레지스터 세트(Mode Register Set) 신호인 것을 특징으로 하는 메모리 장치.
  26. 적어도 하나의 메모리 장치가 장착된 메모리 모듈을 포함하는 메모리 시스템에 있어서, 상기 메모리 장치는,
    메모리 콘트롤러로부터 제공되는 기록 데이터를 저장하기 위한 데이터 버퍼;
    상기 메모리 콘트롤러로부터 제1 클록신호를 수신하여 이를 저장하는 제1 클록신호 버퍼;
    상기 메모리 콘트롤러로부터 제2 클록신호를 수신하여 이를 저장하는 제2 클록신호 버퍼; 및
    상기 제1 클록신호 및 상기 제2 클록신호를 수신하고, 제어신호에 응답하여 어느 하나의 클록신호를 선택적으로 출력하는 멀티플렉서를 구비하고,
    상기 기록 데이터는 상기 제1 클록신호 및 상기 제2 클록신호 중 상기 멀티플렉서에 의해 선택된 어느 하나의 클록신호에 동기하여 내부로 전달되는 것을 특징으로 하는 메모리 시스템.
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