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KR20110018838A - 칩 및 칩-기판 복합조립체 - Google Patents

칩 및 칩-기판 복합조립체 Download PDF

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KR20110018838A
KR20110018838A KR1020100078770A KR20100078770A KR20110018838A KR 20110018838 A KR20110018838 A KR 20110018838A KR 1020100078770 A KR1020100078770 A KR 1020100078770A KR 20100078770 A KR20100078770 A KR 20100078770A KR 20110018838 A KR20110018838 A KR 20110018838A
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KR
South Korea
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layer
chip
soldering
substrate
soldering layer
Prior art date
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KR1020100078770A
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KR101667427B1 (ko
Inventor
버베리히 스벤
Original Assignee
세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 발명은 솔더링 접속부를 제조하기 위한 층집단(2)이 반도체 재료로 형성된 칩본체(1)의 일측면에 마련되어 있으며, 상기 층집단(2)은 서로 상하로 위치하며 물리적 코팅법에 의해 생성되는 다수의 금속층(3, 4, 5, 6)으로 형성되며, 상기 층집단(2)의 표면에 위치하는 귀금속층(6)과 상기 칩본체 사이에는 솔더링 가능한 솔더링층(5)이 마련된 칩에 있어서, 상기 솔더링층(5)은 상기 코팅법의 중단에 의해 형성된 적어도 하나의 계면(G1, G2)을 갖는 칩에 관한 것이다. 솔더(7)가 층집단(2)을 바람직하지 못하게 침투하는 것을 피하기 위해 본 발명에 따르면 솔더링층(5)이 코팅법의 중단에 의해 형성된 적어도 하나의 계면(G1, G2)을 갖는 것을 제안한다.

Description

칩 및 칩-기판 복합조립체{Chip and Chip-substrate composite assembly}
본 발명은 청구항 1의 전제부에 따른 칩에 관한 것이다.
이런 칩들은 특히 전력 반도체 모듈을 생산하는데 사용된다. 이 칩들은 통상적으로 열발산의 목적으로 지지체, 예를 들어 DCB기판 또는 금속판 상에 솔더링된다. Lugscheider E. et al. "Spannungsreduktion in Chip-DCB-Verbunden mittels Ausnutzung der intrinsischen Spannungseigenschaften von PVD-Metallisierungsschichten" ["PVD금속화층의 고유응력특성을 이용한 칩-DCB 복합조립체의 응력감소"], Verbundwerkstoffe und Werkstoffverbunde [복합재료 및 재료복합체], M. Schimmerer (ed.), 2005를 참조한다. 솔더링 접속은 또한 전기적 접속부를 만드는데 필요할 수 있다.
솔더링 접속부를 만들기 위해서는, 다수의 금속층으로 형성된 층집단이 칩본체의 적어도 일측면에 마련된다. 층집단은 일반적으로 귀금속층으로 마무리되는데, 이 귀금속층은 그 아래에 위치하는 금속층의 바람직하지 못한 산화를 방지한다. 통상적으로 솔더링층은 귀금속층 아래에 위치하는데, 이 솔더링층은 솔더링 접속부의 생산 중에 솔더와 함께 적어도 부분적으로 용융되며, 응고 후에는 칩본체를 솔더링층에 연결된 다른 금속층을 통해 지지체에 견고하게 연결한다.
칩-DCB 복합조립체의 생산 중에 특히 다수의 솔더링 작업을 실시할 필요가 있을 수 있다. 이 경우, 특히 금속층으로부터 생긴 층집단이 200∼250℃의 온도까지 복잡하게 가열되는 일이 생길 수 있다. 이미 만들어진 솔더링 접속부가 재가열될 때는 솔더링층과 솔더로부터 새롭게 형성된 용융물이 칩본체의 방향으로 진행하여 층집단의 다른 금속층을 바람직하지 못한 방식으로 관통하는 일이 일어날 수 있다. 그 결과, 층집단 내에 공극이 형성될 수 있다. 이런 공극이나 기공들은 솔더링 접속부의 양호한 기계적 강도 및/또는 전기전도성에 나쁜 영향을 준다.
본 발명의 목적은 종래 기술에 의한 결점들을 제거하는 것이다. 구체적으로 본 발명은 가능한 간단하고 비용면에서 효율적으로 생산될 수 있으며 높은 공정신뢰도로 솔더링될 수 있는 칩을 특정하는 것이다. 구체적으로, 다중 솔더링의 경우에는 솔더링 접속부의 양호한 기계적 강도 및 양호한 전기전도성을 보장하려 한다.
상기 목적은 청구항 1 및 13의 특징들에 의해 달성된다. 본 발명의 적절한 구조들은 청구항 2 내지 12 및 청구항 14 및 15의 특징에서 나온다.
본 발명에 따르면, 솔더링층은 코팅법의 중단에 의해 형성된 적어도 하나의 계면을 갖는다. 어느 경우라도 계면에 의해 분리된 다수의 층으로 형성된 이런 솔더링층은 솔더링층 및 솔더로부터 형성된 용융물이 기판체에 적용된 다른 금속층을 바람직하지 못하게 침투하는 것을 방지할 수 있게 한다는 것을 놀랍게도 발견하였다. 여기서 제안하는 칩은 간단하고 비용면에서 효율적으로 제조할 수 있다. 이를 위해 필요한 것은 솔더링층의 제조중에 코팅법을 중단하여 솔더링층 내에 적어도 하나의 계면이 형성되게 하는 것이다. 계면 영역의 솔더링층 내에는 배리어가 형성되는데, 이 배리어는 솔더로부터 형성된 용융물 및 부분적으로 용융된 솔더링층이 칩본체 방향으로 진행하는 것을 차단한다. 그 결과 칩본체상에 마련된 다른 금속층과 용융물의 접촉이 일어나지 않거나 또는 아주 작은 정도로 일어난다. 따라서 이런 접촉으로 인한 바람직하지 못한 층집단 내의 공극 및/또는 기공의 형성이 믿을만하고 확실하게 방지된다. 여기서 제안하는 칩은 높은 공정신뢰도에 의해, 특히 칩이 200 내지 250℃ 범위의 온도에 반복적으로 노출되는 제조공정에서의 높은 공정신뢰도에 의해 구별된다.
본 발명의 유리한 형태에 따르면, 층집단의 베이스층은 칩본체와 접촉상태에 있으며 실질적으로 알루미늄으로 형성된다. 베이스층은 층집단을 칩본체에 연결하는 기능을 한다.
본 발명의 다른 유리한 형태에 따르면, 솔더링층과 베이스층 사이에 마련된 제 1 중간층은 실질적으로 Ti 또는 Cr 또는 Ti과 W의 합금으로 형성된다. 제 1 중간층은 그 층에 적용되는 솔더링층의 점착성을 향상시키는 역할을 한다. 제 1 중간층은 또한 솔더 및 솔더링층으로부터 형성된 용융물에 대한 배리어의 기능을 한다.
본 발명의 다른 형태에 따르면, 귀금속층과 솔더링층 사이에는 제 2 중간층이 마련될 수 있는데, 상기 제 2 중간층은 실질적으로 Ti로 형성된다. 상기 제 2 중간층은 공정신뢰도를 더욱 높이는데 기여한다.
칩본체를 제조하는데 사용되는 반도체 재료는 실질적으로 Si, SiC, SiGe, GaAs 중의 하나로 형성될 수 있다.
본 발명의 다른 유리한 형태에 따르면, 솔더링층을 구성하는 결정의 평균입경(average crystal size)은 계면(interface)으로부터 수직하게 멀어지는 적어도 일방향으로 증가한다. 이 경우, 평균입경의 증가는 갑자기 증가하거나 그렇지 않으면 실질적으로 연속적으로 증가할 수 있다. 다른 형태에 따르면, 솔더링층을 구성하는 결정의 평균입경은 다른 금속층에 대하여 경계에 위치하는 접촉부위로부터 계면쪽으로의 방향으로 증가한다. 즉 평균입경은 유리하게도 계면과 접촉부위 사이에서 최대가 된다. 솔더링층 내에 다수의 계면이 형성된다면 평균입경은 역시 두 개의 연속적인 계면 사이에서 최대가 된다. 본 발명의 의미 중에서 "최대" 또는 "최소"라는 용어는 각각 상대적 최대 또는 최소로 이해된다. 즉 예를 들어 평균입경 등의 다수의 최대치는 계면에 수직한 솔더링층 내에서 생길 수 있다.
계면은 미소구조(microstructure)에서 불연속 수평상태(discontinuity horizon)로서 예를 들어 주사전자현미경으로 관찰할 수 있다. 미소구조는 적어도 일 측면상의 계면영역에서 비교적 작은 평균입경을 갖는다. 또한, 솔더링층에 포함된 기공들의 빈도는 계면영역에서 최대가 된다. 이 기공들은 구체적으로 어느 경우라도 솔더링층 내의 열전도성이 계면에서 최소가 된다는 사실에 기여한다.
다른 유리한 형태에 따르면, 솔더링층은 실질적으로 Ni 또는 Ni/V합금으로 형성된다. 그러나 솔더링층이 Ni, Ti, W 또는 Ni/V합금에서 선택된 서로 다른 금속으로 만들어진 적어도 두 개의 층을 갖는 경우도 있을 수 있다.
유리하게는 솔더링층의 두께는 0.7 내지 1.2μm, 바람직하게는 0.8 내지 1.0μm이다. 따라서 솔더링층은 지금까지 종래 기술에 따라서 사용되어 왔고 중단 없는 코팅법으로 제조된 솔더링층과 대략 동일한 두께를 갖도록 구현된다. 종래 기술에 따른 솔더링층의 경우와 대략 동일한 층 두께에도 불구하고 본 발명에 따른 솔더링층은 솔더링층 및 솔더로부터 생긴 용융물의 침투에 대한 상당히 개량된 저항성을 갖는다.
솔더링층 및/또는 다른 금속층을 제조하기 위한 물리적 코팅법은 편의상 PVD 또는 스퍼터링법이다. 바람직하게는 스퍼터링법은 특히 솔더링층을 제조하는데 사용된다. 본 발명에 따른 솔더링층의 제조중에, 적어도 하나의 경계층, 바람직하게는 다수의 경계층을 만들기 위해 스퍼터링법을 어느 경우라도 1초 내지 60초 동안 중단한다. 스퍼터링법의 중단 중에 이미 침착된 층은 냉각된다. 이 냉각은 30 내지 100℃의 범위, 바람직하게는 40 내지 80℃의 범위가 된다. 냉각 때문에 이후의 계면 영역에서는 결정성장이 감소된다.
본 발명은 또한 본 발명에 따른 칩이 솔더링층에 연결된 솔더에 의해 기판에 연결되어 있는 칩-기판 복합조립체를 제안한다. 이 경우, 솔더는 솔더링층에 결합된다. 솔더링 접속부의 제조 중에 솔더링층은 부분적으로 용융된다. 솔더와 솔더링층 사이에는 금속간화합물이 형성된다. 예로서 이 경우에 솔더로서는 Sn과 Ag의 합금이 사용된다. 이 합금은 솔더링 페이스트의 구성물질이 될 수 있다. 기판은 금속판이 될 수 있으며, 특히 히트싱크도 될 수 있다.
기판은 또한 DCB기판도 될 수 있다. "DCB기판"은 종래 기술에 따라서 알려져 있으며 그 표면상에 구리층이 마련되어 있는 "직접구리본딩(direct copper bonding)" 기판이다. 칩-기판 복합조립체의 경우에 솔더는 DCB기판에 마련된 구리층과 접촉되어있다. 이런 기판들은 종래 기술에 따라서 특히 전력반도체 모듈을 제조하는데 사용된다. 이 경우, 표면에 금속화부를 갖거나 또는 층집단을 갖는 칩이 솔더링에 의해 DCB기판상에 마련된 구리에 연결된다.
본 발명의 전형적인 실시예를 도면을 참조하여 보다 상세하게 이하에 설명한다.
본 발명은 가능한 간단하고 비용면에서 효율적으로 생산될 수 있으며 높은 공정신뢰도로 솔더링될 수 있는 칩을 생산할 수 있다. 또한, 다중 솔더링의 경우에는 솔더링 접속부의 양호한 기계적 강도 및 양호한 전기전도성을 보장한다.
도 1은 칩-DCB 복합조립체를 생산하는 배치구조의 개략 층구조도.
도 2는 도 1에 따른 상세도.
도 1은 칩이 상면에 배치된 DCB기판의 층구조도로서, 칩과 DCB기판 사이에 솔더링 페이스트가 마련되어있다. 칩과 DCB기판의 고정형 복합조립체는 열을 공급함으로써 이런 배치구조로부터 제조 가능하다.
도 1에서, 일반적으로 참조부호 1로 지시한 칩본체는 예를 들어 규소로 제조된다. 상기 칩본체의 일측면에는 금속화부가 마련되는데, 상기 금속화부는 일반적으로 참조부호 2로 지시한 층집단으로부터 형성된다. 층집단(2)은 예를 들어 스퍼터링법에 의해 생성된 다수의 금속층으로 구성된다. 베이스층(3)은 실질적으로 알루미늄으로 형성된다. 그 위에 침착된 제 1 중간층(4)은 실질적으로 TiW 합금으로 구성될 수 있다. 제 1 중간층(4) 상에는 다수의 층(도시하지 않음)으로 구성된 솔더링층(5)이 침착된다. 각 층은 Ni 또는 NiV합금으로 생성될 수 있다. 예를 들어 Ag, Au, Pt 또는 Pd로 제조될 수 있는 귀금속층은 참조부호 6으로 지시되어있다.
제 2 중간층(도시하지 않음)은 솔더링층(5)과 귀금속층(6) 사이에 합체될 수 있다. 제 2 중간층은 예를 들어 Ti로 제조될 수 있다.
솔더링 페이스트는 참조부호 7로 지시되어 있는데, 상기 솔더링 페이스트는 실질적으로 Sn 및 Ag로 형성된 합금으로 제조된 솔더를 포함하고 있다.
DCB기판은 일반적으로 참조부호 8로 지시되어있다. 예를 들어 Al2SO3로 제조된 기판체(9)에는 구리층(10)이 상기 기판체의 하측면 및 상측면에 각각 마련되어있다.
도 2는 솔더링층(5)의 상세도를 보여준다. 하측 접촉부위는 참조부호 K1으로 지시되어 있으며 상측 접촉부위는 참조부호 K2로 지시되어 있다. 제 1 층(S1)은 제 1 접촉부위(K1) 및 제 1 계면(G1)으로 둘러싸이며, 제 2 층(S2)은 제 1 계면(G1) 및 제 2 계면(G2)으로 둘러싸이며, 제 3 층(S3)은 제 2 계면(G2) 및 제 2 접촉부위(K2)로 둘러싸인다.
도 2에서 볼 수 있듯이, 평균입경은 계면(G1)과 계면(G2) 사이 또는 계면(G1 또는 G2)과 인접한 접촉부위(K1 또는 K2) 사이의 대략 중앙부에서보다 계면(G1, G2)의 영역에서 더 작다. 또한, 기공(P)의 빈도는 특히 계면(G1, G2)의 영역에서 최대가 된다. 구체적으로 계면(G1, G2)의 영역에 형성된 결정들은 계면(G1, G2)에 수직하게 기둥형상 또는 섬유형상으로 연장될 수 있다. 이와 대조적으로 계면(G1, G2)으로부터 일정 거리에 위치하는 결정들은 재결정 구조를 가질 수 있다. 그러나 이들도 역시 기둥형상으로 구현될 수 있다. 이 경우 층(S1, S2, S3)은 동일한 금속, 예를 들어 Ni 또는 NiV합금으로 적절하게 제조된다. 그러나 층(S1, S2, S3)중의 하나 또는 다수가 서로 다른 금속으로 제조될 수도 있다.
도 2에 도시한 구조는 예를 들어 스퍼터링법에 의해 이루어질 수 있다. 계면(G1, G2)을 제조하기 위해서 스퍼터링법은 일정 기간, 예를 들어 20 내지 50초 동안 적절히 중단된다. 이 경우, 그 때까지 침착된 층(S1, S2 또는 S3)은 예를 들어 약 40 내지 70℃의 온도로 냉각될 수 있다.
그후 이전의 층(S1, S2)의 침착중과 동일한 조건하에서 스퍼터링법이 계속된다.
솔더링층(5)을 구성하는 층(S1, S2, S3)의 두께는 편의상 0.2 내지 0.4μm의 범위이다. 특히 유리한 일 구조에 따르면, 솔더링층(5)은 각각 0.25 내지 0.35μm의 두께를 갖는 3개의 층(S1, S2, S3)으로 형성된다.
1 : 칩본체 2 : 층집단
3 : 베이스층 4 : 제 1 중간층
4 : 제 1 중간층 5 : 솔더링층
6 : 귀금속층 7 : 솔더
8 : DCB기판 9 : 기판체
10 : 구리층 G1 : 제 1 계면
G2 : 제 2 계면 K1 : 제 1 접촉층
K2 : 제 2 접촉층 P : 기공
S1 : 제 1 층 S2 : 제 2 층
S3 : 제 3 층

Claims (15)

  1. 솔더링 접속부를 제조하기 위한 층집단(2)이 반도체 재료로 형성된 칩본체(1)의 일측면에 마련되고, 상기 층집단(2)은 서로 상하로 위치하며 물리적 코팅법에 의해 생성되는 다수의 금속층(3, 4, 5, 6)으로 형성되며, 상기 층집단(2)의 표면에 위치하는 귀금속층(6)과 상기 칩본체(1) 사이에는 솔더링 가능한 솔더링층(5)이 마련된 칩에 있어서,
    상기 솔더링층(5)은 상기 코팅법의 중단에 의해 형성된 적어도 하나의 계면(G1, G2)을 갖는 것을 특징으로 하는 칩.
  2. 제 1 항에 있어서, 상기 층집단(2)의 베이스층(3)은 상기 칩본체(1)와 접촉하고 있으며 실질적으로 알루미늄으로 형성되는 것을 특징으로 하는 칩.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 솔더링층(5)과 상기 베이스층(3) 사이에 마련된 제 1 중간층(4)은 실질적으로 Ti, Cr, 또는 Ti과 W의 합금으로 형성되는 것을 특징으로 하는 칩.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 귀금속층(6)과 상기 솔더링층(5) 사이에 마련된 제 2 중간층은 실질적으로 Ti로 형성되는 것을 특징으로 하는 칩.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 반도체 재료는 실질적으로 Si, SiC, SiGe, GaAs 중의 하나로 형성되는 것을 특징으로 하는 칩.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 솔더링층(5)을 형성하는 결정의 평균입경은 계면(G1, G2)으로부터 수직하게 멀어지는 적어도 일방향으로 증가하는 것을 특징으로 하는 칩.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 솔더링층(5)을 형성하는 결정의 평균입경은 다른 금속층에 대하여 경계에 위치하는 접촉부위(K1, K2)로부터 상기 계면(G1, G2) 쪽으로 일방향으로 증가하는 것을 특징으로 하는 칩.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 솔더링층(5)에 포함된 기공(P)의 빈도는 상기 계면(G1, G2)의 영역에서 최대인 것을 특징으로 하는 칩.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 솔더링층(5)은 실질적으로 Ni 또는 Ni/V합금으로 형성되는 것을 특징으로 하는 칩.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 솔더링층(5)은 서로 다른 금속으로 생성된 적어도 두 개의 층을 갖는데, 상기 금속은 Ni, Ti, W 또는 Ni/V합금에서 선택되는 것을 특징으로 하는 칩.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 솔더링층(5)의 두께는 0.7 내지 1.2μm, 바람직하게는 0.8 내지 1.0μm인 것을 특징으로 하는 칩.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 물리적 코팅법은 PVD 또는 스퍼터링법인 것을 특징으로 하는 칩.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 따른 칩이 솔더링층(5)에 연결된 솔더(7)에 의해 기판(8)에 연결되어 있는 것을 특징으로 하는 칩-기판 복합조립체.
  14. 제 13 항에 있어서, 상기 기판(8)은 DCB기판이며, 상기 솔더(7)는 상기 DCB기판에 마련된 구리층과 접촉되어 있는 것을 특징으로 하는 칩-기판 복합조립체.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 솔더(7)는 실질적으로 Sn과 Ag로 형성된 합금으로 제조되는 것을 특징으로 하는 칩-기판 복합조립체.
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