KR20110000961A - 상변화 물질을 포함하는 비휘발성 메모리 소자 - Google Patents
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Abstract
본 발명은, 단위 소자의 기억 용량을 증가시킬 수 있고 신뢰성을 향상할 수 있는 상변화 물질을 포함하는 비휘발성 메모리 소자를 제공한다. 본 발명의 일실시예에 따른 비휘발성 메모리 소자는, 하부 전극, 상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 바닥부 및 상기 바닥부의 양 단부에서 제1 방향을 향해 연장되는 측부들을 포함하는 제1 상변화 물질층, 상기 제1 상변화 물질층의 상기 측부들 사이에 위치하고, 상기 측부의 상부 표면으로부터 돌출된 돌출부를 포함하는 절연층, 상기 제1 상변화 물질층 상에 전기적으로 연결되도록 위치하고, 상기 절연층의 상기 돌출부를 덮는 제2 상변화 물질층, 및 상기 제2 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극을 포함한다.
비휘발성 메모리 소자, 상변화 물질, 칼코게나이드, 산화
Description
본 발명은 메모리 소자에 관한 것으로서, 더욱 상세하게는, 상변화 물질을 포함하는 비휘발성 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 비휘발성 메모리 소자 중에서 상변화 물질(phase-change material)을 기억 소자로서 이용하는 상변화 메모리 소자(phase-change random access memory, PRAM)가 있다. 상기 상변화 물질은 온도의 변화에 따라 결정 상태(crystalline state)와 비정질 상태(amorphous state)를 가지며, 상기 결정 상태에서의 비저항은 상기 비정질 상태에서의 비저항에 비해 낮다. 반도체 장치에 사용되기 위하여, 상기 비휘발성 메모리 소자는 신뢰성을 향상시킬 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 노드 분리시 상변화 물질층의 손상을 방지하여 소자의 신뢰성을 향상할 수 있는 상변화 물질을 포함하는 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 노드 분리시 상변화 물질층의 손상을 방지하여 소자의 신뢰성을 향상할 수 있는 상변화 물질을 포함하는 비휘발성 메모리 소자를 포함하는 카드 및 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 하부 전극; 상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 바닥부 및 상기 바닥부의 양 단부에서 제1 방향을 향해 연장되는 측부들을 포함하는 제1 상변화 물질층; 상기 제1 상변화 물질층의 상기 측부들 사이에 위치하고, 상기 측부의 상부 표면으로부터 돌출된 돌출부를 포함하는 절연층; 상기 제1 상변화 물질층 상에 전기적으로 연결되도록 위치하고, 상기 절연층의 상기 돌출부를 덮는 제2 상변화 물질층; 및 상기 제2 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 상변화 물질층과 상기 제2 상변화 물질층은 칼코게나이드(chalcogenide) 물질을 각각 포함할 수 있다. 상기 칼코게나이드 물질은 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, 및 In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다. 또한, 상기 제1 상변화 물질층과 상기 제2 상변화 물질층은 서로 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 상기 제1 상변화 물질층과 상기 제2 상변화 물질층은 탄소(C), 질소(N), 실리콘(Si), 및 산소(O) 중 적어도 어느 하나가 도핑될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하부 전극, 상기 상부 전극 또는 이들 모두는, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl), 탄소(C), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 및 탄탈륨 탄질화물(TaCN) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하부 전극과 상기 제1 상변화 물질층 사이에 씨드층을 더 포함할 수 있다. 상기 씨드층은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 탄질화물(TiCN), 티타늄 텅스텐(TiW), 티타늄 알루미늄 질화 물(TiAlN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 탄소(C), 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 마그네슘 산화물(MgOx), 및 알루미늄 산화물(Al2O3) 중에 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 절연층은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 하부 전극; 상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 바닥부 및 상기 바닥부의 양 단부에서 제1 방향을 향해 연장되는 측부들을 포함하는 제1 상변화 물질층; 상기 제1 상변화 물질층의 상기 측부들 사이에 위치하는 절연층; 상기 제1 상변화 물질층 상에 전기적으로 연결되도록 위치하는 제2 상변화 물질층; 및 상기 제2 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 하부 전극; 상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 바닥부 및 상기 바닥부의 일 단부에서 제1 방향을 향해 연장되는 측부를 포함하는 제1 상변화 물질층; 상기 제1 상변화 물질층의 상기 바닥부 상에 위치하고, 상기 측부의 상부 표면으로부터 돌출된 돌출부를 포함하는 절연층; 상기 제1 상변화 물질층 상에 전기적으로 연결되도록 위치하고, 상기 절연층의 상기 돌출부를 덮는 제2 상변화 물질층; 및 상기 제2 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극; 을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자를 포함하는 카드는, 상기 제1 상변화 물질층과 상기 제2 상변화 물질층을 포함하는 비휘발성 메모리 소자를 포함하는 메모리, 및 상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자를 포함하는 시스템은, 상기 제1 상변화 물질층과 상기 제2 상변화 물질층을 포함하는 비휘발성 메모리 소자를 포함하는 메모리, 상기 메모리와 버스를 통해서 통신하는 프로세서, 및 상기 버스와 통신하는 입출력 장치를 포함한다.
본 발명의 비휘발성 메모리 소자는, 상변화 물질층을 노드 분리 전과 후에 각각 형성하여 다중층으로 구성함으로써, 노드 분리시 상변화 물질층의 산화 또는 식각 불균일성에 따른 보이드 형성을 방지할 수 있고, 이에 따라 상변화 물질층의 균일성을 확보할 수 있다. 또한, 상변화 물질층을 구성하는 다중층을 서로 다른 물질을 포함하도록 구성하여, 다중 레벨 셀(multi-level cell)을 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아 니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들 은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되 어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 어레이(1)를 나타내는 개략도이다.
도 1을 참조하면, 비휘발성 메모리 어레이(1)는 매트릭스 형태로 배열된 복수의 비휘발성 메모리 소자의 단위 셀(10)들을 포함한다. 복수의 비휘발성 메모리 소자의 단위 셀(10)은 비휘발성 메모리 소자 부분(20)과 엑세스 소자 부분(30)을 포함한다. 복수의 비휘발성 메모리 소자의 단위 셀들(10)은 제1 어드레스 라인(40)과 제2 어드레스 라인(50)에 전기적으로 연결된다. 제1 어드레스 라인(40)과 제2 어드레스 라인(50)은 일정한 각도를 가지고 2차원적으로 배열되며, 상기 일정한 각도는 수직일 수 있으나 이에 한정되는 것은 아니다. 제1 어드레스 라인(40)과 제2 어드레스 라인(50) 중 하나는 비트 라인과 전기적으로 연결될 수 있고, 다른 하나는 워드 라인과 전기적으로 연결될 수 있다.
비휘발성 메모리 소자 부분(20)은 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 비휘발성 메모리 소자 부분(10)은 비트 라인을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다.
엑세스 소자 부분(30)은 워드 라인의 전압에 따라 비휘발성 메모리 소자 부분(20)으로의 전류 공급을 제어한다. 엑세스 소자 부분(30)은 다이오드(diode), 바이폴라(bipolar) 트랜지스터, 또는 모스(MOS) 트랜지스터일 수 있다.
이하에 개시되는 본 발명의 실시예들에서는 비휘발성 메모리 소자 부분(20) 으로서 상변화 물질을 포함하는 PRAM(Phase-change Random Access Memory)을 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않으며, RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 및 MRAM(Magnetic RAM) 등에도 적용될 수 있음은 이해하여야 한다.
도 2는 상변화 물질에 대해 셋 또는 리셋 프로그래밍을 수행하기 위한 방법을 나타낸 그래프이다.
도 2를 참조하면, 상변화 물질층을 결정화 온도(crystallization temperature, Tx)와 용융점(melting point, Tm) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질층은 결정 상태가 된다. 이러한 결정 상태를 셋 상태(set state)라고 지칭하며, 데이터 '0'이 저장된 상태이다. 반면, 상기 상변화 물질층을 상기 용융점(Tm) 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질층은 비정질 상태가 된다. 이러한 결정 상태를 리셋 상태(reset state)라고 지칭하며, 데이터 '1'이 저장된 상태이다. 따라서, 상변화 물질층에 전류를 공급하여 데이터를 저장하고, 상변화 물질층의 저항 값을 측정하여 데이터를 독취할 수 있다. 한편, 상변화 물질의 가열 온도는 전류의 양에 비례하는데, 전류의 양이 증가할수록 높은 집적도의 달성은 어려워진다. 그리고, 비정질 상태(리셋 상태)로의 변환은 결정질 상태(셋 상태)로의 변환보다 많은 전류량이 요구되므로, 메모리 장치의 소비 전력이 증가한다. 따라서, 소비 전력을 줄이기 위해, 작은 전류량으로 상변화 물질을 가열시켜 결정질 또는 비정질 상태로 변환시키는 것이 요구된다. 특히, 높은 집적도 달성을 위해서는 비정질 상태로의 변환을 위한 전 류(즉, 리셋 전류)를 줄이는 것이 요구된다.
이러한 상변화 물질층을 이용하는 비휘발성 메모리 셀은 엑세스 소자 부분(30)와 상변화 물질층을 구비하는 복수의 메모리 소자 부분(20)을 가지는 것이 일반적이다. 상기 상변화 물질층은 일반적으로 하부 전극과 상부 전극 사이에 배치되고, 상기 엑세스 소자 부분(30)은 상기 하부 전극에 전기적으로 연결된다. 이 때, 상기 상변화 물질층을 결정화 온도와 용융점 사이의 온도 또는 용융점 이상의 온도로 가열하는 것은 상기 하부 전극과 상기 엑세스 소자 부분(30)을 통해 흐르는 쓰기 전류의 양에 의하여 수행된다. 다시 말하면, 상기 하부 전극과 상기 스위칭 소자를 통해 쓰기 전류가 흐르면 상기 하부 전극과 상기 상변화 물질층 사이의 계면에서 주울 열(joule heat)이 생성되고, 상기 주울 열에 의한 온도는 상기 쓰기 전류의 양에 따라 결정될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(10)를 도시하는 단면도이다.
도 3을 참조하면, 비휘발성 메모리 소자의 단위 셀(10)은 기판(100) 상에 형성된 게이트 구조물(110), 하부 전극(130), 제1 상변화 물질층(150), 제2 상변화 물질층(170), 및 상부 전극(180)을 포함한다.
기판(100)은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층, 또는 실리콘(Si), 실리콘-게르마늄(SiGe), 또는 실리콘 카바 이드(SiC)로 이루어진 반도체층을 포함할 수 있다. 도시되지는 않았지만, 기판(100)은 워드 라인(word line, 미도시), 비트 라인(word line, 미도시), 또는 다른 반도체 소자들을 더 포함할 수 있다.
게이트 구조물(110)은 기판(100) 상에 형성되며, 게이트 절연층(102) 및 게이트 전극층(104)을 포함한다. 게이트 구조물(110)은 측면 상에 스페이서(106) 및 상면 상에 캡핑층(미도시)을 더 포함할 수 있다. 기판(100)은 게이트 구조물(110)과 연결된 불순물 영역(108)을 포함한다. 도시되지는 않았지만, 불순물 영역(108)은 게이트 구조물(110)에 인접한 저농도 불순물 영역과 게이트 구조물(110)로부터 이격된 고농도 불순물 영역을 포함할 수 있다. 불순물 영역(108)은 소스/드레인 영역으로 기능할 수 있으며, 예를 들어 소스 영역(108a)과 드레인 영역(108b)을 포함할 수 있다. 게이트 구조물(110), 소스 영역(108a) 및 드레인 영역(108b)은 모스 트랜지스터를 구성하며, 상기 모스 트랜지스터는 상술한 엑세스 소자 부분(30)의 역할을 한다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 게이트 구조물(110)은 상기 모스 트랜지스터에 한정되지 않고, 다이오드이거나 또는 바이폴라 트랜지스터일 수 있다.
기판(100) 상에 게이트 구조물(110)을 덮는 제1 절연층(120)이 위치한다. 제1 절연층(120)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 제1 절연층(120)은 드레인 영역(108b)과 전기적으로 접촉하는 콘택 플러그(125)를 포함한다. 콘택 플러그(125)는, 예를 들어 티타늄, 티타늄 질화물, 또는 텅스텐 중의 적어도 어느 하나를 포함할 수 있 고, 또는 이들의 적층 구조를 포함할 수 있다. 또한, 콘택 플러그(125)는 상기 물질들 중 어느 하나의 단일 물질을 포함하는 단일 층, 상기 물질들 중 복수의 물질을 포함하는 단일 층, 상기 물질들 중 단일 물질을 각각 포함하는 다중층, 상기 물질들 중 복수의 물질을 각각 포함하는 다중층일 수 있다.
콘택 플러그(125) 상에 하부 전극(130)이 위치한다. 하부 전극(130)은 콘택 플러그(125)와 전기적으로 연결된다. 따라서, 하부 전극(130)은 콘택 플러그(125) 및 드레인 영역(108b)을 통하여 게이트 구조물(110)과 전기적으로 연결된다. 하부 전극(130)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 하부 전극(130)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 하부 전극(130)은 상기 물질들 중 어느 하나의 단일 물질을 포함하는 단일 층, 상기 물질들 중 복수의 물질을 포함하는 단일 층, 상기 물질들 중 단일 물질을 각각 포함하는 다중층, 상기 물질들 중 복수의 물질을 각각 포함하는 다중층일 수 있다. 하부 전극(130)은 라인 형태로 연장된 형상을 가지거나 또는 분리된 다면체의 형상을 가질 수 있다. 또한, 하부 전극(130)은 그 내부가 다른 물질, 예를 들어 절연물로 채워진 고리형일 수 있다. 또한, 선택적으로 하부 전극(130) 상에 식각 저지층(135)이 위치할 수 있다.
제1 절연층(120) 및 하부 전극(130)의 일부 영역 상에 제2 절연층(140)이 위치한다. 제2 절연층(140)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
하부 전극(130) 상에 제1 상변화 물질층(150)이 위치한다. 또한, 하부 전극(130)과 제1 상변화 물질층(150)은 제2 절연층(140)의 내부에 위치한다. 제1 상변화 물질층(150)은 제1 씨드층(144)을 선택적으로(optionally) 더 포함할 수 있고, 제1 씨드층(144)은 제1 상변화 물질층(150)의 형성을 용이하게 한다. 제1 상변화 물질층(150)은 칼코게나이드 물질을 포함하고, 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, 및 In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다. 또한, 제1 상변화 물질층(150)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나가 도핑될 수 있다. 이러한 도핑에 의하여 메모리 소자의 구동 전류가 감소될 수 있다. 제1 상변화 물질층(150)은 그 내부에 제3 절연층(160)을 포함할 수 있고, 또한 제3 절연층(160)의 양측면과 바닥면을 덮는 "U" 형 단면의 구조를 가질 수 있다. 또한, 선택적으로 제1 상변화 물질층(150)과 제3 절연 층(160) 사이에 보호층(155)이 위치할 수 있다. 제3 절연층(160)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
제1 상변화 물질층(150)의 상측과 제3 절연층(160)의 상측에 제2 상변화 물질층(170)이 위치한다. 제2 상변화 물질층(170)은 제2 절연층(140)의 상측으로 연장될 수 있다. 또한, 제2 상변화 물질층(170)은 제2 절연층(140)과 제3 절연층(160) 사이의 홈(154)을 충진한다. 제2 절연층(140)을 노출하는 평탄화 공정, 예를 들어 화학 기계적 연마 공정 또는 식각 공정에 의하여 제1 상변화 물질층(150)의 상측 일부가 산화되어 상변화 물질 산화층(152)이 형성된 경우에 있어서, 상변화 물질 산화층(152)을 제거함으로써 홈(154)이 형성될 수 있다. 이에 따라, 제1 상변화 물질층(150)은 제3 절연층(160)의 바닥면과 양측면의 일부를 포함하는 하측 부분을 덮고, 제2 상변화 물질층(170)은 제3 절연층(160)의 상부면과 양측면의 다른 일부를 포함하는 상측 부분을 덮는 구조가 형성된다. 상기 구조는 상기 평탄화 공정에 의하여 형성되는 제1 상변화 물질층(150)의 산화물을 제거하여 홈(154)을 형성하고, 홈(154)을 제2 상변화 물질층(170)으로 매립하는 방법을 이용하여 형성할 수 있다.
제2 상변화 물질층(170)은 제2 씨드층(146)을 선택적으로(optionally) 더 포함할 수 있고, 제2 씨드층(146)은 제2 상변화 물질층(170)의 형성을 용이하게 한다. 제2 상변화 물질층(170)은 칼코게나이드 물질을 포함하고, 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge- Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, 및 In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다. 또한, 제2 상변화 물질층(170)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나가 도핑될 수 있고, 이러한 도핑에 의하여 메모리 소자의 구동 전류가 감소될 수 있다. 제1 상변화 물질층(150)과 제2 상변화 물질층(170)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
제2 상변화 물질층(170) 상에 상부 전극(180)이 위치한다. 상부 전극(180)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 상부 전극(180)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 상부 전극(180)은 상기 물질들 중 어느 하나의 단일 물질을 포함하는 단일 층, 상기 물질들 중 복수의 물질을 포함하는 단일 층, 상기 물질들 중 단일 물질을 각각 포함하는 다중층, 상기 물질들 중 복수의 물질을 각각 포함하는 다중층일 수 있다. 하부 전극(130)과 상부 전극(180)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
도 4a, 및 도 4b는 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(10a, 10b)을 도시하는 단면도이다. 도 4a, 및 도 4b에 대한 설명에 있어서, 도 3에서와 실질적으로 동일하거나 대응되는 요소에 대한 중복되는 설명은 생략하기로 한다.
도 4a를 참조하면, 제2 상변화 물질층(170a)은 제1 상변화 물질층(150a)의 상측과 제3 절연층(160)의 상측에 위치한다. 제2 상변화 물질층(170a)은 제2 절연층(140)의 상측으로 연장될 수 있다. 도 3을 참조하여 상술한 실시예와는 달리, 본 실시예에서는 제2 절연층(140)과 제3 절연층(160) 사이에 위치하는 홈(154, 도 3 참조)이 존재하지 않으며, 이에 따라 제2 상변화 물질층(170a)은 평평한 하측 표면을 가지며, 제2 절연층(140)의 내측에 위치하지 않는다. 다시 말하면, 제2 절연층(140)을 노출하는 평탄화 공정에 의하여 제1 상변화 물질층(150a)의 상측 일부가 산화되어 상변화 물질 산화층(152)이 형성된 경우에 있어서, 제1 상변화 물질층(150a), 제1 씨드층(144a), 및 제2 절연층(140)이 동일한 수준의 표면을 가지도록 상변화 물질 산화층(152)을 제거한다. 이어서, 제2 상변화 물질층(170a)을 제1 상변화 물질층(150a) 및 제2 절연층의 최상 표면 상에 형성한다.
도 4b를 참조하면, 하부 전극(130b)은 그 상부에 트렌치(132b)를 포함하고, 제1 상변화 물질층(150b)의 하측 단부는 트렌치(132b) 내에 위치할 수 있다. 이에 따라 제1 상변화 물질층(150b)의 하측 단부는 하부 전극(130b)에 의하여 둘러싸여질 수 있다. 즉, 제1 상변화 물질층(150b)은 바닥 및 측벽에서 하부 전극(130b)과 전기적으로 연결될 수 있다.
또한, 본 발명은 도 4a의 기술적 특징과 도 4b의 기술적 특징의 조합에 의한 변형을 포함할 수 있음은 본 기술분야의 당업자에게 자명할 것이다. 즉, 도시되지는 않았지만, 도 4b의 제2 상변화 물질층(170)은 도 4a의 제2 상변화 물질층(170a)과 같은 형상을 가질 수 있다. 즉 제2 상변화 물질층(170)은 평평한 하측 표면을 가지며, 제2 절연층(140)의 내측에 위치하지 않을 수 있다.
도 5a 내지 도 5i는 도 3의 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(10)의 제조방법을 나타낸 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 소자분리막(미도시)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연층(102)과 게이트 전극층(104), 및 스페이서(106)를 형성하여, 이에 따라 게이트 구조물(110)을 형성한다. 게이트 전극층(104) 상에 캡핑층(미도시)을 더 형성할 수 있다. 기판(100) 내에 게이트 구조물(110)과 연결된 불순물 영역(108), 예를 들어 소스 영역(108a)과 드레인 영역(108b)을 형성한다. 소오스 영역(108a)과 드레인 영역(108b)이 형성된 기판(100) 상에 제1 절연층(120)을 형성한다. 제1 절연층(120)을 관통하고 드레인 영역(108b)에 전기적으로 접촉하는 콘택 플러그(125)를 형성한다. 콘택 플러그(125)의 형성은 제1 절연층(120)을 식각하여 드레인 영역(108b)을 노출하는 홀(미도시)을 형성하고, 이어서 도전물을 상기 홀 내에 충진하여 형성할 수 있다. 또한, 도시되지는 않았지만, 게이트 구조물(110)의 구동을 위하여, 게이트 전극(106)과 전기적으로 접촉하는 구조물(미도시)을 형성할 수 있다. 상기 구조물은 워드 라인 또는 비트 라인일 수 있다.
도 5b를 참조하면, 콘택 플러그(125)를 덮도록 콘택 플러그(125) 상에 하부 전극(130)을 형성한다. 하부 전극(130)은 식각 방법, 예를 들어 제1 절연층(120) 상에 도전층(미도시)을 형성하고 상기 도전층을 패터닝하여 형성할 수 있다. 또는, 하부 전극(130)은 다마신 방법, 예를 들어 제1 절연층(120)을 패터닝하여 트렌치(미도시)를 형성하고 상기 트랜치를 도전물로 충진한후 평탄화하여 형성할 수 있다. 상기 도전층의 형성과 상기 도전물의 충진은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 수행할 수 있다. 또한, 선택적으로 하부 전극(130) 상에 식각 저지층(135)이 위치할 수 있다. 식각 저지층(135)은, 예를 들어 실리콘 산질화물(SiON), 하프늄 산화물(HfO), 또는 알루미늄 산화물(Al2O3)을 포함할 수 있다.
도 5c를 참조하면, 하부 전극(130) 상에 제2 절연층(140)을 형성한다. 제2 절연층(140)을 관통하고, 하부 전극(130)의 상부 영역의 일부를 노출하는 개구부(142)을 형성한다. 개구부(142)를 형성할 때에, 식각 저지층(135)은 하부 전극(130)이 식각되는 것을 방지할 수 있다. 제2 절연층(140) 및 개구부(142) 상에 제1 씨드층(144)을 선택적으로(optionally) 형성할 수 있다. 제1 씨드층(144)은 후속의 공정에서 제1 상변화 물질층(150)의 형성을 용이하게 한다. 제1 씨드층(144)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 탄질화물(TiCN), 티타늄 텅스텐(TiW), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 탄소(C), 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 마그네슘 산화물(MgOx), 및 알루미늄 산화물(Al2O3) 중에 적어도 어느 하나를 포함할 수 있다.
도 5d를 참조하면, 개구부(142)의 측벽을 균일하게 덮도록 개구부(142) 내에 제1 상변화 물질층(150)을 형성한다. 제1 상변화 물질층(150)은 제2 절연층(140) 또는 제1 씨드층(144) 상에 동시에 형성될 수 있다. 제1 상변화 물질층(150)은 상술한 바와 같이 칼코게나이드 물질을 포함한다. 또한, 제1 상변화 물질층(150)은 스퍼터링(sputtering), 화학 기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD)을 사용하여 형성할 수 있다.
도 5e를 참조하면, 개구부(142)를 충진하도록 제1 상변화 물질층(150) 상에 제3 절연층(160)을 형성한다. 이에 따라 제1 상변화 물질층(150)은 그 내부에 제3 절연층(160)을 포함할 수 있고, 또한 제3 절연층(160)의 양측면과 바닥면을 덮을 수 있다. 또한, 선택적으로 제1 상변화 물질층(150)과 제3 절연층(160) 사이에 라이닝층(155)이 위치할 수 있다. 라이닝층(155)은, 예를 들어 실리콘 질화물(SiN)을 포함할 수 있다. 제3 절연층(160)이 형성되는 경우, 라이닝층(155)은 제1 상변화 물질층(150)을 보호할 수 있다.
도 5f를 참조하면, 제2 절연층(140)이 노출되도록 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용하여 평탄화 공정을 수행한다. 상기 건식 식각은 플라즈마를 이용할 수 있다. 상기 평탄화 공정에 의하여, 제2 절연층(140)의 상측 표면 상에 위치한 제3 절연층(160), 제1 상변화 물질층(150) 및 제1 씨드층(144)이 제거된다. 반면, 개구부(142) 내에 위치하고, 제1 상변화 물질층(150)에 의하여 덮인 제3 절연층(160)은 잔존한다. 상기 평탄화 공정에 의하여 제1 상변화 물질층(150)은 각각의 노드(node)로 분리될 수 있다. 상기 평탄화 공정에 의하여, 제1 상변화 물질층(150)의 상측 부분은 산화되어 상변화 물질 산화층(152)이 형성될 수 있다. 상변화 물질 산화층(152)은 후속의 공정에서 형성되는 상부 전극(180, 도 3 참조)과의 전기적 접촉 저항을 현저하게 증가시킬 우려가 있으며, 따라서 제거되는 것이 바람직하다.
도 5g를 참조하면, 상변화 물질 산화층(152)을 제거하여, 산화되지 않은 제1 상변화 물질층(150)을 노출하는 홈(154)을 형성한다. 상변화 물질산화층(152)은 예를 들어 스퍼터링(sputtering)을 이용하여 제거될 수 있다. 본 공정에서, 상변화 물질 산화층(152)과 제2 절연층(140) 사이에 위치하는 제1 씨드층(144)도 함께 제거될 수 있다.
도 5h를 참조하면, 제2 절연층(140) 상에 제2 상변화 물질층(170)을 형성한다. 제2 상변화 물질층(170)은 제1 상변화 물질층(150) 상에도 형성되어, 홈(154)을 매립한다. 제2 상변화 물질층(170)은 스퍼터링(sputtering), 화학 기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD)을 사용하여 형성할 수 있다. 또한, 제1 상변화 물질층(150)과 제2 상변화 물질층(170)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다. 제1 상변화 물질층(150)과 제2 상변화 물질층(170)이 서로 다른 물질로 형성되는 경우, 다중 레벨 셀을 구현할 수 있다. 이에 따라, 제3 절연층(160)의 하측 부분은 제1 상변화 물질층(150)이 덮고, 제3 절연층(160)의 상측 부분은 제2 상변화 물질층(170)이 덮는 구조가 형성된다.
또한, 제1 씨드층(144)에 대하여 상술한 바와 같이, 제2 상변화 물질층(170)을 형성하기 전에, 제2 절연층(140) 상에 제2 씨드층(146)을 선택적으로(optionally) 형성할 수 있다. 제2 씨드층(146)은 홈(154)의 측벽, 제1 상변화 물질층(150)의 노출된 상측 표면과 제3 절연층(160)의 노출된 영역 상에 형성될 수 있다. 제2 씨드층(146)은 제2 상변화 물질층(170)의 형성을 용이하게 한다. 제2 씨드층(146)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 탄질화물(TiCN), 티타늄 텅스텐(TiW), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 탄소(C), 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 마그네슘 산화물(MgOx), 및 알루미늄 산화물(Al2O3) 중에 적어도 어느 하나를 포함할 수 있다.
도 5i를 참조하면, 제2 상변화 물질층(170) 상에 상부 전극층(182)을 형성한다. 상부 전극층(182)은 스퍼터링(sputtering), 화학 기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있다.
이어서, 제2 상변화 물질층(170) 및 상부 전극층(182)을 패터닝하여 제2 상변화 물질층(170)과 상부 전극(180)을 형성하고, 이에 따라 도 3의 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(10)을 완성한다.
도 6은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(11)을 도시하는 단면도이다. 도 6에 대한 설명에 있어서, 도 3에서와 실질적으로 동일하거나 대응되는 요소에 대한 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 비휘발성 메모리 소자의 단위 셀(11)은 기판(200) 상에 형성된 게이트 구조물(210), 하부 전극(230), 제1 상변화 물질층(250), 제2 상변화 물질층(270), 및 상부 전극(280)을 포함한다.
기판(200), 불순물 영역(208), 게이트 구조물(210), 제1 절연층(220), 및 콘택 플러그(225)에 대한 설명은 도 3의 실시예에 대하여 상술한 바와 같다. 콘택 플러그(225) 상에 하부 전극(230)이 위치한다. 또한, 선택적으로 하부 전극(230) 상에 식각 저지층(235)이 위치할 수 있다. 제1 절연층(220) 및 하부 전극(230)의 일부 영역 상에 제2 절연층(240)이 위치한다.
하부 전극(230) 상에 제1 상변화 물질층(250)이 위치한다. 또한, 하부 전극(230)과 제1 상변화 물질층(250)은 제2 절연층(240)의 내부에 위치한다. 제1 상변화 물질층(250)은 그 내부에 제3 절연층(260)을 포함할 수 있고, 또한 제3 절연층(260)의 일측면과 바닥면을 덮는 "L" 형 단면의 구조를 가질 수 있다. 또한, 선 택적으로 제1 상변화 물질층(250)과 제3 절연층(260) 사이에 보호층(255)이 위치할 수 있다. 제1 상변화 물질층(250)은 제1 씨드층(244)을 선택적으로(optionally) 더 포함할 수 있고, 제1 씨드층(244)은 제1 상변화 물질층(250)의 형성을 용이하게 한다. 하부 전극(230), 제2 절연층(240), 제1 씨드층(244), 제1 상변화 물질층(250), 및 제3 절연층(260)을 형성하는 물질은 도 3의 실시예에 대하여 상술한 바와 같다.
제1 상변화 물질층(250)의 상측과 제3 절연층(260)의 상측에 제2 상변화 물질층(270)이 위치한다. 제2 상변화 물질층(270)은 제2 절연층(240)의 상측으로 연장될 수 있다. 또한, 제2 상변화 물질층(270)은 제2 절연층(240)과 제3 절연층(260) 사이의 홈(254)을 충진한다. 제2 절연층(240)을 노출하는 평탄화 공정, 예를 들어 화학 기계적 연마 공정 또는 식각 공정에 의하여 제1 상변화 물질층(250)의 상측 일부가 산화되어 상변화 물질 산화층(252)이 형성된 경우에 있어서, 상변화 물질 산화층(252)을 제거함으로써 홈(254)이 형성될 수 있다. 제2 상변화 물질층(270)은 제2 씨드층(246)을 선택적으로(optionally) 더 포함할 수 있고, 제2 씨드층(246)은 제2 상변화 물질층(270)의 형성을 용이하게 한다. 제2 씨드층(246) 및 제1 상변화 물질층(270)을 형성하는 물질은 도 3의 실시예에 대하여 상술한 바와 같다.
제2 상변화 물질층(270) 상에 상부 전극(280)이 위치한다. 상부 전극(280)을 형성하는 물질 및 구조는 도 3의 실시예에 대하여 상술한 바와 같다.
본 실시예에 따른 비휘발성 메모리 소자의 단위 셀(11)은 노드 분리층(290) 을 더 포함한다. 노드 분리층(290)은 비휘발성 메모리 소자의 단위 셀(11) 사이의 전기적 절연을 위한 층으로서, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 노드 분리층(290)을 중심으로 비휘발성 메모리 소자의 단위 셀(11)이 대칭적으로 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
본 실시예에 있어서, 제1 상변화 물질층(250)은 제3 절연층(260)의 바닥면과 양측면의 일부를 포함하는 하측 부분을 덮고, 제2 상변화 물질층(270)은 제3 절연층(260)의 상부면과 일측면의 다른 일부를 포함하는 상측 부분을 덮는 구조가 형성된다. 상기 구조는 평탄화 공정에 의하여 형성되는 제1 상변화 물질층(250)의 산화물을 제거하여 홈(254)을 형성하고, 홈(254)을 제2 상변화 물질층(270)으로 매립하는 방법을 이용하여 형성할 수 있다. 즉, 제3 절연층(260)의 일측은 제1 상변화 물질층(250)과 제2 상변화 물질층(270)에 의하여 덮이는 반면, 다른 일측은 제1 상변화 물질층(250)과 제2 상변화 물질층(270)에 의하여 덮이지 않고 노드 분리층(290)에 의하여 덮이게 된다. 제2 상변화 물질층(270)을 형성하는 물질은 도 3의 실시예에 대하여 상술한 바와 같다.
도 7a, 및 도 7b은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(11a, 11b)를 도시하는 단면도이다. 도 7a, 및 도 7b에 대한 설명에 있어서, 도 6에서와 실질적으로 동일하거나 대응되는 요소에 대한 중복되는 설명은 생략하기로 한다.
도 7a을 참조하면, 제2 상변화 물질층(270a)은 제1 상변화 물질층(250a)의 상측과 제3 절연층(260)의 상측에 위치한다. 제2 상변화 물질층(270a)은 제2 절연층(240)의 상측으로 연장될 수 있다. 도 6을 참조하여 상술한 실시예와는 달리, 본 실시예에서는 제2 절연층(240)과 제3 절연층(260) 사이의 홈(254, 도 6 참조)이 존재하지 않으며, 이에 따라 제2 상변화 물질층(270a)은 평평한 하측 표면을 가지며, 제2 절연층(240)의 내측에 위치하지 않는다. 다시 말하면, 제2 절연층(240)을 노출하는 평탄화 공정에 의하여 제1 상변화 물질층(250a)의 상측 일부가 산화되어 상변화 물질 산화층(252)이 형성된 경우에 있어서, 제1 상변화 물질층(250a), 제1 씨드층(244a), 및 제2 절연층(240)이 동일한 수준의 표면을 가지도록 상변화 물질 산화층(252)을 제거한다. 이어서, 제2 상변화 물질층(270a)을 제1 상변화 물질층(250a) 및 제2 절연층의 최상 표면 상에 형성한다.
도 7b를 참조하면, 하부 전극(230b)은 그 상부에 트렌치(232b)를 포함하고, 제1 상변화 물질층(250b)의 하측 단부는 트렌치(232b) 내에 위치할 수 있다. 이에 따라 제1 상변화 물질층(250b)의 하측 단부는 하부 전극(230b)에 의하여 둘러싸여질 수 있다. 즉, 제1 상변화 물질층(250b)은 바닥 및 측벽에서 하부 전극(230b)과 전기적으로 연결될 수 있다.
또한, 본 발명은 도 7a의 기술적 특징과 도 7b의 기술적 특징의 조합에 의한 변형을 포함할 수 있음은 본 기술분야의 당업자에게 자명할 것이다. 즉, 도시되지는 않았지만, 도 7b의 제2 상변화 물질층(270)은 도 7a의 제2 상변화 물질층(270a)과 같은 형상을 가질 수 있다. 즉 제2 상변화 물질층(270)은 평평한 하측 표면을 가지며, 제2 절연층(240)의 내측에 위치하지 않을 수 있다.
도 8a 내지 도 8k는 도 6의 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(11)의 제조방법을 나타낸 단면도들이다. 도 8a 내지 도 8k에 있어서, 도 5a 및 도 5i에서와 실질적으로 동일하거나 대응되는 요소에 대한 중복되는 설명은 생략하기로 한다.
도 8a를 참조하면, 기판(200) 상에 소자분리막(미도시)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 복수의 게이트 구조물들(210)을 형성한다. 기판(200) 내에 게이트 구조물들(210)과 연결된 불순물 영역(208), 예를 들어 소스 영역(208a)과 드레인 영역(208b)을 형성한다. 드레인 영역(208b)은 인접하는 게이트 구조물들(210)에 모두 연결되도록 형성할 수 있으나, 이는 후속의 공정에서 노드 분리층(290)에 의하여 분리될 수 있다. 소오스 영역(208a)과 드레인 영역(208b)이 형성된 기판(200) 상에 제1 절연층(220)을 형성한다. 제1 절연층(220)을 관통하고 드레인 영역(208b)에 전기적으로 접촉하는 복수의 콘택 플러그들(225)을 형성한다. 콘택 플러그들(225)의 형성은 제1 절연층(220)을 식각하여 드레인 영역(208b)을 노출하는 홀들(미도시)을 형성하고, 이어서 도전물을 상기 홀들 내에 각각 충진하여 형성할 수 있다.
도 8b를 참조하면, 복수의 콘택 플러그들(225)을 덮도록 복수의 콘택 플러그들(225) 상에 하부 전극(230)을 형성한다. 하부 전극(230)은 식각 방법, 예를 들어 제1 절연층(220) 상에 도전층(미도시)을 형성하고 상기 도전층을 패터닝하여 형성할 수 있다. 또는, 하부 전극(230)은 다마신 방법, 예를 들어 제1 절연층(220)을 패터닝하여 트렌치(미도시)를 형성하고 상기 트랜치를 도전물로 충진한후 평탄 화하여 형성할 수 있다. 하부 전극(230)은 인접하는 복수의 콘택 플러그들(225)과 접촉하도록 형성될 수 있으나, 이는 후속의 공정에서 노드 분리층(290)에 의하여 분리될 수 있다. 또한, 선택적으로 하부 전극(230) 상에 식각 저지층(235)이 위치할 수 있다. 식각 저지층(235)은 실리콘 산질화물(SiON), 하프늄 산화물(HfO), 또는 알루미늄 산화물(Al2O3)을 포함할 수 있다.
도 8c를 참조하면, 하부 전극(230) 상에 제2 절연층(240)을 형성한다. 제2 절연층(240)을 관통하고, 하부 전극(230)의 상부 영역의 일부를 노출하는 개구부(242)을 형성한다. 개구부(242)를 형성할 때에, 식각 저지층(235)은 하부 전극(230)이 식각되는 것을 방지할 수 있다. 개구부(242)는 인접하는 복수의 콘택 플러그들(225) 모두의 상측의 하부 전극(230)을 노출하도록 형성될 수 있다. 제2 절연층(240) 및 개구부(242) 상에 제1 씨드층(244)을 선택적으로(optionally) 형성할 수 있다. 제1 씨드층(244)은 후속의 공정에서 제1 상변화 물질층(250)의 형성을 용이하게 한다. 제1 씨드층(244)을 형성하는 물질은 도 5c를 참조하여 설명한 바와 같다.
도 8d를 참조하면, 개구부(242)의 측벽을 균일하게 덮도록 개구부(242) 내에 제1 상변화 물질층(250)을 형성한다. 제1 상변화 물질층(250)은 제2 절연층(240) 또는 제1 씨드층(244) 상에 동시에 형성될 수 있다. 제1 상변화 물질층(250)은 상술한 바와 같이 칼코게나이드 물질을 포함한다. 또한, 제1 상변화 물질층(250)은 스퍼터링(sputtering), 화학 기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD)을 사용하여 형성할 수 있다.
도 8e를 참조하면, 개구부(242)를 충진하도록 제1 상변화 물질층(250) 상에 제3 절연층(260)을 형성한다. 이에 따라 제1 상변화 물질층(250)은 그 내부에 제3 절연층(260)을 포함할 수 있고, 또한 제3 절연층(260)의 양측면과 바닥면을 덮을 수 있다. 또한, 선택적으로 제1 상변화 물질층(250)과 제3 절연층(260) 사이에 라이닝층(255)이 위치할 수 있다. 라이닝층(255)은, 예를 들어 실리콘 질화물(SiN)을 포함할 수 있다. 제3 절연층(260)이 형성되는 경우, 라이닝층(255)은 제1 상변화 물질층(250)을 보호할 수 있다.
도 8f를 참조하면, 제2 절연층(240)이 노출되도록 화학 기계적 연마(CMP) 또는 건식 식각을 이용하여 평탄화 공정을 수행한다. 상기 평탄화 공정에 의하여, 제2 절연층(240)의 상측 표면 상에 위치한 제3 절연층(260), 제1 상변화 물질층(250) 및 제1 씨드층(244)이 제거된다. 반면, 개구부(242) 내에 위치하고, 제1 상변화 물질층(250)에 의하여 덮인 제3 절연층(260)은 잔존한다. 상기 평탄화 공정에 의하여, 제1 상변화 물질층(250)의 상측 부분은 산화되어 상변화 물질 산화층(252)이 형성될 수 있다. 상변화 물질 산화층(252)은 후속의 공정에서 형성되는 상부 전극(280, 도 6 참조)과의 전기적 접촉 저항을 현저하게 증가시킬 우려가 있으며, 따라서 제거되는 것이 바람직하다.
도 8g를 참조하면, 상변화 물질 산화층(252)을 제거하여, 산화되지 않은 제1 상변화 물질층(250)을 노출하는 홈(254)을 형성한다. 상변화 물질 산화층(252)은 예를 들어 스퍼터링(sputtering)을 이용하여 제거될 수 있다. 본 공정에서, 상변 화 물질 산화층(252)과 제2 절연층(240) 사이에 위치하는 제1 씨드층(244)도 함께 제거될 수 있다.
도 8h를 참조하면, 제2 절연층(240) 상에 제2 상변화 물질층(270)을 형성한다. 제2 상변화 물질층(270)은 제1 상변화 물질층(250) 상에도 형성되어, 홈(254)을 매립한다. 제2 상변화 물질층(270)은 스퍼터링(sputtering), 화학 기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD)을 사용하여 형성할 수 있다. 또한, 제1 상변화 물질층(250)과 제2 상변화 물질층(270)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다. 제1 상변화 물질층(250)과 제2 상변화 물질층(270)이 서로 다른 물질로 형성되는 경우, 다중 레벨 셀을 구현할 수 있다. 제3 절연층(260)의 하측 부분은 제1 상변화 물질층(250)이 덮고, 제3 절연층(260)의 상측 부분은 제2 상변화 물질층(270)이 덮는 구조가 형성된다.
또한, 제1 씨드층(244)에 대하여 상술한 바와 같이, 제2 상변화 물질층(270)을 형성하기 전에, 제2 절연층(240) 상에 제2 씨드층(246)을 선택적으로(optionally) 형성할 수 있다. 제2 씨드층(246)은 홈(254)의 측벽, 제1 상변화 물질층(250)의 노출된 상측 표면, 및 제3 절연층(260)의 노출된 영역 상에 형성될 수 있다. 제2 씨드층(246)은 제2 상변화 물질층(270)의 형성을 용이하게 한다. 제2 씨드층(246)을 형성하는 물질은 도 5h를 참조하여 설명한 바와 같다.
도 8i를 참조하면, 제2 상변화 물질층(270) 상에 상부 전극층(282)을 형성한다. 상부 전극층(282)은 스퍼터링(sputtering), 화학 기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있다.
도 8j를 참조하면, 상부 전극층(282) 내지 드레인 영역(208b)를 관통하는 제3 개구부(292)를 형성한다.
도 8k를 참조하면, 제3 개구부(292)를 절연물로 충진하여 노드 분리층(290)을 형성한다. 상기 절연층은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 노드 분리층(290)에 의하여 제1 상변화 물질층(250) 및 제2 상변화 물질층(270)은 각각의 노드(node)로 분리될 수 있다. 즉, 노드는 도 8f의 평탄화 공정과 도 8j의 노드 분리층(290)의 형성에 의하여 수행될 수 있다. 이어서, 제2 상변화 물질층(270) 및 상부 전극층(282)을 패터닝하여 제2 상변화 물질층(270)과 상부 전극(280)을 형성하고, 이에 따라 도 6의 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀(11)을 완성한다.
도 9는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 전류-저항 특성을 나타내는 그래프이다.
도 9를 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 대략 170 μA의 상변화 동작 전류를 나타내었다. 따라서, 일반적으로 대략 400 μA의 상변화 동작 전류를 가지는 종래의 상변화 물질을 포함하는 비휘발성 메모리 소자에 비하여, 본 발명에 따른 비휘발성 메모리 소자는 상대적으로 낮은 전류에서도 동작이 가능하다.
도 10은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 10을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 카드(5000) 내에 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자(또는 어레이)를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 다양한 형태의 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 11은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 11을 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴 대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 물질을 포함하는 비휘발성 메모리(또는 어레이)를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 어레이를 나타내는 개략도이다.
도 2는 상변화 물질에 대해 셋 또는 리셋 프로그래밍을 수행하기 위한 방법을 나타낸 그래프이다.
도 3은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀을 도시하는 단면도이다.
도 4a, 및 도 4b는 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀을 도시하는 단면도이다.
도 5a 내지 도 5i는 도 3의 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀의 제조방법을 나타낸 단면도들이다.
도 6은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀을 도시하는 단면도이다.
도 7a, 및 도 7b은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀을 도시하는 단면도이다.
도 8a 내지 도 8k는 도 6의 상변화 물질을 포함하는 비휘발성 메모리 소자의 단위 셀의 제조방법을 나타낸 단면도들이다.
도 9는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 전류-저항 특성을 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 11은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 10a, 10b, 11, 11a, 11b: 비휘발성 메모리 소자
100, 200: 기판, 102, 202: 게이트 절연층, 104, 204: 게이트 전극층,
106, 206: 스페이서, 108, 208: 불순물 영역, 108a, 208a: 소스 영역,
108b, 208b: 드레인 영역, 110, 210: 게이트 구조물, 120, 220: 제1 절연층,
125, 225: 콘택 플러그, 130, 130b, 230, 230b: 하부 전극,
135, 235: 식각 저지층, 140, 240: 제2 절연층, 142, 242: 개구부,
144, 244: 제1 씨드층, 146, 246: 제2 씨드층,
150, 250: 제1 상변화 물질층, 152, 252: 상변화 물질 산화층,
154, 254: 홈, 155, 255: 라이닝층
160, 260: 제3 절연층, 170, 270: 제2 상변화 물질층, 180, 280: 상부 전극
290: 노드 분리층
Claims (10)
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 바닥부 및 상기 바닥부의 양 단부에서 제1 방향을 향해 연장되는 측부들을 포함하는 제1 상변화 물질층;상기 제1 상변화 물질층의 상기 측부들 사이에 위치하고, 상기 측부의 상부 표면으로부터 돌출된 돌출부를 포함하는 절연층;상기 제1 상변화 물질층 상에 전기적으로 연결되도록 위치하고, 상기 절연층의 상기 돌출부를 덮는 제2 상변화 물질층; 및상기 제2 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제1 상변화 물질층과 상기 제2 상변화 물질층은 칼코게나이드(chalcogenide) 물질을 각각 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 칼코게나이드 물질은 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, 및 In-Sb-Te 중에 적어도 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제1 상변화 물질층과 상기 제2 상변화 물질층은 서로 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제1 상변화 물질층과 상기 제2 상변화 물질층은 탄소(C), 질소(N), 실리콘(Si), 및 산소(O) 중 적어도 어느 하나가 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하부 전극, 상기 상부 전극 또는 이들 모두는, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl), 탄소(C), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화 물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 및 탄탈륨 탄질화물(TaCN) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하부 전극과 상기 제1 상변화 물질층 사이에 씨드층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 씨드층은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 탄질화물(TiCN), 티타늄 텅스텐(TiW), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 탄소(C), 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 마그네슘 산화물(MgOx), 및 알루미늄 산화물(Al2O3) 중에 적어도 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 바닥부 및 상기 바닥부의 양 단부에서 제1 방향을 향해 연장되는 측부들을 포함하는 제1 상변화 물질층;상기 제1 상변화 물질층의 상기 측부들 사이에 위치하는 절연층;상기 제1 상변화 물질층 상에 전기적으로 연결되도록 위치하는 제2 상변화 물질층; 및상기 제2 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 바닥부 및 상기 바닥부의 일 단부에서 제1 방향을 향해 연장되는 측부를 포함하는 제1 상변화 물질층;상기 제1 상변화 물질층의 상기 바닥부 상에 위치하고, 상기 측부의 상부 표면으로부터 돌출된 돌출부를 포함하는 절연층;상기 제1 상변화 물질층 상에 전기적으로 연결되도록 위치하고, 상기 절연층의 상기 돌출부를 덮는 제2 상변화 물질층; 및상기 제2 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.
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|---|---|---|---|---|
| KR20140014798A (ko) * | 2012-07-26 | 2014-02-06 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| US9118003B2 (en) | 2012-04-13 | 2015-08-25 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and method of forming the same |
| US10396094B2 (en) | 2017-04-25 | 2019-08-27 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor devices |
| CN112840460A (zh) * | 2021-01-14 | 2021-05-25 | 长江先进存储产业创新中心有限责任公司 | 相变存储单元及其制造方法 |
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-
2009
- 2009-06-29 KR KR1020090058316A patent/KR20110000961A/ko not_active Application Discontinuation
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