KR20100110098A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
주변 영역의 게이트 형성 시 셀 영역에 증착되는 폴리실리콘층을 제거하여 상기 셀 영역에 형성되는 비트 라인의 면적을 감소시키고 상기 비트 라인의 면적의 감소로 인하여 상기 비트 라인의 기생 정전 용량이 줄어듦으로써 디램 셀 동작의 특성을 향상시키는 반도체 소자의 제조 방법을 제공한다. 본 발명은 셀 영역 및 주변 영역이 구비된 반도체 기판상에 상기 셀 영역에 매립 게이트 패턴을 형성하는 단계, 상기 매립 게이트 패턴을 포함한 전면에 제 1 층간 절연막을 형성하는 단계, 셀 영역의 콘택 마스크를 이용하여 상기 제 1 층간 절연막을 식각하여 콘택을 형성하는 단계, 상기 콘택을 포함한 전면에 폴리실리콘층을 형성하는 단계, 상기 셀 영역의 상기 콘택을 노출할 때까지 상기 폴리실리콘층을 식각하는 단계, 상기 콘택을 포함한 전면에 도전 물질 및 하드마스크층을 형성하여 셀 영역에 비트 라인을 형성하는 단계 및 상기 주변 영역의 상기 하드마스크층, 상기 도전 물질 및 상기 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 기생 정전 용량을 줄일 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
현재, 반도체 메모리 장치가 고집적화와 대용량화됨에 따라 충방전되는 비트라인의 수가 증가되면서 메모리 장치인 DRAM의 용량도 증가된 반면, 반도체 메모리의 셀 크기가 축소되어 소자의 동작에 필요한 최소한의 캐패시터의 정전용량을 확보하는 것이 어려워졌다. 상기 정전용량(C)은 하기의 식 1과 같이 유전율(ε)과 저장 전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례한다.
[식 1]
C = εA/d
상기와 같이 소자의 정전용량을 확보하지 못하면 셀 어레이(array)를 구성하는 각종 배선의 커플링 캐패시턴스(Capacitance)가 증가되고, 이어 후속 센스(Sense) 증폭기(Amplifer)의 센싱 마진이 감소되므로, 셀 캐패시턴스(Cs)를 증가시키거나 비트라인 캐패시턴스(Cb)를 감소시키는 방법을 이용하여 정전용량을 확보하고자 하였다.
하지만, 상기 셀 캐패시턴스를 증가시키는 방법은 유전 상수가 큰 유전체(dielectric) 물질을 사용하거나, 캡(cap) 산화막의 높이를 형성시켜야 하는 등 공정 방법이 복잡하다. 그래서, 최근에는 낮은 저항을 가지는 텅스텐(Tungsten)과 티타늄나이트라이드(TiN)로 비트 라인의 배선을 구성하여 비트 라인의 캐패시턴스를 감소시키는 방법이 많이 이용되고 있다. 하지만, 상기 방법 또한 비트 라인 캐패시턴스를 효과적으로 감소시키지 못한다.
또 다른 방법 중 비트 라인 캐패시턴스를 효과적으로 감소시키기 위하여 매립 게이트(Buried Gate)를 갖는 반도체 소자 및 그 제조 방법이 등장하였다. 상기 매립 게이트를 제조하는 방법은 채널 영역 및 소자분리막을 가로지르는 트랜치를 형성한 후, 상기 트랜치 내의 일부분을 채우는 게이트를 형성한다. 상기 게이트 내의 나머지 부분을 채우는 절연 패턴을 형성한다. 그 결과, 상기 매립 게이트는 반도체 기판의 표면보다 아래에 매립된다. 상기 매립 게이트는 상대적으로 큰 유효 채널 길이를 제공하며 후속 공정 중 제조되는 비트 라인과의 기생 캐패시턴스(Capacitance)를 줄일 수 있다.
전술한 종래의 반도체 소자의 제조 방법에서, 상기 매립 게이트는 상대적으로 큰 유효 채널 길이를 제공하며 후속 공정 중 제조되는 비트 라인과의 기생 캐패시턴스를 줄일 수 있지만 매립 게이트를 형성한 후, 셀 영역의 비트 라인을 형성하고 주변 영역의 게이트를 형성하기 위해서 폴리실리콘층을 동시에 형성할 때 상기 폴리실리콘층으로 인하여 셀 영역의 비트 라인의 면적이 증가한다. 상기 비트 라인의 면적이 증가함에 따라 기생 정전 용량이 증가하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 주변 영역의 게이트 형성 시 셀 영역에 증착되는 폴리실리콘층을 제거하여 상기 셀 영역에 형성되는 비트 라인의 면적을 감소시키고 상기 비트 라인의 면적의 감소로 인하여 상기 비트 라인의 기생 정전 용량이 줄어듦으로써 디램 셀 동작의 특성을 향상시키는 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 영역 및 주변 영역이 구비된 반도체 기판상에 상기 셀 영역에 매립 게이트 패턴을 형성하는 단계, 상기 매립 게이트 패턴을 포함한 전면에 제 1 층간 절연막을 형성하는 단계, 셀 영역의 콘택 마스크를 이용하여 상기 제 1 층간 절연막을 식각하여 콘택을 형성하는 단계, 상기 콘택을 포함한 전면에 폴리실리콘층을 형성하는 단계, 상기 셀 영역의 상기 콘택을 노출할 때까지 상기 폴리실리콘층을 식각하는 단계, 상기 콘택을 포함한 전면에 도전 물질 및 하드마스크층을 형성하여 셀 영역에 비트 라인을 형성하는 단계 및 상기 주변 영역의 상기 하드마스크층, 상기 도전 물질 및 상기 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 매립 게이트 패턴을 형성하는 단계는 상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역을 포함한 전면에 트랜치 형성용 마스크를 이용하여 상기 활성 영역 및 상기 소자분리막을 식 각하여 트랜치를 형성하는 단계, 상기 트랜치 내에 도전 물질을 매립하는 단계, 상기 도전 물질을 에치백한 후, 절연막을 매립하는 단계 및 게이트 패턴 마스크를 이용하여 상기 절연막을 식각하는 단계를 포함한다.
바람직하게는, 상기 절연막은 캡핑(Capping) 질화막인 것을 특징으로 한다.
바람직하게는, 상기 매립 게이트 패턴 및 상기 제 1 층간 절연막 사이에 실링(Sealing) 질화막을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 층간 절연막을 형성하는 단계 후, 상기 매립 게이트 패턴이 노출할 때까지 상기 제 1 층간 절연막을 평탄화 식각하는 단계를 포함한다.
바람직하게는, 상기 콘택을 형성하는 단계는 상기 매립 게이트 패턴을 포함한 전면에 감광막을 형성하는 단계, 상기 콘택 마스크를 이용하여 상기 매립 게이트 패턴 사이의 상기 제 1 층간 절연막을 식각하여 콘택 영역을 형성하는 단계, 상기 콘택 영역을 포함한 전면에 배리어 메탈을 증착하는 단계 및 상기 배리어 메탈을 평탄화 식각하는 단계를 포함한다.
바람직하게는, 상기 배리어 메탈은 Ti/TiN으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 셀 영역의 상기 콘택을 노출할 때까지 상기 폴리실리콘층을 식각하는 단계는 평탄화 식각(Chemical Mechanical Polishing) 공정을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 셀 영역에 비트 라인을 형성하는 단계 후, 상기 비트 라 인을 포함한 전면에 제 2 층간 절연막을 형성한 후, 상기 제 2 층간 절연막을 식각하여 스토리지 노드 콘택 영역을 형성하는 단계 및 상기 스토리지 노드 콘택 영역에 도전 물질을 매립하여 스토리지 노드 콘택을 형성하는 단계를 더 포함한다.
본 발명은 매립 게이트 사이에 콘택 형성 시 배리어 메탈(Ti/TiN)을 증착함으로써 셀 영역의 콘택 저항을 감소시키고 주변 영역의 게이트 형성 시 셀 영역에 증착되는 폴리실리콘층을 제거하여 상기 셀 영역에 형성되는 비트 라인의 면적을 감소시키고 상기 비트 라인의 면적의 감소로 인하여 상기 비트 라인의 기생 정전 용량이 줄어듦으로써 디램 셀 동작의 특성을 향상시키는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, (ⅰ)은 셀(Cell) 영역을 도시한 것이며, (ⅱ)는 주변(Peri) 영역을 도시한 것이다.
도 1a의 (ⅰ)를 참조하면, 반도체 기판상에 활성 영역(100)을 정의하는 소자분리막(110)을 형성한다. 상기 활성 영역(100)을 포함한 전면에 감광막을 형성한 후, 트랜치 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 활성 영역(100) 및 상기 소자분리막(110)을 식각하여 트랜치(120)를 형성한다.
다음에는, 트랜치(120)를 포함한 전면에 도전 물질(130)을 증착한 후, 상기 도전 물질(130)을 에치백(Etchback)한다. 이후, 상기 에치백된 도전 물질(130)을 포함한 전면에 캡핑 질화막(Capping Nitride, 140)을 증착한다.
도 1a의 (ⅱ)를 참조하면, 반도체 기판상에 활성 영역(100)을 정의하는 소자분리막(110)을 형성한다. 상기 활성 영역(100)을 포함한 전면에 캡핑 질화막(140)을 증착한다.
도 1b의 (ⅰ)를 참조하면, 상기 캡핑 질화막(140) 상에 감광막을 형성한 후, 매립 게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 마스크로 상기 캡핑 질화막(140)을 식각하여 매립 게이트 패턴(150)을 형성한다.
도 1b의 (ⅱ)를 참조하면, 주변 영역이 전면 노출된 매립 게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 마스크로 상기 활성 영역(100)이 노출할 때까지 상기 캡핑 질화막(도 1a의140)을 모두 제거한다.
도 1c의 (ⅰ) 및 (ⅱ)를 참조하면, 셀 영역 및 페리 영역을 포함한 전면에 실링(Sealing) 질화막(160)을 형성한다.
도 1d의 (ⅰ)를 참조하면, 실링(Sealing) 질화막(160)을 포함한 전면에 층간 절연막(170)을 형성한 후, 상기 실링(Sealing) 질화막(160)을 노출할 때까지 상기 층간 절연막(170)을 평탄화 식각(Chemical Mechanical Polishing)한다.
도 1d의 (ⅱ)를 참조하면, 상기 실링 질화막(160) 상에 층간 절연막(170)을 형성한 후, 층간 절연막(170)의 일부를 평탄한 식각한다.
도 1e 및 도 1f의 (ⅰ)를 참조하면, 평탄화된 층간 절연막(170)을 포함한 전면에 감광막을 형성한다. 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(180)을 형성한다. 이후, 감광막 패턴(180)을 마스크로 상기 매립 게이트 패턴(150)과 패턴(150) 사이의 상기 층간 절연막(170)을 식각하여 콘택 영역(190)을 형성한다.
이후, 스트립(Strip) 공정을 이용하여 감광막 패턴(180)을 제거한다.
도 1e 및 도 1f의 (ⅱ)를 참조하면, 평탄화된 층간 절연막(170) 상에 주변 영역을 노출시키지 않는 감광막 패턴(180)을 형성한 후, 스트립 공정으로 감광막 패턴(180)을 제거한다.
도 1g의 (ⅰ)를 참조하면, 상기 콘택 영역(도 1f의 190)을 포함한 전면에 배리어 메탈(Barrier Metal)을 증착한다. 이때, 배리어 메탈은 Ti/TiN을 이용하는 것이 바람직하다. 이후, 상기 배리어 메탈을 상기 층간 절연막(170)이 노출할 때까지 평탄화 식각하여 콘택(200)을 형성한다.
이후, 상기 콘택(200)을 포함한 전면에 폴리실리콘층(210)을 형성한다.
도 1g의 (ⅱ)를 참조하면, 층간 절연막(170)을 제거한 후, 상기 질화막(160) 상에 폴리실리콘층(210)을 증착한다.
도 1h의 (ⅰ)를 참조하면, 상기 콘택(200)이 노출될 때까지 상기 폴리실리콘층(210)을 평탄화 식각한다.
도 1h의 (ⅱ)를 참조하면, 폴리실리콘층(210)의 일부를 평탄화 식각한다.
도 1i 및 도 1j의 (ⅰ)를 참조하면, 상기 콘택(200)을 포함한 전면에 도전 물질(220)을 형성한다. 이때, 도전 물질(220)은 텅스텐(W)이 바람직하다. 이후, 도전 물질(220) 상에 하드마스크층(230)을 형성하여 비트 라인(235)을 완성한다.
도 1i 및 도 1j의 (ⅱ)를 참조하면, 일부 식각된 폴리실리콘층(210) 상에 도전 물질(220) 및 하드마스크층(230)을 순차적으로 적층한다.
도 1k의 (ⅰ)를 참조하면, 상기 하드마스크층(230) 상에 제 2 층간 절연막(미도시)을 증착한다. 이후, 상기 제 2 층간 절연막 상에 감광막을 형성한 후, 스토리지 노드 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 마스크로 상기 콘택(200)이 노출할 때까지 상기 제 2 층간 절연막을 식각하여 스토리지 노드 콘택 영역(미도시)을 형성한다. 이후, 상기 스토리지 노드 콘택 영역에 도전 물질을 매립하여 스토리지 노드 콘택(240)을 형성한다.
도 1k의 (ⅱ)를 참조하면, 상기 하드마스크층(230) 상에 감광막을 형성한 후, 게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 마스크로 상기 질화막(160)이 노출할 때까지 하드마스크층(230), 도전 물질(220) 및 폴리실리콘층(210)을 식각하여 게이트 패턴(235)을 형성한다.
전술한 바와 같이, 본 발명은 매립 게이트 사이에 콘택 형성 시 배리어 메탈(Ti/TiN)을 증착함으로써 셀 영역의 콘택 저항을 감소시키고 주변 영역의 게이트 형성 시 셀 영역에 증착되는 폴리실리콘층을 제거하여 비트 라인의 기생 정전 용 량(Capacitance)을 줄임으로써 디램 셀 동작의 특성을 향상시키는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
Claims (9)
- 셀 영역 및 주변 영역이 구비된 반도체 기판상에 상기 셀 영역에 매립 게이트 패턴을 형성하는 단계;상기 매립 게이트 패턴을 포함한 전면에 제 1 층간 절연막을 형성하는 단계;셀 영역의 콘택 마스크를 이용하여 상기 제 1 층간 절연막을 식각하여 콘택을 형성하는 단계;상기 콘택을 포함한 전면에 폴리실리콘층을 형성하는 단계;상기 셀 영역의 상기 콘택을 노출할 때까지 상기 폴리실리콘층을 식각하는 단계;상기 콘택을 포함한 전면에 도전 물질 및 하드마스크층을 형성하여 셀 영역에 비트 라인을 형성하는 단계; 및상기 주변 영역의 상기 하드마스크층, 상기 도전 물질 및 상기 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 매립 게이트 패턴을 형성하는 단계는상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계;상기 활성 영역을 포함한 전면에 트랜치 형성용 마스크를 이용하여 상기 활 성 영역 및 상기 소자분리막을 식각하여 트랜치를 형성하는 단계;상기 트랜치 내에 도전 물질을 매립하는 단계;상기 도전 물질을 에치백한 후, 절연막을 매립하는 단계; 및게이트 패턴 마스크를 이용하여 상기 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 절연막은 캡핑(Capping) 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 매립 게이트 패턴 및 상기 제 1 층간 절연막 사이에 실링(Sealing) 질화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막을 형성하는 단계 후, 상기 매립 게이트 패턴이 노출할 때까지 상기 제 1 층간 절연막을 평탄화 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택을 형성하는 단계는,상기 매립 게이트 패턴을 포함한 전면에 감광막을 형성하는 단계;상기 콘택 마스크를 이용하여 상기 매립 게이트 패턴 사이의 상기 제 1 층간 절연막을 식각하여 콘택 영역을 형성하는 단계;상기 콘택 영역을 포함한 전면에 배리어 메탈을 증착하는 단계; 및상기 배리어 메탈을 평탄화 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 배리어 메탈은 Ti/TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역의 상기 콘택을 노출할 때까지 상기 폴리실리콘층을 식각하는 단계는 평탄화 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역에 비트 라인을 형성하는 단계 후,상기 비트 라인을 포함한 전면에 제 2 층간 절연막을 형성한 후, 상기 제 2 층간 절연막을 식각하여 스토리지 노드 콘택 영역을 형성하는 단계; 및상기 스토리지 노드 콘택 영역에 도전 물질을 매립하여 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020090028497A KR20100110098A (ko) | 2009-04-02 | 2009-04-02 | 반도체 소자의 제조 방법 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101156060B1 (ko) * | 2010-12-15 | 2012-06-20 | 에스케이하이닉스 주식회사 | 매립게이트를 구비한 반도체 장치 제조방법 |
| US8928073B2 (en) | 2012-03-20 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor devices including guard ring structures |
| US9324619B2 (en) | 2014-08-25 | 2016-04-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR20180066940A (ko) * | 2016-12-09 | 2018-06-20 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
-
2009
- 2009-04-02 KR KR1020090028497A patent/KR20100110098A/ko not_active Application Discontinuation
Cited By (6)
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