KR20100078969A

KR20100078969A - Semiconductor device and method of manufacturing the same

Info

Publication number: KR20100078969A
Application number: KR1020080137362A
Authority: KR
Inventors: 박대식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-12-30
Filing date: 2008-12-30
Publication date: 2010-07-08

Abstract

본 발명은 피모스의 전기적 특성을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판 상에 형성된 게이트와, 상기 게이트의 하단부 측벽에 형성된 제1 절연막 및 상기 제1 절연막 및 게이트의 상단부 측벽에 형성된 제2 절연막을 포함한다.The present invention discloses a semiconductor device and a method of manufacturing the same that can improve the electrical properties of the PMOS to improve the characteristics and reliability of the semiconductor device. The disclosed semiconductor device includes a gate formed on a semiconductor substrate, a first insulating film formed on the sidewall of the lower end of the gate, and a second insulating film formed on the sidewall of the first insulating film and the upper end of the gate.

Description

Semiconductor device and method for manufacturing same {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 피모스의 전기적 특성을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same that can improve the characteristics and reliability of the semiconductor device by improving the electrical properties of the PMOS.

일반적으로, 반도체 소자의 게이트는 산화막 재질의 게이트 절연막과 폴리실리콘막으로 이루어진 게이트 도전막 및 상기 게이트 도전막 상에 형성되는 보호막의 적층막으로 이루어진다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. In general, a gate of a semiconductor device includes a gate conductive film made of an oxide film and a polysilicon film, and a laminated film of a protective film formed on the gate conductive film. This is because the polysilicon film satisfies physical properties required as a gate such as high melting point, ease of thin film formation, ease of line pattern, stability to an oxidizing atmosphere, and flat surface formation.

그런데, 최근 반도체 소자의 고집적화 추세에 부합하여 디자인 룰이 감소함에 따라, 게이트 전극의 폭이 작아지게 되었고, 이에, 보다 낮은 저항을 갖는 게이트를 형성하기 위해 게이트 도전막으로서 폴리실리콘막과 금속막의 적층막으로 이루어진 금속 게이트 구조로 전환되고 있으며, 한 예로, 금속막으로서 텅스텐막(W)을 적용한 금속 게이트의 형성을 위한 연구가 활발하게 진행되고 있다. However, in accordance with the recent trend of high integration of semiconductor devices, as the design rule decreases, the width of the gate electrode is reduced, and thus, a polysilicon film and a metal film are laminated as a gate conductive film to form a gate having a lower resistance. A metal gate structure made of a film has been converted, and as an example, studies for forming a metal gate to which a tungsten film (W) is applied as a metal film have been actively conducted.

이하에서는, 게이트 형성 공정을 포함하는 종래 기술에 따른 반도체 소자의 제조방법을 간략하게 설명하도록 한다.Hereinafter, a manufacturing method of a semiconductor device according to the related art including a gate forming process will be briefly described.

반도체 기판 상에 산화막 재질의 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 게이트 도전막으로서 폴리실리콘막과 금속막을 차례로 형성한다. 그리고 나서, 상기 게이트 도전막 상에 하드마스크막으로서 질화막을 형성한 다음, 상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 식각하여 반도체 기판 상에 게이트를 형성한다.After forming a gate insulating film made of an oxide film on the semiconductor substrate, a polysilicon film and a metal film are sequentially formed on the gate insulating film as a gate conductive film. Then, a nitride film is formed as a hard mask film on the gate conductive film, and then the hard mask film, the gate conductive film, and the gate insulating film are etched to form a gate on the semiconductor substrate.

계속해서, 상기 게이트가 형성된 반도체 기판의 결과물 상에 상기 결과물의 프로파일을 따라 산화막과 질화막을 차례로 형성한 후, 상기 질화막 상에 게이트들 사이의 공간이 매립되도록 층간절연막을 형성한다. 상기 층간절연막을 식각해서 랜딩플러그용 콘택홀을 형성한 다음, 상기 콘택홀을 매립하도록 도전막을 형성한다. 이어서, 상기 게이트의 상면이 노출되도록 상기 도전막을 CMP(Chemical Mechanical Polishing)하여 랜딩플러그를 형성한다.Subsequently, an oxide film and a nitride film are sequentially formed on the resultant product of the semiconductor substrate on which the gate is formed, and then an interlayer insulating film is formed on the nitride film so as to fill the space between the gates. The interlayer insulating film is etched to form a landing plug contact hole, and then a conductive film is formed to fill the contact hole. Subsequently, the conductive film is subjected to chemical mechanical polishing (CMP) to expose the top surface of the gate to form a landing plug.

그러나, 전술한 종래 기술의 경우에는 반도체 소자의 제조 공정 후반부에 셀 지역의 리프레쉬 특성을 개선하기 위해 수소 분위기 열처리가 수행되며, 상기 열처리시 수소 이온이 페리 지역의 피모스 게이트에 침투하여 게이트의 전기적 특성이 열화되고, 이로 인해, 전술한 종래 기술의 경우에는 반도체 소자의 특성 및 신뢰성이 저하된다.However, in the above-described prior art, hydrogen atmosphere heat treatment is performed to improve the refresh characteristics of the cell region in the second half of the manufacturing process of the semiconductor device, and during the heat treatment, hydrogen ions penetrate into the PMOS gate of the ferry region, thereby providing electrical The characteristics deteriorate, which causes the characteristics and reliability of the semiconductor element to deteriorate in the case of the above-described prior art.

구체적으로, 상기 랜딩플러그를 형성하기 위한 CMP 공정시 게이트 상에 형성된 층간절연막과 질화막 및 산화막이 함께 제거되기 때문에 게이트 상단부의 산화 막 부분이 노출되며, 상기 노출된 산화막 부분을 통해 수소 이온이 피모스 게이트로 침투하는 것이다. 이렇게 침투된 수소 이온은 피모스 게이트 폴리실리콘막에 함유된 보론과 결합하여 피모스 게이트의 전류를 감소시키며, 그 결과, 전술한 종래 기술의 경우에는 피모스 게이트의 동작 마진이 감소되어 전기적 특성이 열화되는 것이다.Specifically, since the interlayer insulating film, the nitride film, and the oxide film formed on the gate are removed together during the CMP process for forming the landing plug, the oxide film portion of the upper end of the gate is exposed, and hydrogen ions are exposed through the exposed oxide film portion. Penetrating into the gate. The penetrated hydrogen ions are combined with boron contained in the PMOS gate polysilicon film to reduce the current of the PMOS gate. As a result, in the above-described prior art, the operating margin of the PMOS gate is reduced, thereby reducing electrical characteristics. It is deteriorating.

본 발명은 피모스의 전기적 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.The present invention provides a semiconductor device and a method of manufacturing the same that can improve the electrical characteristics of the PMOS.

또한, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.In addition, the present invention provides a semiconductor device and a method of manufacturing the same that can improve the characteristics and reliability of the semiconductor device.

본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 게이트와, 상기 게이트의 하단부 측벽에 형성된 제1 절연막 및 상기 제1 절연막 및 게이트의 상단부 측벽에 형성된 제2 절연막을 포함한다.A semiconductor device according to an embodiment of the present invention includes a gate formed on a semiconductor substrate, a first insulating film formed on the sidewall of the lower end of the gate, and a second insulating film formed on the sidewall of the first insulating film and the upper end of the gate.

상기 게이트는 상기 반도체 기판의 페리 지역에 형성된다.The gate is formed in the ferry region of the semiconductor substrate.

상기 게이트는 피모스 게이트이다.The gate is a PMOS gate.

상기 제1 절연막은 산화막이다.The first insulating film is an oxide film.

상기 제2 절연막은 질화막이다.The second insulating film is a nitride film.

또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상 에 게이트를 형성하는 단계와, 상기 게이트의 하단부 측벽에 제1 절연막을 형성하는 단계 및 상기 제1 절연막 및 게이트의 상단부 측벽에 제2 절연막을 형성하는 단계를 포함한다.In addition, the method of manufacturing a semiconductor device according to an embodiment of the present invention, forming a gate on a semiconductor substrate, forming a first insulating film on the lower sidewall of the gate and the upper sidewall of the first insulating film and the gate Forming a second insulating film on the substrate.

상기 게이트는 상기 반도체 기판의 페리 지역에 형성한다.The gate is formed in the ferry region of the semiconductor substrate.

상기 게이트는 피모스 게이트로 형성한다.The gate is formed of a PMOS gate.

상기 제1 절연막은 산화막으로 형성한다.The first insulating film is formed of an oxide film.

상기 게이트의 하단부 측벽에 제1 절연막을 형성하는 단계는, 상기 게이트가 형성된 반도체 기판 상에 상기 게이트를 덮도록 제1 절연막을 형성하는 단계 및 상기 게이트의 상면 및 상단부 측벽에 형성된 제1 절연막 부분이 제거되도록 상기 제1 절연막을 식각하는 단계를 포함한다.The forming of the first insulating layer on the bottom sidewall of the gate may include forming a first insulating layer on the semiconductor substrate on which the gate is formed to cover the gate, and forming a first insulating layer formed on the upper and upper sidewalls of the gate. Etching the first insulating film to be removed.

상기 제1 절연막의 식각은 비등방성 식각 방식으로 수행한다.Etching of the first insulating layer is performed by an anisotropic etching method.

상기 제2 절연막은 질화막으로 형성한다.The second insulating film is formed of a nitride film.

본 발명은 게이트의 상단부 측벽에 형성된 산화막 부분을 선 제거한 후에, 상기 게이트의 상단부 측벽을 포함한 게이트 측벽에 질화막을 형성함으로써, 후속으로 수행되는 수소 분위기의 열처리 공정시 게이트의 상단부 측벽 부분에서 산화막이 노출되는 것을 방지할 수 있다.According to the present invention, after the oxide film portion formed on the upper sidewall of the gate is removed, a nitride film is formed on the gate sidewall including the upper sidewall of the gate, thereby exposing the oxide film on the upper sidewall portion of the gate during a subsequent heat treatment process of hydrogen atmosphere. Can be prevented.

따라서, 본 발명은 상기 게이트의 상단부 측벽에 형성된 산화막 부분이 선 제거된 상태이므로, 상기 열처리 공정시 게이트의 상단부 측벽의 노출된 산화막을 통해 수소 이온이 피모스 게이트로 침투되는 것을 방지할 수 있으며, 이를 통해, 본 발명은 피모스 게이트의 전기적 특성을 개선하고 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.Therefore, since the oxide film portion formed on the upper sidewall of the gate is removed in advance, the present invention can prevent hydrogen ions from penetrating into the PMOS gate through the exposed oxide film on the upper sidewall of the gate during the heat treatment process. Through this, the present invention can improve the electrical characteristics of the PMOS gate and improve the characteristics and reliability of the semiconductor device.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도시된 바와 같이, 반도체 기판(100) 상에 게이트 절연막(102), 게이트 도전막인 폴리실리콘막(104)과 금속막(106) 및 하드마스크막(108)을 포함하는 게이트(110)가 형성되어 있으며, 상기 게이트(110)의 표면 상에는 질화막 재질의 캡핑막(도시안됨)이 형성되어 있다. 상기 게이트(110)는, 예컨대, 반도체 기판(100)의 페리 지역에 형성되어 있으며, 상기 게이트(110)는, 예컨대, 피모스의 게이트이다.As shown, a gate 110 including a gate insulating film 102, a polysilicon film 104 serving as a gate conductive film, a metal film 106, and a hard mask film 108 is formed on the semiconductor substrate 100. A capping film (not shown) formed of a nitride film is formed on the surface of the gate 110. The gate 110 is, for example, formed in the ferry region of the semiconductor substrate 100, and the gate 110 is, for example, a gate of PMOS.

상기 게이트(110)의 하단부 측벽 및 반도체 기판(100) 상에 제1 절연막(112)이 형성되어 있으며, 상기 제1 절연막(112) 및 게이트(110)의 상단부 측벽에 제2 절연막(114)이 형성되어 있다. 여기서, 상기 제1 절연막(112)은 산화막이고, 상기 제2 절연막(114)은 질화막이다. 그리고, 상기 제1 및 제2 절연막(112, 114)을 포함한 게이트(110)들 사이의 공간을 매립하도록 층간절연막(116)이 형성되어 있다. 상기 층간절연막(116)은 상기 게이트(110)의 상면이 노출되도록 형성되어 있다.The first insulating layer 112 is formed on the lower sidewall of the gate 110 and the semiconductor substrate 100, and the second insulating layer 114 is formed on the upper sidewall of the first insulating layer 112 and the gate 110. Formed. Here, the first insulating film 112 is an oxide film, and the second insulating film 114 is a nitride film. An interlayer insulating layer 116 is formed to fill a space between the gates 110 including the first and second insulating layers 112 and 114. The interlayer insulating layer 116 is formed so that the top surface of the gate 110 is exposed.

본 발명은, 상기 게이트(110)의 하단부 측벽에만 산화막 재질의 제1 절연막(112)이 형성되고, 상기 제1 절연막(112)을 포함한 게이트(110)의 상단부 측벽에 질화막 재질의 제2 절연막(114)이 형성됨으로써, 상기 게이트(110)의 상단부에서 상기 산화막 재질의 제1 절연막(112)이 노출되는 것을 방지할 수 있다. 이를 통해, 본 발명은 후속으로 수행되는 열처리 공정시 상기 산화막 재질의 제1 절연막(112)을 통해 수소 이온이 게이트(110)에 침투되는 것을 방지할 수 있으며, 따라서, 본 발명은 게이트(110)의 전기적 특성을 개선할 수 있다.According to an exemplary embodiment of the present invention, a first insulating film 112 made of an oxide film is formed only on a lower sidewall of the gate 110, and a second insulating film made of a nitride film is formed on an upper sidewall of the gate 110 including the first insulating film 112. 114 is formed to prevent the first insulating film 112 of the oxide material from being exposed at the upper end of the gate 110. In this way, the present invention may prevent hydrogen ions from penetrating into the gate 110 through the first insulating film 112 of the oxide material during the subsequent heat treatment process, the present invention, the gate 110 It can improve the electrical characteristics of.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에, 예컨대, 반도체 기판(100)의 페리 지역에 게이트 절연막(102)과 게이트 도전막인 폴리실리콘막(104)과 금속막(106) 및 하드마스크막(108)을 차례로 형성한다. 상기 게이트 절연막(102)은 산화막으로 형성하고, 상기 하드마스크막(108)은 질화막으로 형성한다. 그런 다음, 상기 하드마스크막(108), 금속막(106), 폴리실리콘막(104) 및 게이트 절연막(102)을 식각하여 반도체 기판(100)의 페리 지역에 게이트(110)를 형성한다. 상기 게이트(110)는, 예컨대, 피모스 게이트로 형성한다. 이어서, 상기 게이트(110)의 표면 상에 질화막 재질의 캡핑막(도시안됨)을 형성한다.Referring to FIG. 2A, a gate insulating film 102, a polysilicon film 104 as a gate conductive film, a metal film 106, and a hard mask are formed on a semiconductor substrate 100, for example, in a ferry region of the semiconductor substrate 100. The film 108 is formed in turn. The gate insulating film 102 is formed of an oxide film, and the hard mask film 108 is formed of a nitride film. Next, the hard mask film 108, the metal film 106, the polysilicon film 104, and the gate insulating film 102 are etched to form a gate 110 in the ferry region of the semiconductor substrate 100. The gate 110 is formed of, for example, a PMOS gate. Subsequently, a capping layer (not shown) made of a nitride film is formed on the surface of the gate 110.

도 2b를 참조하면, 상기 게이트(110)가 형성된 반도체 기판(100) 상에 상기 게이트(110)를 덮도록 제1 절연막(112)을 형성한다. 상기 제1 절연막(112)은 산화막으로 형성하며, 상기 게이트(110)가 형성된 반도체 기판(100) 결과물의 프로파일을 따라 형성한다.Referring to FIG. 2B, a first insulating layer 112 is formed on the semiconductor substrate 100 on which the gate 110 is formed to cover the gate 110. The first insulating layer 112 is formed of an oxide layer and is formed along the profile of the result of the semiconductor substrate 100 on which the gate 110 is formed.

도 2c를 참조하면, 상기 게이트(110)의 상면 및 상단부 측벽에 형성된 제1 절연막(112) 부분이 선 제거되도록 상기 제1 절연막(112)을 식각한다. 상기 제1 절 연막(112)의 식각은 비등방성 식각 방식으로 수행하며, 그 결과, 상기 게이트(110)의 하단부 측벽 및 반도체 기판(100) 상에 제1 절연막(112)이 잔류된다.Referring to FIG. 2C, the first insulating layer 112 is etched so that portions of the first insulating layer 112 formed on the top and upper sidewalls of the gate 110 are removed. An etching of the first insulating film 112 is performed by an anisotropic etching method, and as a result, the first insulating layer 112 remains on the bottom sidewall of the gate 110 and the semiconductor substrate 100.

도 2d를 참조하면, 상기 잔류된 제1 절연막(112) 및 게이트(110)의 상단부 측벽을 포함한 게이트(110) 상에 제2 절연막(114)을 형성한다. 상기 제2 절연막(114)은 질화막으로 형성하며, 상기 제1 절연막(112) 및 게이트(110)의 프로파일을 따라 형성한다.Referring to FIG. 2D, a second insulating layer 114 is formed on the gate 110 including the remaining first insulating layer 112 and the upper sidewall of the gate 110. The second insulating film 114 is formed of a nitride film and is formed along the profile of the first insulating film 112 and the gate 110.

도 2e를 참조하면, 상기 제1 및 제2 절연막(112, 114)상에 게이트(110)들 사이의 공간을 매립하도록 층간절연막(116)을 형성한다. Referring to FIG. 2E, an interlayer insulating layer 116 is formed on the first and second insulating layers 112 and 114 to fill a space between the gates 110.

그리고, 도시되지는 않았으나, 반도체 기판의 셀 지역에서는 상기 층간절연막을 식각하여 랜딩플러그용 콘택홀을 형성한 후, 상기 콘택홀을 매립하도록 도전막을 형성한 다음에, 상기 층간절연막 및 게이트의 상면이 노출되도록 상기 도전막을 CMP하여 랜딩플러그를 형성한다. 이때, 상기 CMP 공정시 도시된 반도체 기판(100)의 페리 지역에서는, 예컨대, 게이트(110)의 상면이 노출되도록 상기 층간절연막(116)을 평탄화한다.Although not shown, in the cell region of the semiconductor substrate, after forming the landing plug contact hole by etching the interlayer insulating film, a conductive film is formed to fill the contact hole, and then the top surfaces of the interlayer insulating film and the gate are The conductive film is exposed to CMP to form a landing plug. In this case, in the ferry region of the semiconductor substrate 100 illustrated in the CMP process, for example, the interlayer insulating layer 116 is planarized so that the top surface of the gate 110 is exposed.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

본 발명의 실시예에서는, 질화막 재질의 제2 절연막을 형성하기 전에 게이트의 측벽 상단부에 형성된 산화막 재질의 제1 절연막 부분을 선 제거함으로써, CMP 공정 후에 게이트의 측벽 상단부에서 산화막 재질의 제1 절연막이 노출되는 것을 방지할 수 있다.In an embodiment of the present invention, the first insulating film of the oxide film formed on the upper end of the sidewall of the gate is removed before the second insulating film of the nitride film is formed, so that the first insulating film of the oxide film is formed on the upper end of the sidewall of the gate after the CMP process. Exposure can be prevented.

이를 통해, 본 발명은 반도체 소자의 제조 공정 후반부에 셀 지역의 리프레쉬 특성을 개선하기 위해 후속으로 수행되는 수소 분위기 열처리시, 상기 수소 이온이 산화막 재질의 제1 절연막을 통해 페리 지역의 피모스 게이트에 침투하는 것을 억제할 수 있다.As a result, the present invention provides the hydrogen ions to the PMOS gate of the ferry region through a first insulating film made of an oxide material during a hydrogen atmosphere heat treatment that is subsequently performed to improve the refresh characteristics of the cell region in the second half of the manufacturing process of the semiconductor device. Penetration can be suppressed.

따라서, 본 발명은 침투된 수소 이온이 폴리실리콘막에 함유된 보론과 결합하여 피모스 게이트의 전류가 감소되는 것을 방지해서, 피모스 게이트의 동작 마진을 증가시킬 수 있으며, 그러므로, 본 발명은 피모스 게이트의 전기적 특성을 개선하고 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.Therefore, the present invention prevents the penetrated hydrogen ions from being bonded to boron contained in the polysilicon film to reduce the current of the PMOS gate, thereby increasing the operating margin of the PMOS gate, and therefore, the present invention The electrical characteristics of the MOS gate may be improved, and the characteristics and reliability of the semiconductor device may be improved.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 폴리실리콘막 106 : 금속막104: polysilicon film 106: metal film

108 : 하드마스크막 110 : 게이트108: hard mask film 110: gate

112 : 제1 절연막 114 : 제2 절연막112: first insulating film 114: second insulating film

116 : 층간절연막116: interlayer insulating film

Claims

A gate formed on the semiconductor substrate;

A first insulating film formed on a sidewall of a lower end of the gate; And

A second insulating film formed on sidewalls of the upper end portion of the first insulating film and the gate;

Semiconductor device comprising a.

The method of claim 1,

And the gate is formed in a ferry region of the semiconductor substrate.

The method of claim 1,

The gate is a semiconductor device, characterized in that the PMOS gate.

The method of claim 1,

And the first insulating film is an oxide film.

The method of claim 1,

And the second insulating film is a nitride film.

Forming a gate on the semiconductor substrate;

Forming a first insulating layer on a lower sidewall of the gate; And

Forming a second insulating film on sidewalls of the upper end portion of the first insulating film and the gate;

Method of manufacturing a semiconductor device comprising a.

The method of claim 6,

The gate is formed in the ferry region of the semiconductor substrate manufacturing method of the semiconductor device.

The method of claim 6,

And the gate is formed of a PMOS gate.

The method of claim 6,

And the first insulating film is formed of an oxide film.

The method of claim 6,

Forming a first insulating film on the lower sidewall of the gate,

Forming a first insulating film on the semiconductor substrate on which the gate is formed to cover the gate; And

Etching the first insulating film to remove portions of the first insulating film formed on the upper surface and upper sidewalls of the gate;

Method of manufacturing a semiconductor device comprising a.

The method of claim 10,

And etching the first insulating layer using an anisotropic etching method.

The method of claim 6,

And the second insulating film is formed of a nitride film.