KR20100055036A - 컴팩트 테스트 회로 및 그를 갖는 집적 회로 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 282
- 238000000034 method Methods 0.000 claims abstract description 34
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010998 test method Methods 0.000 abstract description 3
- 238000004904 shortening Methods 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 13
- KWYHDKDOAIKMQN-UHFFFAOYSA-N N,N,N',N'-tetramethylethylenediamine Chemical compound CN(C)CCN(C)C KWYHDKDOAIKMQN-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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Abstract
하나의 테스트 모드 아이템 신호로서 여러개의 테스트가 병렬적으로 가능하여 테스트 시간을 단축할 수 있는 테스트 방법 및 장치가 개시되는 바, 이를 위한 테스트 방법은, 집적회로의 내부회로를 테스트 하기 위한 방법에 있어서, 테스트 모드 아이템에 대응하는 테스트 모드 아이템 신호를 생성하는 단계; 상기 테스트 모드 아이템 신호를 코딩하여 적어도 2개의 테스트 제어신호를 생성하는 코딩 단계; 및 상기 테스트 신호에 의해 적어도 2개의 내부회로 블록을 동시에(concurrent) 테스트 구동하는 단계를 포함한다.
집적회로, 테스트, 글로벌라인, 로컬라인
Description
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 메모리 장치와 같은 집적회로의 내부회로의 테스트를 위한 테스트 회로에 관한 것이다.
일반적으로, 반도체 제품을 개발하고 양산함에 있어서, 요구되는 제품의 특성 및 기능을 검증하고, 실장에서 요구하는 기능을 정상적으로 수행하는지 확인하기 위해 다양한 테스트가 사용된다.
도 1은 테스트 회로를 갖는 종래기술에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 1에 도시된 바와 같이, 테스트 회로(100)는 외부 커맨드가 디코딩된 모드 레지스터 셋 신호 MRSP와, 테스트 관련 어드레스 ADDR, 및 테스트 모드를 리셋시키기 위한 리셋 신호 RESET를 이용하여 각 테스트 모드 아이템(Test Mode Item)에 대응되는 테스트 모드 아이템 신호들 TEST1 ∼ TESTn을 생성한다. 여기서, 'n'은 2 이상의 자연수를 의미한다.
그리고, 테스트 회로(100)에서 생성된 테스트 모드 아이템 신호들 TEST1 ∼ TESTn은 각각 글로벌 라인(GL)을 거쳐 해당 내부 회로(140_1 ∼ 140n)로 입력된다.
하지만, 종래의 테스트 회로(100)는 테스트를 실행해야 할 테스트 모드의 수가 많을 경우, 테스트 모드 아이템 신호들 TEST1 ∼ TESTn의 수에 대응하여 글로벌 라인(GL)의 수를 증가시켜야 하는 문제점이 있다.
즉, 종래에는 테스트 회로(100)에서 생성된 테스트 모드 아이템 신호들 TEST1 ∼ TESTn이 해당 내부 회로로 전달되기 위해 글로벌 라인(GL)을 경유해야 하므로, 테스트 모드 아이템이 증가하면 그에 대응하여 글로벌 라인(GL)의 수도 증가한다. 이와 같이 글로벌 라인(GL)의 수가 증가하면 반도체 메모리 칩 면적이 증가하는 문제점이 있다.
또한, 종래의 테스트 회로에서, 어느 한 테스트 모드 아이템 신호가 활성화되면 내부회로들은 특정 테스트 모드를 수행하게 된다. 여기서, 수행되는 특정 테스트 모드는 다양한 테스트 모드 조합 중 선택된 하나의 테스트 모드일 수 있다.
이와 같이 종래의 테스트 회로에서는, 테스트 모드 아이템 신호에 대응하는 하나의 테스트 모드만을 수행한다. 즉, 다양한 테스트 모드가 존재함에도 불구하고, 하나의 테스트 모드 아이템 신호로부터 선택된 하나의 테스트 모드만 수행한다. 따라서, 다양한 테스트 모드를 수행하기 위해서는 계속해서 테스트 모드 아이템 신호를 인가해야 함으로써 테스트 시간이 증가되는 어려움이 발생한다.
본 발명의 목적은 테스트 모드 아이템 신호들의 전달 경로인 글로벌 라인의 수를 줄여 글로벌 라인 수 증가로 인해 칩 면적이 증가하는 것을 방지하는데 적합한 컴팩트한 테스트 회로와, 그를 갖는 집적회로를 제공하는데 있다.
또한 본 발명의 다른 목적은 하나의 테스트 모드 아이템 신호로서 여러개의 테스트가 병렬적으로 가능하여 테스트 시간을 단축할 수 있는 테스트 회로와 그를 갖는 집적회로를 제공하는데 있다.
본 발명의 실시예에 따른 테스트 회로는, 테스트 모드 아이템에 대응하는 복수의 테스트 모드 아이템 신호를 생성하는 수단; 및 각각의 상기 테스트 모드 아이템 신호를 코딩하여 복수의 테스트 제어신호를 생성하는 코딩 수단을 포함한다.
본 발명의 일실시예에 따른 집적회로는, 테스트 모드 아이템에 대응하는 테스트 모드 아이템 신호를 생성하는 수단; 상기 테스트 모드 아이템 신호를 코딩하여 제1 및 제2 테스트 제어신호를 생성하는 코딩 수단; 및 대응되는 상기 제1 및 제2 테스트 신호에 응답하여 동시에(concurrent) 테스트 구동되고, 상호 회로적으로 영향이 없는 제1 및 제2 내부회로를 포함한다.
본 발명의 다른 실시예에 따른 집적회로는, 글로벌 라인을 통해 인가된 입력신호에 응답하여 테스트 모드 아이템에 대응하는 복수의 테스트 모드 아이템 신호 를 생성하는 수단; 제1 로컬 라인을 통해 상기 복수의 테스트 모드 아이템 신호를 인가받고, 상기 복수의 테스트 모드 아이템 신호를 각각 코딩하여, 상기 테스트 모드 아이템 신호 하나당 복수의 테스트 제어신호를 생성하는 코딩 수단; 및 제2 로컬 라인을 통해 상기 복수의 테스트 신호를 인가받고, 대응되는 상기 테스트 신호에 응답하여 테스트 구동되되 적어도 2개가 동시에(concurrent) 테스트 구동되는 복수의 내부회로를 포함한다.
본 발명의 실시예에 따른 테스트 방법은, 집적회로의 내부회로를 테스트 하기 위한 방법에 있어서, 테스트 모드 아이템에 대응하는 테스트 모드 아이템 신호를 생성하는 단계; 상기 테스트 모드 아이템 신호를 코딩하여 적어도 2개의 테스트 제어신호를 생성하는 코딩 단계; 및 상기 테스트 신호에 의해 적어도 2개의 내부회로 블록을 동시에(concurrent) 테스트 구동하는 단계를 포함한다.
이와 같이, 본 발명은 테스트 모드 진입 신호, 펄스 신호, 및 리셋 신호만을 글로벌 라인을 통해 테스트 모드 아이템 신호 생성부로 전달하고, 테스트 모드 아이템 신호 생성부에서 여러개의 아이템 신호를 생성한 후, 각 아이템 신호를 로컬 입출력 라인을 통해 해당 내부 회로로 전달한다. 결국, 글로벌 라인의 수가 줄어들어 반도체 메모리 칩의 면적이 줄어드는 효과가 있다.
또한, 코딩부를 사용하여 하나의 테스트 모드 아이템 신호로서 여러개의 테스트를 병렬적으로 동시에 진행하도록 하여, 테스트 시간을 단축할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 집적회로의 블록 구성도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 집적회로는 테스트 모드 진입 제어부(220), 테스트 모드 아이템 신호 생성부(240), 코딩부(260), 및 내부회로(280)를 포함한다.
테스트 모드 진입 제어부(220)는 모드 레지스터 셋 신호 MRSP와 어드레스 신호 ADDR에 근거하여 테스트 모드 진입 신호 TMEN와 펄스 신호 PULSE를 생성한다. 여기서, 테스트 모드 진입 제어부(220)로 입력되는 모드 레지스터 셋 MRSP는 모드 레지스터 셋(도시되지 않음)에 의해 외부 커맨드들이 디코딩된 신호이다.
테스트 모드 진입 제어부(200)는 모드 레지스터 셋 신호 MRSP가 인에이블된 상태에서 어드레스 신호 ADDR 중 테스트 모드 진입에 관련된 어드레스가 인에이블될 때, 테스트 모드 진입 신호 TMEN을 인에이블시킨다. 또한, 어드레스 신호 ADDR 중 테스트에 관련된 어드레스에 의해서 펄스 신호 PULSE는 토글링 된다.
생성된 테스트 모드 진입 신호 TMEN와 펄스 신호 PULSE는 글로벌 라인(GL)을 통해 테스트 모드 아이템 신호 생성부(240)로 전달된다.
테스트 모드 아이템 신호 생성부(240)는 테스트 모드 진입 신호 TMEN, 펄스 신호 PULSE, 및 리셋 신호 RESET를 입력받아 복수의 테스트 모드 아이템 신호 TEST1 ~ TESTk를 생성한다. 복수의 테스트 모드 아이템 신호 TEST1 ~ TESTk는 소정 시간 간격을 두고 순차적으로 활성화된다. 여기서 k는 2 이상의 자연수이다.
테스트 모드 아이템 신호 생성부(240)은 글로벌 라인(GL)을 통해 전달받은 신호들에 근거하여 복수의 테스트 모드 아이템 신호 TEST1 ~ TESTk를 생성하며, 생성된 복수의 테스트 모드 아이템 신호들 TEST1 ~ TESTk는 대응하는 개수의 제1 로컬 라인(LL1)을 통해 코딩부(260)로 전달된다.
코딩부(260)은 각각의 테스트 모드 아이템 신호를 코딩하여, 하나의 아이템 신호당 복수의 테스트 제어신호 TEST1_1 ~ TESTk_2를 생성하는 복수의 코딩부(260_1 ~ 260_k)로 구성된다. 도 2의 실시예에서는 하나의 테스트 모드 아이템 신호가 2개의 테스트 제어신호를 생성하는 것을 도시하였다. 즉, 코딩부(260-1)은 테스트 모드 아이템 신호 TEST1을 입력받아 테스트 제어신호 TEST1_1 및 TEST1_2를 생성한다. 코딩부(260k)는 테스트 모드 아이템 신호 TESTk를 입력받아 테스트 제어신호 TESTk_1 및 TESTk_2를 생성한다.
코딩부(260)에서 출력된 테스트 제어신호들 TEST1_1 ~ TESTk_2은 대응하는 개수의 제2 로컬 라인(LL2)을 통해 내부 회로로 전달된다.
내부회로(280)는 테스트 제어신호들 TEST1_1 ~ TESTk_2에 대응하여 복수개(n개, n은 k 이상의 자연수)의 블록(280_1 ~ 280_n)으로 구성된다.
테스트 모드 아이템 신호 생성부(240)와, 코딩부(260)는 내부 회로(280)에 인접 배치된다. 즉, 테스트 모드 아이템 신호들 TEST1 ~ TESTk와, 테스트 신호 TEST1_1 ~ TESTk_2가 전달되는 로컬 라인(LL)은 최단 경로로 형성된다.
코딩부(260)는 병렬적으로 동시에 여러 테스트가 가능하도록 하여준다. 예컨대, 불량 분석용으로 사용되는 셋업 홀드 타임 제어회로 블록, 비트라인 센싱 마진 제어회로 블록, 컬럼 어드레스 마진 제어회로 블록, 및 데이터 엑세스 타임(tAC) 튜닝 블록 등은 서로간에 영향을 미치지 않는 내부 회로들이다. 따라서, 이들 회로블록은 하나의 테스트 모드 아이템 신호를 사용해서 동시에 병렬적으로 테스트가 가능하므로, 코딩부를 사용하면 새로운 테스트 모드 아이템 신호를 생성할 필요가 없다.
결국, 종래기술(도 1 참조)에서는 테스트 모드 아이템 별로 각각의 테스트 모드 아이템 신호를 생성하여, 그 신호에 대응하는 개수의 글로벌 라인을 통해서 내부회로에 제공하였으나, 본 실시예에서 글로벌 라인은 테스트 모드 진입 신호 TMEN, 펄스 신호 PULSE, 및 리셋 신호 RESET를 전달하기 위해 3개만 배치되고, 테스트 모드 아이템 제어부(240)와 다수의 내부 회로(280)에 사이를 연결하는 로컬 라인(LL1, LL2)는 테스트 모드 아이템에 대응되는 수로 배치되나 그 길이가 짧으므로, 종래보다 테스트를 위한 신호 라인의 수가 줄어드는 효과가 있다. 즉, 칩 면적을 줄일수 있다.
더욱이, 코딩부(260)을 사용하므로, 제1 로컬라인(LL1)은 제2로컬라인(LL2) 대비하여 적은 개수로 형성 가능하다. 도 2의 실시예에서 제1 로컬라인(LL1)은 제2로컬라인(LL2) 보다 절반의 개수만 필요시 된다.
또한, 코딩부를 사용하므로서, 상호 영향을 미치지 않는 내부 회로들을 병렬적으로 테스트 가능하여 테스트 시간을 크게 단축할 수 있다.
도 3은 테스트 모드 아이템 신호 생성부(240)의 일예를 나타낸 회로도이다.
도 3에서는 테스트 모드 아이템 신호 생성부(240)가 4개의 테스트 모드 아이템 신호들 TEST1 ~ TEST4를 출력하는 경우이다.
테스트 모드 아이템 신호 생성부(240)는 도 3에 도시된 바와 같이, 직렬 연결된 4개의 시프터 레지스터(300, 320, 340, 360)를 포함한다.
첫 번째 단의 시프터 레지스터(300)는 펄스 신호 PULSE에 응답하여 테스트 모드 진입 신호 TMEN를 래치하여 테스트 모드 아이템 신호 TEST1로 출력하고 리셋 신호 RESET에 의해 리셋되는 래치부(302)와, 테스트 모드 아이템 신호 TEST1을 소정 지연시키는 지연부(304)를 포함하여 구성된다.
여기서, 래치부(302)는 펄스 신호 PULSE를 반전하는 인버터(IV1), 펄스 신호 PULSE에 응답하여 테스트 모드 진입 신호 TMEN를 전달하는 트랜스미션 게이트(TG1), 트랜스미션 게이트(TG1)에서 전달된 신호와 리셋 신호 RESET를 낸드 조합하는 낸드 게이트(NA1), 낸드 게이트(NA1)의 출력을 반전하여 낸드 게이트(NA1)의 입력으로 전달하는 인버터(IV2), 및 낸드 게이트(NA1)의 출력을 반전하여 테스트 모드 아이템 신호 TEST<0>로 출력하는 인버터(IV3)를 포함하여 구성된다. 이때, 인버터(IV2)의 출력단은 트랜스미션 게이트(TG1)의 출력단과 연결된다.
또한, 지연부(304)는 테스트 모드 아이템 신호 TEST1를 소정 지연시키는 직렬 연결된 다수의 지연 소자들(DL1~DL3)을 포함하여 구성된다. 이때, 지연부(304)는 펄스 신호 PULSE가 인에이블되어 두 번째 단의 시프터 레지스터(320)를 동작시 키는 시점에 출력하도록 지연량을 갖거나, 그보다 작은 지연량을 갖는 것이 바람직하다.
두 번째 단의 시프터 레지스터(320)는 펄스 신호 PULSE에 응답하여 지연부(304)의 출력을 래치하여 테스트 모드 아이템 신호 TEST2로 출력하고 리셋 신호 RESET에 의해 리셋되는 래치부(322)와, 테스트 모드 아이템 신호 TEST2를 소정 지연시키는 지연부(324)를 포함하여 구성된다.
여기서, 래치부(322)는 펄스 신호 PULSE에 응답하여 지연부(304)의 출력을 전달하는 트랜스미션 게이트(TG2), 트랜스미션 게이트(TG2)에서 전달된 신호와 리셋 신호 RESET를 낸드 조합하는 낸드 게이트(NA2), 낸드 게이트(NA2)의 출력을 반전하여 낸드 게이트(NA2)의 입력으로 전달하는 인버터(IV4), 및 낸드 게이트(NA2)의 출력을 반전하여 테스트 모드 아이템 신호 TEST2로 출력하는 인버터(IV5)를 포함하여 구성된다. 이때, 인버터(IV4)의 출력단은 트랜스미션 게이트(TG2)의 출력단과 연결된다.
또한, 지연부(324)는 테스트 모드 아이템 신호 TEST2를 소정 지연시키는 직렬 연결된 다수의 지연 소자들(DL4~DL6)을 포함하여 구성된다. 이때, 지연부(324)는 펄스 신호 PULSE가 인에이블되어 세 번째 단의 시프터 레지스터(340)를 동작시키는 시점에 출력하도록 지연량을 갖거나, 그보다 작은 지연량을 갖는 것이 바람직하다.
세 번째 단의 시프터 레지스터(340)는 펄스 신호 PULSE에 응답하여 지연부(324)의 출력을 래치하여 테스트 모드 아이템 신호 TEST3로 출력하고 리셋 신호 RESET에 의해 리셋되는 래치부(342)와, 테스트 모드 아이템 신호 TEST<2>를 소정 지연시키는 지연부(344)를 포함하여 구성된다.
여기서, 래치부(342)는 펄스 신호 PULSE에 응답하여 지연부(324)의 출력을 전달하는 트랜스미션 게이트(TG3), 트랜스미션 게이트(TG3)에서 전달된 신호와 리셋 신호 RESET를 낸드 조합하는 낸드 게이트(NA3), 낸드 게이트(NA3)의 출력을 반전하여 낸드 게이트(NA3)의 입력으로 전달하는 인버터(IV6), 및 낸드 게이트(NA3)의 출력을 반전하여 테스트 모드 아이템 신호 TEST3로 출력하는 인버터(IV7)를 포함하여 구성된다. 이때, 인버터(IV6)의 출력단은 트랜스미션 게이트(TG3)의 출력단과 연결된다.
또한, 지연부(344)는 테스트 모드 아이템 신호 TEST3를 소정 지연시키는 직렬 연결된 다수의 지연 소자들(DL7~DL9)을 포함하여 구성된다. 이때, 지연부(344)는 펄스 신호 PULSE가 인에이블되어 네 번째 단의 시프터 레지스터(360)를 동작시키는 시점에 출력하도록 지연량을 갖거나, 그보다 작은 지연량을 갖는 것이 바람직하다.
네 번째 단의 시프터 레지스터(360)는 펄스 신호 PULSE에 응답하여 지연부(344)의 출력을 래치하여 테스트 모드 아이템 신호 TEST4로 출력하고 리셋 신호 RESET에 의해 리셋되는 래치부(362)를 포함하여 구성된다.
여기서, 래치부(362)는 펄스 신호 PULSE에 응답하여 지연부(344)의 출력을 전달하는 트랜스미션 게이트(TG4), 트랜스미션 게이트(TG4)에서 전달된 신호와 리셋 신호 RESET를 낸드 조합하는 낸드 게이트(NA4), 낸드 게이트(NA4)의 출력을 반 전하여 낸드 게이트(NA4)의 입력으로 전달하는 인버터(IV8), 및 낸드 게이트(NA4)의 출력을 반전하여 테스트 모드 아이템 신호 TEST4로 출력하는 인버터(IV9)를 포함하여 구성된다. 이때, 인버터(IV8)의 출력단은 트랜스미션 게이트(TG4)의 출력단과 연결된다.
도 3과 같은 구성을 갖는 테스트 모드 아이템 신호 생성부(240)의 동작을 도 4를 참조하여 살펴보면, 테스트 모드 진입 신호 TMEN가 인에이블된 상태에서 펄스 신호 PULSE가 인에이블되면, 테스트 모드 아이템 신호 TEST1가 인에이블되어 해당 코딩부(260_1)로 전달된다.
그리고, 테스트 모드 아이템 신호 TEST<0>는 래치 동작하는 인버터(IV2)와 낸드 게이트(NA1)에 의해 펄스 신호 PULSE의 다음 인에이블 시점까지 인에이블 상태를 유지한다.
그 다음 동작에서는 펄스 신호 PULSE의 인에이블 시점에 동기되어 테스트 모드 아이템 신호들 TEST2 ~ TEST4가 순차적으로 인에이블되어 해당 코딩부(260_2 ~ 260_k)로 전달된다.
그리고, 테스트 모드 아이템 신호 생성부(240)를 구성하는 다수의 시프터 레지스터(300, 320, 340, 360)는 리셋 신호 RESET에 의해 초기화된다.
도 4는 테스트 모드 진입 신호 TMEN와 펄스 신호 PULSE에 의해 테스트 모드 아이템 신호들 TEST2 ~ TEST4이 순차적으로 활성화되는 것을 도시한 타이밍도이다.
도 5a 및 도 5b는 코딩부(260)의 실시예들을 보여준다. 복수의 코딩부중 어 느한 코딩부로서, 코딩부1(260_1)을 예로서 도시한 것이다.
도 5a를 참조하면, 코딩부(260_1)는 테스트 모드 아이템 신호 TEST1를 바이패스(bypass)시켜 테스트 신호 TEST1_2를 생성하는 제1경로와, 테스트 모드 아이템 신호 TEST1를 반전시켜 테스트 신호 TEST1_2를 생성하는 제2경로를 포함한다.
도 5b는 하나의 테스트 모드 아이템 신호로 3개의 테스트신호 TRST1_1 ~ TEST1_3을 생성하는 코딩부를 도시한 것으로, 역시 바이패스 경로 및 반전 경로가 존재한다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.
도 1은 테스트 회로를 갖는 종래기술에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일실시예에 따른 집적회로의 블록 구성도이다.
도 3은 테스트 모드 아이템 신호 생성부(240)의 일예를 나타낸 회로도이다.
도 4는 테스트 모드 진입 신호 TMEN와 펄스 신호 PULSE에 의해 테스트 모드 아이템 신호들 TEST2 ~ TEST4이 순차적으로 활성화되는 것을 도시한 타이밍도이다.
도 5a 및 도 5b는 코딩부의 실시예를 보여주는 회로도이다.
Claims (34)
- 테스트 모드 아이템에 대응하는 복수의 테스트 모드 아이템 신호를 생성하는 수단; 및각각의 상기 테스트 모드 아이템 신호를 코딩하여 복수의 테스트 제어신호를 생성하는 코딩 수단을 포함하는테스트 회로.
- 제1항에 있어서,상기 테스트 모드 아이템 신호 생성 수단은 상기 복수의 테스트 모드 아이템 신호를 순차적으로 활성화시키는테스트 회로.
- 제1항에 있어서,상기 코딩 수단은,상기 테스트 모드 아이템 신호를 바이패스하여 제1 테스트 신호를 출력하는 제1경로; 및상기 테스트 모드 아이템 신호를 반전시켜 제2 테스트 신호를 생성하는 제2 경로를 포함하는테스트 회로.
- 제1항에 있어서,테스트 모드 진입 신호를 생성하여 상기 테스트 모드 아이템 신호 생성부에 제공하는 테스트 모드 진입 제어부를 더 포함하는테스트 회로.
- 제4항에 있어서,상기 테스트 모드 진입 제어부는 테스트 어드레스에 따라 토글링되는 펄스 신호를 생성하여 상기 테스트 모드 아이템 신호 생성부로 출력하는테스트 회로.
- 제5항에 있어서,상기 테스트 모드 아이템 신호 생성부는,상기 펄스 신호에 응답해서 상기 테스트 모드 진입 신호를 소정 시간 간격을 두고 순차적으로 래치하여 상기 테스트 모드 아이템 신호들을 출력하는테스트 회로.
- 제 5 항에 있어서,상기 테스트 모드 아이템 신호 생성부는,상기 테스트 모드 아이템 신호들을 순차적으로 출력하는 직렬 연결된 복수의 시프트 레지스터를 포함하며,첫 단의 상기 시프트 레지스터는 상기 펄스 신호에 응답하여 상기 테스트 모드 진입 신호를 래치하고, 다음 단의 상기 시프트 레지스터들은 상기 펄스 신호에 응답하여 이전 단의 상기 시프트 레지스터의 출력을 래치하는테스트 회로.
- 제1항에 있어서,상기 테스트 모드 아이템 신호 생성부는 리셋 신호에 의해 리셋되는테스트 회로.
- 제5항에 있어서,상기 테스트 모드 진입 신호와 상기 펄스 신호는 글로벌 라인을 통해 상기 테스트 모드 아이템 신호 생성부에 전달되는테스트 회로.
- 제8항에 있어서,상기 테스트 모드 아이템 신호와 상기 테스트 신호는 로컬 라인을 통해 전달되는테스트 회로.
- 테스트 모드 아이템에 대응하는 테스트 모드 아이템 신호를 생성하는 수단;상기 테스트 모드 아이템 신호를 코딩하여 제1 및 제2 테스트 제어신호를 생성하는 코딩 수단; 및대응되는 상기 제1 및 제2 테스트 신호에 응답하여 동시에(concurrent) 테스트 구동되고, 상호 회로적으로 영향이 없는 제1 및 제2 내부회로를 포함하는집적 회로.
- 제11항에 있어서,상기 테스트 모드 아이템 신호 생성 수단은 순차적으로 활성화되는 복수개의 상기 테스트 모드 아이템 신호를 생성하는집적회로.
- 제12항에 있어서,상기 코딩 수단은,상기 테스트 모드 아이템 신호를 바이패스하여 제1 테스트 신호를 출력하는 제1경로; 및상기 테스트 모드 아이템 신호를 반전시켜 제2 테스트 신호를 생성하는 제2경로를 포함하는집적회로.
- 제11항에 있어서,테스트 모드 진입 신호를 생성하여 상기 테스트 모드 아이템 신호 생성부에 제공하는 테스트 모드 진입 제어부를 더 포함하는집적회로.
- 제14항에 있어서,상기 테스트 모드 진입 제어부는 테스트 어드레스에 따라 토글링되는 펄스 신호를 생성하여 상기 테스트 모드 아이템 신호 생성부로 출력하는집적회로.
- 제15항에 있어서,상기 테스트 모드 아이템 신호 생성부는,상기 펄스 신호에 응답해서 상기 테스트 모드 진입 신호를 소정 시간 간격을 두고 순차적으로 래치하여 상기 테스트 모드 아이템 신호들을 출력하는집적회로.
- 제 15 항에 있어서,상기 테스트 모드 아이템 신호 생성부는,상기 테스트 모드 아이템 신호들을 순차적으로 출력하는 직렬 연결된 복수의 시프트 레지스터를 포함하며,첫 단의 상기 시프트 레지스터는 상기 펄스 신호에 응답하여 상기 테스트 모드 진입 신호를 래치하고, 다음 단의 상기 시프트 레지스터들은 상기 펄스 신호에 응답하여 이전 단의 상기 시프트 레지스터의 출력을 래치하는집적회로.
- 제11항에 있어서,상기 테스트 모드 아이템 신호 생성부는 리셋 신호에 의해 리셋되는집적회로.
- 제11항에 있어서,상기 테스트 모드 아이템 신호 생성부와 상기 코딩부는 상기 제1 및 제2 내부 회로에 인접하여 배치되는집적회로.
- 제15항에 있어서,상기 테스트 모드 아이템 신호 생성부는상기 테스트 모드 진입 신호와 상기 펄스 신호를 글로벌 라인을 통해 인가받는집적회로.
- 글로벌 라인을 통해 인가된 입력신호에 응답하여 테스트 모드 아이템에 대응하는 복수의 테스트 모드 아이템 신호를 생성하는 수단;제1 로컬 라인을 통해 상기 복수의 테스트 모드 아이템 신호를 인가받고, 상기 복수의 테스트 모드 아이템 신호를 각각 코딩하여, 상기 테스트 모드 아이템 신호 하나당 복수의 테스트 제어신호를 생성하는 코딩 수단; 및제2 로컬 라인을 통해 상기 복수의 테스트 신호를 인가받고, 대응되는 상기 테스트 신호에 응답하여 테스트 구동되되 적어도 2개가 동시에(concurrent) 테스트 구동되는 복수의 내부회로를 포함하는집적 회로.
- 제21항에 있어서,상기 테스트 모드 아이템 신호 생성 수단은 순차적으로 활성화되는 복수개의 상기 테스트 모드 아이템 신호를 생성하는집적회로.
- 제22항에 있어서,상기 코딩 수단은,상기 테스트 모드 아이템 신호를 바이패스하여 제1 테스트 신호를 출력하는 제1경로; 및상기 테스트 모드 아이템 신호를 반전시켜 제2 테스트 신호를 생성하는 제2경로를 포함하는집적회로.
- 제21항에 있어서,상기 테스트 모드 아이템 신호 생성부의 상기 입력신호로서 테스트 모드 진입 신호를 생성하는 테스트 모드 진입 제어부를 더 포함하는집적회로.
- 제24항에 있어서,상기 테스트 모드 진입 제어부는 상기 입력신호로서 테스트 어드레스에 따라 토글링되는 펄스 신호를 생성하는집적회로.
- 제25항에 있어서,상기 테스트 모드 아이템 신호 생성부는,상기 펄스 신호에 응답해서 상기 테스트 모드 진입 신호를 소정 시간 간격을 두고 순차적으로 래치하여 상기 테스트 모드 아이템 신호들을 출력하는집적회로.
- 제 25 항에 있어서,상기 테스트 모드 아이템 신호 생성부는,상기 테스트 모드 아이템 신호들을 순차적으로 출력하는 직렬 연결된 복수의 시프트 레지스터를 포함하며,첫 단의 상기 시프트 레지스터는 상기 펄스 신호에 응답하여 상기 테스트 모드 진입 신호를 래치하고, 다음 단의 상기 시프트 레지스터들은 상기 펄스 신호에 응답하여 이전 단의 상기 시프트 레지스터의 출력을 래치하는집적회로.
- 제21항에 있어서,상기 테스트 모드 아이템 신호 생성부는 리셋 신호에 의해 리셋되는집적회로.
- 제21항에 있어서,상기 테스트 모드 아이템 신호 생성부와 상기 코딩 수단은 상기 내부 회로에 인접하여 배치되는집적회로.
- 제21항에 있어서,상기 제1 로컬 라인은 상기 제2 로컬 라인에 대비되어 적어도 절반의 개수를 갖는집적회로.
- 집적회로의 내부회로를 테스트 하기 위한 방법에 있어서,테스트 모드 아이템에 대응하는 테스트 모드 아이템 신호를 생성하는 단계;상기 테스트 모드 아이템 신호를 코딩하여 적어도 2개의 테스트 제어신호를 생성하는 코딩 단계; 및상기 테스트 신호에 의해 적어도 2개의 내부회로 블록을 동시에(concurrent) 테스트 구동하는 단계를 포함하는테스트 방법.
- 제31항에 있어서,상기 테스트 모드 아이템 신호 생성 단계에서, 순차적으로 활성화되는 복수개의 상기 테스트 모드 아이템 신호를 생성하는테스트 방법.
- 제32항에 있어서,상기 코딩 단계는,상기 테스트 모드 아이템 신호를 바이패스하여 제1 테스트 신호를 출력하는 단계; 및상기 테스트 모드 아이템 신호를 반전시켜 제2 테스트 신호를 생성하는 단계를 포함하는테스트 방법.
- 제31항에 있어서,상기 테스트 모드 아이템 신호 생성 단계는,테스트 어드레스에 따라 토글링되는 펄스 신호에 응답해서 테스트 모드 진입 신호를 래치하여 제1 테스트 모드 아이템 신호를 생성하는 단계;제1 테스트 모드 아이템 신호를 딜레이시키는 단계; 및상기 펄스 신호에 응답해서 딜레이된 상기 제1 테스트 모드 아이템 신호를 래치하여 제2 테스트 모드 아이템 신호를 생성하는 단계를 포함하는테스트 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080113936A KR20100055036A (ko) | 2008-11-17 | 2008-11-17 | 컴팩트 테스트 회로 및 그를 갖는 집적 회로 |
| US12/427,901 US20100125431A1 (en) | 2008-11-17 | 2009-04-22 | Compact test circuit and integrated circuit having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080113936A KR20100055036A (ko) | 2008-11-17 | 2008-11-17 | 컴팩트 테스트 회로 및 그를 갖는 집적 회로 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100113835A Division KR20100138857A (ko) | 2010-11-16 | 2010-11-16 | 컴팩트 테스트 회로 및 그를 갖는 집적 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100055036A true KR20100055036A (ko) | 2010-05-26 |
Family
ID=42172677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080113936A KR20100055036A (ko) | 2008-11-17 | 2008-11-17 | 컴팩트 테스트 회로 및 그를 갖는 집적 회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100125431A1 (ko) |
| KR (1) | KR20100055036A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8812920B2 (en) | 2012-05-25 | 2014-08-19 | SK Hynix Inc. | Test mode signal generation circuit |
| US9310430B2 (en) | 2011-12-21 | 2016-04-12 | Hynix Semiconductor Inc. | Semiconductor integrated circuit and test control method thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101187642B1 (ko) * | 2011-05-02 | 2012-10-08 | 에스케이하이닉스 주식회사 | 집적 회로의 모니터링 장치 |
| EP4318001A3 (en) * | 2013-03-15 | 2024-05-01 | Solaredge Technologies Ltd. | Bypass mechanism |
| EP2933835A1 (en) * | 2014-04-15 | 2015-10-21 | Nxp B.V. | RF power transistor |
| KR20170076098A (ko) * | 2015-12-24 | 2017-07-04 | 에스케이하이닉스 주식회사 | 테스트 모드 제어 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802071A (en) * | 1995-11-17 | 1998-09-01 | Fang; I Liang | Micro-controller with a built-in test circuit and method for testing the same |
| JPH1196755A (ja) * | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | Ｄｒａｍ搭載の集積回路 |
| JP2001236797A (ja) * | 1999-12-17 | 2001-08-31 | Fujitsu Ltd | 自己試験回路及びそれを内蔵するメモリデバイス |
-
2008
- 2008-11-17 KR KR1020080113936A patent/KR20100055036A/ko not_active Application Discontinuation
-
2009
- 2009-04-22 US US12/427,901 patent/US20100125431A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9310430B2 (en) | 2011-12-21 | 2016-04-12 | Hynix Semiconductor Inc. | Semiconductor integrated circuit and test control method thereof |
| US8812920B2 (en) | 2012-05-25 | 2014-08-19 | SK Hynix Inc. | Test mode signal generation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100125431A1 (en) | 2010-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20081117 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
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|
| PG1501 | Laying open of application | ||
| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20100816 Patent event code: PE09021S02D |
|
| A107 | Divisional application of patent | ||
| PA0107 | Divisional application |
Comment text: Divisional Application of Patent Patent event date: 20101116 Patent event code: PA01071R01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20101214 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20100816 Comment text: Final Notice of Reason for Refusal Patent event code: PE06011S02I Patent event date: 20100113 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |