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KR20100051322A - Package on package substrate - Google Patents

Package on package substrate Download PDF

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KR20100051322A
KR20100051322A KR1020080110436A KR20080110436A KR20100051322A KR 20100051322 A KR20100051322 A KR 20100051322A KR 1020080110436 A KR1020080110436 A KR 1020080110436A KR 20080110436 A KR20080110436 A KR 20080110436A KR 20100051322 A KR20100051322 A KR 20100051322A
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KR
South Korea
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pad
package
package substrate
resist layer
substrate
Prior art date
Application number
KR1020080110436A
Other languages
Korean (ko)
Inventor
강태혁
김윤희
최봉규
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
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Abstract

패키지 온 패키지 기판이 개시된다. 상면에 하부 패드부가 형성되며, 전자소자가 실장된 하부 패키지 기판; 및 솔더를 개재하여 하부 패키지 기판의 상부에 적층되며, 하면에 상부 패드부가 형성된 상부 패키지 기판을 포함하되, 하부 패드부는, 하부 패키지 기판의 상면에 형성된 제1 패드; 및 솔더 볼과 접촉하도록 제1 패드의 상면에 형성되는 제2 패드를 포함하는 것을 특징으로 하는 패키지 온 패키지 기판은, 상부 패키지와 하부 패키지 간의 간격을 원하는 높이로 설정할 수 있으며, 이에 따라 하부 패키지에 실장할 수 있는 전자소자의 수를 증가시킬 수 있다.A package on package substrate is disclosed. A lower package substrate having a lower pad portion formed on an upper surface thereof and on which an electronic device is mounted; And an upper package substrate stacked on an upper portion of the lower package substrate through solder and having an upper pad portion formed on a lower surface thereof, wherein the lower pad portion includes: a first pad formed on an upper surface of the lower package substrate; And a second pad formed on an upper surface of the first pad to be in contact with the solder ball. The package on package substrate may set a distance between the upper package and the lower package to a desired height, thereby The number of electronic devices that can be mounted can be increased.

Description

패키지 온 패키지 기판{package on package substrate}Package on package substrate

본 발명은 패키지 온 패키지 기판에 관한 것이다.The present invention relates to a package on package substrate.

전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로기판 상에 하나의 전자소자가 실장되는 추세에서 하나의 기판 상에 여러 개의 전자소자를 중첩하여 실장하는 스택(Stack) 패키지 기판까지 등장하는 실정이다. With the development of the electronic industry, the demand for high functionalization and miniaturization of electronic components is increasing rapidly. In order to cope with such demands, a single electronic device is mounted on a conventional printed circuit board, and a stack package board is being provided to stack and mount a plurality of electronic devices on a single board.

패키지 기판의 설계의 진화 과정에서 고속도화와 고집적화의 요구에 부응하여 SiP(System in Package)가 탄생하였으며, 이러한 SiP는 PiP(Package in Package), PoP(Package on Package) 등 여러 가지 형태로 발전되어 가고 있다.In the evolution of package board design, SiP (System in Package) was created in response to the demand for high speed and high integration.SiP has been developed in various forms such as Package in Package (PIP) and Package on Package (PoP). I'm going.

나아가, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여러 가지 방법 중에 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package on Package, 이하, PoP라 한다.)가 대안으로 떠오르게 되었다.Furthermore, R & D on a method for realizing a high performance and high density package substrate required by the market, and as the demand thereof increases, a package on package that stacks the package substrate on the package substrate among the various methods of forming the package substrate on Package, hereinafter referred to as PoP) has emerged as an alternative.

PoP를 구현하는 데에는 패키지의 전체 두께가 관건인데, PoP의 성능을 더욱 높이기 위해 하부에 위치하는 하부 패키지(bottom package)에 한 개의 IC를 실장하는 상황에서 나아가 2개 이상의 IC를 적층하여 실장하고자 하는 요구가 발생하였으며, 이에 따라 하부 패키지에 2개 이상의 IC를 실장할 경우 패키지의 전체 두께가 증가하여 PoP의 구현에 있어서 한계에 도달하게 되었다.The overall thickness of the package is a key factor in implementing PoP. In order to further improve the performance of PoP, in order to further increase the performance of PoP, one IC is installed in a bottom package located at the bottom, and two or more ICs are stacked and mounted. There has been a demand, and when two or more ICs are mounted in the lower package, the overall thickness of the package increases, reaching a limit in implementing PoP.

즉, 지금까지의 PoP는 상부에 위치하는 상부 패키지(top package) 에 1개 내지 4개의 IC를 적층(stack)하여 패키지를 형성하고, 하부에 위치하는 하부 패키지에는 1개의 IC를 와이어 본딩에 의해 실장한 후, 하부 패키지에 상부 패키지를 적층함으로써 하나의 PoP 구조를 이루어 왔다.That is, the conventional PoP stacks one to four ICs in a top package located at the top to form a package, and one IC is wire-bonded to the bottom package located at the bottom by wire bonding. After mounting, one PoP structure has been achieved by stacking an upper package on a lower package.

그러나, 최근 점점 고밀도화가 진행되면서 상부 패키지는 4개 이상의, 하부 패키지에는 2개 이상의 IC를 적층하고자 하는 멀티 스택(multi-stack)이 요구되고 있는 실정이다. 이는 PoP의 전체 두께를 증가시키는 결과를 초래하였고, 특히 상부 패키지와 하부 패키지 간의 간격을 증가시켜야 하는 문제를 야기시키고 있다.However, in recent years, as the density increases, a multi-stack for stacking four or more upper packages and two or more ICs in a lower package is required. This has resulted in an increase in the overall thickness of the PoP, in particular causing a problem of increasing the distance between the upper package and the lower package.

또한, 실장되는 IC의 증가로 인해 I/O 접속단자의 수가 증가되었으며, 이에 따라 미세한 피치 범프(pitch bump)로의 요구도 동시에 증가되고 있다.In addition, the number of I / O connection terminals has increased due to the increase in the number of mounted ICs, and accordingly, the demand for minute pitch bumps has also increased.

상부 패키지와 하부 패키지 간의 간격을 증가시키기 위해서는 상부 패키지의 하면에 결합되는 솔더볼(Solder Ball)의 크기를 증가시켜야 하나, 이는 전술한 미세 피치에 대한 요구와 상반되는 결과를 초래한다는 문제가 있다.In order to increase the distance between the upper package and the lower package, the size of the solder ball coupled to the lower surface of the upper package should be increased, but this causes a problem that results in a contradictory demand for the aforementioned fine pitch.

즉, 종래의 PoP 기술은 하부 패키지에 2개 이상의 IC를 적층하기 위해 IC 두께에 상당하는 패키지 간의 간격을 확보함과 동시에, 미세 피치를 구현하는 데에는 이르지 못했다는 한계가 있다.That is, the conventional PoP technology has a limitation that it is difficult to realize a fine pitch while securing a gap between packages corresponding to IC thickness in order to stack two or more ICs in a lower package.

본 발명은 상부 패키지와 하부 패키지 간의 간격을 원하는 높이로 설정할 수 있으며, 이에 따라 하부 패키지에 실장할 수 있는 전자소자의 수를 증가시킬 수 있는 패키지 온 패키지 기판을 제공하는 것이다.The present invention can provide a package on package substrate that can set the distance between the upper package and the lower package to a desired height, thereby increasing the number of electronic devices that can be mounted in the lower package.

본 발명의 일 측면에 따르면, 상면에 하부 패드부가 형성되며, 전자소자가 실장된 하부 패키지 기판; 및 솔더를 개재하여 하부 패키지 기판의 상부에 적층되며, 하면에 상부 패드부가 형성된 상부 패키지 기판을 포함하되, 하부 패드부는, 하부 패키지 기판의 상면에 형성된 제1 패드; 및 솔더와 접촉하도록 제1 패드의 상면에 형성되는 제2 패드를 포함하는 것을 특징으로 하는 패키지 온 패키지 기판을 제공할 수 있다.According to an aspect of the invention, the lower pad portion is formed on the upper surface, the lower package substrate on which the electronic device is mounted; And an upper package substrate stacked on an upper portion of the lower package substrate through solder and having an upper pad portion formed on a lower surface thereof, wherein the lower pad portion includes: a first pad formed on an upper surface of the lower package substrate; And a second pad formed on an upper surface of the first pad to be in contact with the solder.

한편, 제1 패드에 상응하여, 하부 패키지 기판의 상면에 형성되는 제1 솔더 레지스트층; 및 제2 패드가 노출되도록 제1 솔더 레지스트층 상에 형성되는 제2 솔더레지스트층을 더 구비할 수 있으며, 이 때, 제2 패드와 제2 솔더레지스트층 사이에는 단차가 형성될 수도 있다.On the other hand, a first solder resist layer formed on the upper surface of the lower package substrate, corresponding to the first pad; And a second solder resist layer formed on the first solder resist layer to expose the second pad, wherein a step may be formed between the second pad and the second solder resist layer.

상부 패드부는, 상부 패키지 기판의 하면에 형성된 제3 패드; 및 솔더와 접촉하도록 제3 패드의 하면에 형성되는 제4 패드를 구비할 수 있으며, 이 때, 제3 패드에 상응하여, 하부 패키지 기판의 상면에 형성되는 제3 솔더 레지스트층; 및 제4 패드가 노출되도록 제3 솔더 레지스트층 상에 형성되는 제4 솔더레지스트층을 더 구비할 수도 있다. 또한, 제4 패드와 제4 솔더레지스트층 사이에는 단차가 형성될 수 있다.The upper pad unit may include a third pad formed on a lower surface of the upper package substrate; And a fourth pad formed on a lower surface of the third pad to contact the solder, wherein the third solder resist layer is formed on the upper surface of the lower package substrate in correspondence with the third pad; And a fourth solder resist layer formed on the third solder resist layer to expose the fourth pad. In addition, a step may be formed between the fourth pad and the fourth solder resist layer.

한편, 전자소자는 복수 개이며, 복수 개의 전자소자는 수직으로 적층될 수 있으며, 제2 패드는 제1 패드 상에 전해도금을 수행함으로써 형성될 수 있다.Meanwhile, a plurality of electronic devices may be provided, and the plurality of electronic devices may be stacked vertically, and the second pad may be formed by performing electroplating on the first pad.

본 발명의 바람직한 실시예에 따르면, 상부 패키지와 하부 패키지 간의 간격을 원하는 높이로 설정할 수 있으며, 이에 따라 하부 패키지에 실장할 수 있는 전자소자의 수를 증가시킬 수 있다.According to a preferred embodiment of the present invention, the distance between the upper package and the lower package can be set to a desired height, thereby increasing the number of electronic devices that can be mounted in the lower package.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

이하, 본 발명에 따른 패키지 온 패키지 기판의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, preferred embodiments of the package-on-package substrate according to the present invention will be described in detail with reference to the accompanying drawings, and in the following description with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals and Duplicate explanations will be omitted.

하부 패키지 기판에 실장되는 전자소자의 수가 증가하게 되면, 상부 패키지 기판과 하부 패키지 기판 간의 간격이 증가하게 된다. 이에 따라 상부 패키지 기판과 하부 패키지 기판 간의 연결을 위한 솔더볼의 크기가 더 커지게 된다. 솔더볼의 크기가 증가함에 따라 패키지 간의 간격이 높아질 수는 있으나, 더 많은 전자소자가 실장됨에 따라 패키지 기판 상에 형성되는 접속단자의 수 또한 증가하여, 결국 보다 미세한 피치 간격의 접속단자가 형성되어야 한다는 상반된 결과를 낳게 된다.As the number of electronic devices mounted on the lower package substrate increases, the distance between the upper package substrate and the lower package substrate increases. Accordingly, the size of the solder ball for connecting between the upper package substrate and the lower package substrate becomes larger. As the size of the solder balls increases, the spacing between packages may increase, but as more electronic devices are mounted, the number of connection terminals formed on the package substrate also increases, resulting in the formation of finer pitch spacing terminals. The opposite results.

본 발명은 이러한 상반된 결과를 모두 만족시키기 위한 기술로써, 후술하는 바와 같이 하부 패키지 기판의 상면에 형성되는 패드를 제1 패드와 제2 패드로 이원화 하고, 제2 패드의 두께를 증가시킴으로써, 패키지 간의 간격을 확보하면서 미세한 피치의 접속단자를 형성할 수 있도록 하는 것을 그 특징으로 한다.The present invention is a technique for satisfying all of these conflicting results. As described below, the pads formed on the upper surface of the lower package substrate are dualized into the first pad and the second pad, and the thickness of the second pad is increased so that It is characterized in that a fine pitch connection terminal can be formed while securing a gap.

도 1은 본 발명의 일 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이고, 도 2 내지 도 4는 도 1의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면이다. 도 1 내지 도 4를 참조하면, 상부 패키지 기판(10), 전자소자(12, 22), 와이어(13, 23), 몰딩부(14, 24), 패드(15a, 25a, 25b), 솔더레지스트 층(16a, 26a), 하부 패키지 기판(20"), 솔더볼(31, 32)이 도시되어 있다.1 is a cross-sectional view illustrating a package on package substrate according to an exemplary embodiment of the present invention, and FIGS. 2 to 4 are views illustrating a process of manufacturing the package on package substrate of FIG. 1, respectively. 1 to 4, the upper package substrate 10, the electronic devices 12 and 22, the wires 13 and 23, the molding parts 14 and 24, the pads 15a, 25a and 25b, and the solder resist Layers 16a and 26a, lower package substrate 20 ", and solder balls 31 and 32 are shown.

본 발명은 PoP 기판에 있어서 하부 패키지 기판(20") 상에 패드를 2층 구조로 형성하고, 이러한 2층 구조의 패드에 솔더볼(31) 접합되도록 함으로써 패키지 간의 간격을 조절하고, 미세한 피치의 범프 형성이 가능하도록 한 PoP 기판에 관한 것이다.In the present invention, in the PoP substrate, the pad is formed on the lower package substrate 20 ″ in a two-layer structure, and the solder balls 31 are bonded to the pad of the two-layer structure, thereby controlling the spacing between the packages and bumps having a fine pitch. The present invention relates to a PoP substrate capable of forming.

본 실시예에 따른 PoP 기판은 하부(bottom) 패키지 기판(20")과, 하부 패키지 기판(20)의 상부에 적층되는 상부(top) 패키지 기판(10)을 포함하며, 하부 패키지 기판(20")과 상부 패키지 기판(10)은 솔더볼(31)에 의해 서로 전기적으로 접속된다.The PoP substrate according to the present embodiment includes a bottom package substrate 20 ″ and a top package substrate 10 stacked on top of the lower package substrate 20, and the lower package substrate 20 ″. ) And the upper package substrate 10 are electrically connected to each other by the solder balls 31.

하부 패키지 기판(20)의 상면과 상부 패키지 기판(10)의 하면에는 솔더볼(31)과 접촉하는 패드가 형성되는데, 본 실시예에 따르면, 이러한 패드의 구조가 이원화 되어 그 두께가 조절됨으로써, 상하부 패키지 기판(10, 20") 사이의 공간을 확보할 수 있게 되는 것이다. 즉, 도 1에 도시된 바와 같이, 하부 패키지 기판(20")이 표면에 제1 패드(25a)가 형성되고, 그 위에 다시 제2 패드(25b)가 형성되는 구조를 갖는 것이다.The upper surface of the lower package substrate 20 and the lower surface of the upper package substrate 10 are formed pads in contact with the solder ball 31. According to the present embodiment, the structure of the pad is dualized to control the thickness of the upper and lower portions, The space between the package substrates 10 and 20 "can be secured. That is, as shown in FIG. 1, the first package 25a is formed on the surface of the lower package substrate 20". The second pad 25b is formed on the top again.

PoP 기판의 경우 상하부 패키지 기판(10, 20")에는 전자소자(12, 22)가 실장되며, 실장된 전자소자(12, 22)는 와이어(13, 23) 등에 의해 기판과 전기적으로 연결되며 실장 후 몰딩부(14, 24)에 의해 패키지 기판(10, 20")에 고정된다.In the case of the PoP substrate, the electronic elements 12 and 22 are mounted on the upper and lower package substrates 10 and 20 ″, and the mounted electronic elements 12 and 22 are electrically connected to the substrate by the wires 13 and 23. It is then fixed to the package substrate 10, 20 ″ by the moldings 14, 24.

하부 패키지 기판(20")의 상면에는 소정의 위치에 하나 이상의 전자소자(22)가 실장되며, 하부 패키지 기판(20") 상에 실장된 전자소자(22)가 상하부 패키지 기판(10, 20") 사이의 공간에 수용될 수 있도록 하부 패키지 기판(20")의 상면에 형성되는 패드의 높이가 조절된다.One or more electronic devices 22 are mounted on the upper surface of the lower package substrate 20 ", and the electronic devices 22 mounted on the lower package substrate 20" are upper and lower package substrates 10, 20 ". The height of the pad formed on the upper surface of the lower package substrate 20 "is adjusted so as to be accommodated in the space therebetween.

즉, PoP 기판에서 패키지 기판 간의 접속은, 하부 패키지 기판(20)의 상면에 형성된 패드 ~ 솔더볼(31) ~ 상부 패키지 기판(10)의 하면에 형성된 패드를 통해 이루어지게 되는데, 본 실시예에서는 하부 패키지 기판(20")의 표면에 형성되는 제1 패드(25a) 위에 또 다시 제2 패드(25b)를 형성하여 패드의 전체적인 두께를 향상시킴으로써, 하부 패키지 기판(20")에 실장되는 전자소자가 상하부 패키지 기판(20) 사이의 공간에 수용되도록 하는 것이다.That is, the connection between the package substrate in the PoP substrate is made through the pads formed on the upper surface of the lower package substrate 20, the pads formed on the lower surface of the solder ball 31 and the upper package substrate 10. By forming the second pad 25b on the first pad 25a formed on the surface of the package substrate 20 ″ again to improve the overall thickness of the pad, the electronic device mounted on the lower package substrate 20 ″ is formed. It is to be accommodated in the space between the upper and lower package substrate 20.

이와 같이 하부 패키지 기판(20)의 표면에 형성된 제1 패드(25a) 위에 다시 제2 패드(25b)를 형성하고, 제2 패드(25b)의 두께를 조절함으로써 하부 패키지 기판(20") 상에 실장되는 전자소자(22)가 상하부 패키지 기판(10, 20") 사이의 공간에 수용되도록 할 수 있으며, 나아가 제2 패드(25b)의 두께에 따라 하부 패키지 기판(20") 상에 실장할 수 있는 전자소자의 수를 조절할 수 있게 된다. 즉, 제2 패드(25b)의 두께를 충분히 확보하는 경우, 수직으로 적층되는 2 이상의 전자소자를 하부 패키지 기판(20") 상에 실장할 수도 있게 되는 것이다.As described above, the second pad 25b is formed again on the first pad 25a formed on the surface of the lower package substrate 20, and the thickness of the second pad 25b is adjusted on the lower package substrate 20 ″. The electronic device 22 to be mounted may be accommodated in the space between the upper and lower package substrates 10 and 20 ″, and may be mounted on the lower package substrate 20 ″ according to the thickness of the second pad 25b. In other words, when the thickness of the second pad 25b is sufficiently secured, two or more electronic devices stacked vertically may be mounted on the lower package substrate 20 ". will be.

상술한 구조를 구현하기 위하여, 도 2에 도시된 바와 같이 제1 솔더레지스트층(26a)에 의해 제1 패드(25a)가 선택적으로 노출된 구조를 구현한 다음, 도 3에 도시된 바와 같이 전해도금을 수행하여 제1 패드(25a) 상에 제2 패드(25b)를 형성하는 방법을 이용할 수 있다. 이 경우, 제1 솔더레지스트층(26a)이 도금레지스트로서의 기능을 수행할 수 있게 되어, 공정을 간소화할 수 있다. 이 후, 도 4에 도시 된 바와 같이 솔더볼(31)을 개재하여 상부 패키지 기판(10)을 적층함으로써 PoP 기판을 구현할 수 있게 된다.In order to implement the above-described structure, a structure in which the first pad 25a is selectively exposed by the first soldering resist layer 26a as shown in FIG. 2 is implemented, followed by electrolysis as shown in FIG. 3. A method of forming the second pad 25b on the first pad 25a by performing plating may be used. In this case, the first solder resist layer 26a can function as a plating resist, thereby simplifying the process. Thereafter, as illustrated in FIG. 4, the upper package substrate 10 is laminated through the solder balls 31 to implement the PoP substrate.

하부 패키지 기판(20") 상에 솔더를 결합하기 위해서는, 솔더볼(31)과 같이 볼 형상의 솔더를 기판의 상면에 마운팅(mounting)하는 방법과, 메탈 마스크를 이용하여 기판의 상면에 솔더 페이스트를 인쇄(squeeze)한 후 마스크를 제거하는 방법이 사용될 수 있다. 다만, 본 발명이 기판의 상면에 솔더를 결합하는 방법으로서 전술한 방법에 한정되는 것은 아니며 당업자에게 자명한 범위 내에서 다른 방법도 사용될 수 있음은 물론이다.In order to bond the solder on the lower package substrate 20 ″, a solder paste is mounted on the upper surface of the substrate like a solder ball 31 and a solder paste is applied to the upper surface of the substrate using a metal mask. The method of removing the mask after printing may be used, however, the present invention is not limited to the above-described method as a method of bonding solder to the upper surface of the substrate, and other methods may be used within the scope apparent to those skilled in the art. Of course it can.

도 5는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이며, 도 6은 도 5의 패드 부분을 확대하여 나타내는 단면도이다. 도 5 및 도 6을 참조하면, 하부 패키지 기판(20")의 패드뿐만 아니라, 상부 패키지 기판(10")의 패드 역시 이원화된 구조를 확인할 수 있다. 즉, 상부 패키지 기판(10")의 하면에 형성된 제3 패드(15a)의 하면에 다시 제4 패드(15b)가 형성됨으로써, 상부 패키지 기판(10")의 하부에 형성되는 패드의 두께를 증가시켜 상하부 패키지 기판(10", 20") 사이의 공간을 더욱 쉽게 확보할 수 있게 된다.5 is a cross-sectional view illustrating a package on package substrate according to another exemplary embodiment. FIG. 6 is an enlarged cross-sectional view illustrating a pad portion of FIG. 5. 5 and 6, in addition to the pads of the lower package substrate 20 ″, the pads of the upper package substrate 10 ″ may also identify a dual structure. That is, the fourth pad 15b is formed on the lower surface of the third pad 15a formed on the lower surface of the upper package substrate 10 ″, thereby increasing the thickness of the pad formed under the upper package substrate 10 ″. The space between the upper and lower package substrates 10 " and 20 " can be more easily secured.

도 7은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이고, 도 8 내지 도 11는 도 7의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면이다. 도 7 내지 도 11을 참조하면, 하부 패키지 기판(20)에 형성 된 패드뿐만 아니라, 솔더레지스트층 역시 이원화 된 구조를 확인할 수 있다.7 is a cross-sectional view illustrating a package on package substrate according to another exemplary embodiment of the present invention, and FIGS. 8 to 11 are views illustrating a process of manufacturing the package on package substrate of FIG. 7. 7 to 11, not only the pad formed on the lower package substrate 20, but also the solder resist layer may identify a dual structure.

이 때, 제1 솔더레지스트층(26a) 상에 형성되는 제2 솔더레지스트층(26b)은 하부 패키지 기판(20)의 상면에 실장된 전자소자(22)를 둘러싸도록 형성될 수 있다. 이러한 구조를 갖는 경우, 하부 패키지 기판(20)에 실장된 전자소자(22)에 대해 언더필 공정 또는 몰딩 공정을 수행하는 경우, 제2 솔더레지스트층(26b)이 댐으로서의 기능을 수행할 수 있게 되어, 언더필 용액 또는 몰딩 용액이 불필요하게 퍼져나가는 현상을 방지할 수 있게 된다.In this case, the second solder resist layer 26b formed on the first solder resist layer 26a may be formed to surround the electronic device 22 mounted on the upper surface of the lower package substrate 20. In this structure, when the underfill process or the molding process is performed on the electronic device 22 mounted on the lower package substrate 20, the second solder resist layer 26b can function as a dam. Therefore, it is possible to prevent the phenomenon that the underfill solution or the molding solution spread unnecessarily.

또한, 도 7에 도시된 바와 같이, 제2 솔더레지스트층(26b)과 제2 패드(25b)가 단차(26)를 이루는 경우, 제2 패드(25b)의 상면에 형성되는 솔더볼(31)이 제2 솔더레지스트층(26b)에 의해 지지될 수 있게 되어, 구조적인 안정성이 향상되는 효과를 기대할 수도 있게 된다.In addition, as shown in FIG. 7, when the second solder resist layer 26b and the second pad 25b form a step 26, the solder balls 31 formed on the upper surface of the second pad 25b are formed. It can be supported by the second solder resist layer 26b, it is possible to expect the effect of improving the structural stability.

상술한 구조를 구현하기 위하여, 도 8에 도시된 바와 같이 제1 솔더레지스트층(26a)에 의해 제1 패드(25a)가 선택적으로 노출된 구조를 구현한 다음, 도 9에 도시된 바와 같이 전해도금을 수행하여 제1 패드(25a) 상에 제2 패드(25b)를 형성한 후, 제1 솔더레지스트층(26a) 상에 다시 제2 솔더레지스트층(26b)을 형성하는 방법을 이용할 수 있다. 이 후, 도 11에 도시된 바와 같이 솔더볼(31)을 개재하여 상부 패키지 기판(10)을 적층함으로써 PoP 기판을 구현할 수 있게 된다.In order to implement the above-described structure, a structure in which the first pad 25a is selectively exposed by the first soldering resist layer 26a as shown in FIG. 8 is implemented, followed by electrolysis as shown in FIG. 9. After the plating is performed to form the second pad 25b on the first pad 25a, a method of forming the second solder resist layer 26b on the first solder resist layer 26a may be used. . Thereafter, as illustrated in FIG. 11, the PoP substrate may be realized by stacking the upper package substrate 10 through the solder ball 31.

도 12는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이다. 도 12를 참조하면, 하부 패키지 기판(20)의 패드와 솔더레지스트층뿐 만 아니라, 상부 패키지 기판(10')의 패드와 솔더레지스트층 역시 이원화된 구조를 확인할 수 있다. 즉, 상부 패키지 기판(10')의 하면에 형성된 제3 솔더레지스트층(16a)의 하면에 다시 제4 솔더레지스트층(16b)이 형성되는 구조를 갖는 것이다.12 is a cross-sectional view illustrating a package on package substrate according to another exemplary embodiment of the present invention. Referring to FIG. 12, not only the pad and the solder resist layer of the lower package substrate 20, but also the pad and the solder resist layer of the upper package substrate 10 ′ can be identified. That is, the fourth solder resist layer 16b is formed on the lower surface of the third solder resist layer 16a formed on the lower surface of the upper package substrate 10 '.

이 때, 제4 솔더레지스트층(16b)과 제4 패드(15b)가 단차(16)를 이룰 수도 있으며, 이 경우, 제4 패드(15b)의 하면에 형성되는 솔더볼(31)이 제4 솔더레지스트층(16b)에 의해 지지될 수 있게 되어, 구조적인 안정성이 더욱 향상되는 효과를 기대할 수도 있게 된다.In this case, the fourth solder resist layer 16b and the fourth pad 15b may form a step 16. In this case, the solder ball 31 formed on the lower surface of the fourth pad 15b may be the fourth solder. Being able to be supported by the resist layer 16b, it is possible to expect the effect that the structural stability is further improved.

도 13은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이고, 도 14 내지 도 17는 도 13의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면이다. 도 13 내지 도 17을 참조하면, 전술한 실시예의 경우와 마찬가지로, 하부 패키지 기판(20')에 형성된 패드뿐만 아니라, 솔더레지스트층 역시 이원화 된 구조를 갖되, 제2 솔더레지스트층(26b)과 제2 패드(25b') 사이에 단차가 형성되지 않는 모습을 확인할 수 있다.13 is a cross-sectional view illustrating a package on package substrate according to another exemplary embodiment of the present invention, and FIGS. 14 to 17 are views illustrating a process of manufacturing the package on package substrate of FIG. 13. 13 to 17, as in the case of the above-described embodiment, not only the pad formed on the lower package substrate 20 ′ but also the solder resist layer has a dual structure, and the second solder resist layer 26b and the It can be seen that a step is not formed between the two pads 25b '.

이러한 구조를 구현하기 위하여, 도 14에 도시된 바와 같이 제1 솔더레지스트층(26a)에 의해 제1 패드(25a)가 선택적으로 노출된 구조를 구현한 다음, 도 15에 도시된 바와 같이 제1 솔더레지스트층(26a) 상에 다시 제2 솔더레지스트층(26b)을 형성한 다음, 도 16에 도시된 바와 같이, 전해도금을 수행하여 제1 패드(25a) 상에 제2 패드(25b')를 형성하는 방법을 이용할 수 있다. 이 후, 도 17에 도시된 바와 같이 솔더볼(31)을 개재하여 상부 패키지 기판(10)을 적층함으로써 PoP 기판 을 구현할 수 있게 된다.In order to implement such a structure, a structure in which the first pad 25a is selectively exposed by the first soldering resist layer 26a as shown in FIG. 14 is implemented. After forming the second solder resist layer 26b again on the solder resist layer 26a, as shown in FIG. 16, electroplating is performed to form the second pad 25b 'on the first pad 25a. It can be used to form a method. Thereafter, as illustrated in FIG. 17, the PoP substrate may be realized by stacking the upper package substrate 10 through the solder ball 31.

도면에 도시되지는 않았으나, 하부 패키지 기판(20')의 경우와 마찬가지로, 상부 패키지 기판의 패드와 솔더레지스트층이 이원화 되는 구조를 갖되, 솔더레지스트층과 패드 사이에 단차가 형성되지 않는 구조를 구현할 수도 있음은 물론이다.Although not shown in the drawings, as in the case of the lower package substrate 20 ′, the pad and the solder resist layer of the upper package substrate have a structure in which the step is not realized, and a structure in which a step is not formed between the solder resist layer and the pad may be implemented. Of course you can.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.1 is a cross-sectional view showing a package on package substrate according to an embodiment of the present invention.

도 2 내지 도 4는 도 1의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면.2 to 4 each show a process of manufacturing the package-on-package substrate of FIG. 1.

도 5는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.5 is a cross-sectional view showing a package on package substrate according to another embodiment of the present invention.

도 6은 도 5의 패드 부분을 확대하여 나타내는 단면도.FIG. 6 is an enlarged cross-sectional view of the pad portion of FIG. 5; FIG.

도 7은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.7 is a cross-sectional view showing a package on package substrate according to another embodiment of the present invention.

도 8 내지 도 11는 도 7의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면.8 to 11 each show a process of manufacturing the package-on-package substrate of FIG. 7.

도 12는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.12 is a cross-sectional view illustrating a package on package substrate according to another embodiment of the present invention.

도 13은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.13 is a cross-sectional view showing a package on package substrate according to another embodiment of the present invention.

도 14 내지 도 17는 도 13의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면.14 to 17 are views each showing a process of manufacturing the package on package substrate of FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 10', 10": 상부 패키지 기판10, 10 ', 10 ": upper package substrate

12, 22: 전자소자12, 22: electronic device

13, 23: 와이어13, 23: wire

14, 24: 몰딩부14, 24: molding part

15a, 15b, 25a, 25b: 패드15a, 15b, 25a, 25b: pad

16a, 16b, 26a, 26b: 솔더레지스트층16a, 16b, 26a, 26b: solder resist layer

20, 20', 20": 하부 패키지 기판20, 20 ', 20 ": lower package substrate

Claims (8)

상면에 하부 패드부가 형성되며, 전자소자가 실장된 하부 패키지 기판; 및A lower package substrate having a lower pad portion formed on an upper surface thereof and on which an electronic device is mounted; And 솔더를 개재하여 상기 하부 패키지 기판의 상부에 적층되며, 하면에 상부 패드부가 형성된 상부 패키지 기판을 포함하되,Including an upper package substrate stacked on top of the lower package substrate via a solder, the upper pad portion formed on the lower surface, 상기 하부 패드부는,The lower pad portion, 상기 하부 패키지 기판의 상면에 형성된 제1 패드; 및A first pad formed on an upper surface of the lower package substrate; And 상기 솔더와 접촉하도록 상기 제1 패드의 상면에 형성되는 제2 패드를 포함하는 것을 특징으로 하는 패키지 온 패키지 기판.And a second pad formed on an upper surface of the first pad to contact the solder. 제1항에 있어서,The method of claim 1, 상기 제1 패드에 상응하여, 상기 하부 패키지 기판의 상면에 형성되는 제1 솔더 레지스트층; 및A first solder resist layer formed on an upper surface of the lower package substrate corresponding to the first pad; And 상기 제2 패드가 노출되도록 상기 제1 솔더 레지스트층 상에 형성되는 제2 솔더레지스트층을 더 포함하는 패키지 온 패키지 기판.And a second solder resist layer formed on the first solder resist layer to expose the second pad. 제2항에 있어서,The method of claim 2, 상기 제2 패드와 상기 제2 솔더레지스트층 사이에는 단차가 형성되는 것을 특징으로 하는 패키지 온 패키지 기판.A package on package substrate, wherein a step is formed between the second pad and the second solder resist layer. 제1항에 있어서,The method of claim 1, 상기 상부 패드부는,The upper pad portion, 상기 상부 패키지 기판의 하면에 형성된 제3 패드; 및A third pad formed on a bottom surface of the upper package substrate; And 상기 솔더와 접촉하도록 상기 제3 패드의 하면에 형성되는 제4 패드를 포함하는 것을 특징으로 하는 패키지 온 패키지 기판.And a fourth pad formed on a bottom surface of the third pad to contact the solder. 제4항에 있어서,The method of claim 4, wherein 상기 제3 패드에 상응하여, 상기 하부 패키지 기판의 상면에 형성되는 제3 솔더 레지스트층; 및A third solder resist layer formed on an upper surface of the lower package substrate corresponding to the third pad; And 상기 제4 패드가 노출되도록 상기 제3 솔더 레지스트층 상에 형성되는 제4 솔더레지스트층을 더 포함하는 패키지 온 패키지 기판.The package on package substrate further comprises a fourth solder resist layer formed on the third solder resist layer to expose the fourth pad. 제5항에 있어서,The method of claim 5, 상기 제4 패드와 상기 제4 솔더레지스트층 사이에는 단차가 형성되는 것을 특징으로 하는 패키지 온 패키지 기판.And a step is formed between the fourth pad and the fourth solder resist layer. 제1항에 있어서,The method of claim 1, 상기 전자소자는 복수 개이며,The electronic device is a plurality, 상기 복수 개의 전자소자는 수직으로 적층되는 것을 특징으로 하는 패키지 온 패키지 기판.The package on a package substrate, characterized in that the plurality of electronic devices are stacked vertically. 제1항에 있어서,The method of claim 1, 상기 제2 패드는, 상기 제1 패드 상에 전해도금을 수행함으로써 형성되는 것을 특징으로 하는 패키지 온 패키지 기판.The second pad is a package on package substrate, characterized in that formed by performing electroplating on the first pad.
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