KR20100050911A - 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법 - Google Patents
콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR20100050911A KR20100050911A KR1020080110031A KR20080110031A KR20100050911A KR 20100050911 A KR20100050911 A KR 20100050911A KR 1020080110031 A KR1020080110031 A KR 1020080110031A KR 20080110031 A KR20080110031 A KR 20080110031A KR 20100050911 A KR20100050911 A KR 20100050911A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- layer
- forming
- spacer
- Prior art date
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000002019 doping agent Substances 0.000 claims abstract description 14
- 238000004140 cleaning Methods 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 115
- 239000011229 interlayer Substances 0.000 abstract description 28
- 230000007423 decrease Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
셀프 얼라인 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법을 개시한다. 반도체 장치의 제조방법은 먼저 반도체 기판상에 절연막을 형성한다. 상기 절연막을 식각하여, 상기 반도체 기판의 일부분과 상기 절연막의 측벽을 노출시키는 콘택홀을 형성한다. 상기 절연막의 상기 노출된 측벽중 적어도 일부분에 스페이서를 형성한다. 이어서, 세정공정을 진행한다.
상기 절연막은 상기 반도체 기판상에 형성된 도펀트가 도핑된 하부 절연막; 및 상기 하부 절연막상에 형성된 도펀트가 도핑되지 않은 상부 절연막을 포함할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 보다 구체적으로는 셀프 얼라인 콘택홀내에 스페이서가 배열되는 반도체 장치의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자의 크기가 축소되고, 이에 따라 도전 배선들을 연결하기 위한 콘택홀의 크기가 점점 작아지고 있다. 콘택홀 형성을 위한 포토리소그라피 공정의 한계를 극복하기 위한 방법으로, 질화막등을 식각장벽층으로 이용한 셀프 얼라인 콘택 형성방법이 있다.
일반적으로, 반도체 소자의 층간 절연막으로 산화막을 사용한다. 셀프 얼라인 콘택홀의 종횡비가 증가하고 피치가 감소함에 따라, 층간 절연막의 갭필시 보이드가 발생하게 된다. 층간 절연막을 보이드 없이 캡필하기 위하여 도펀드가 도핑된 산화막을 사용하였다. 콘택홀의 피치가 감소함에 따라 상기 산화막에 도핑되는 도펀드의 양도 점점 증가하게 되었다.
도펀트가 높게 도핑된 산화막을 식각하여 셀프 얼라인 콘택을 형성한 다음 식각 부산물을 제거하기 위한 세정공정을 수행하게 된다. 세정공정시 도펀트가 도핑된 절연막의 손실량이 증가하여 콘택들간의 아이솔레이션 마진을 감소시켜 준다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 콘택홀내에 스페이서를 형성하여 아이솔레이션 마진을 충분히 확보하고, 콘택 면적의 감소를 방지할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 일 견지에 따르면, 콘택홀내에 스페이서를 구비한 반도체 장치의 제조방법을 제공한다. 먼저, 반도체 기판상에 절연막을 형성한다. 상기 절연막을 식각하여, 상기 반도체 기판의 일부분과 상기 절연막의 측벽을 노출시키는 콘택홀을 형성한다. 상기 절연막의 상기 노출된 측벽중 적어도 일부분에 스페이서를 형성한다. 이어서, 세정공정을 진행한다.
상기 절연막은 상기 반도체 기판상에 형성된 도펀트가 도핑된 하부 절연막; 및 상기 하부 절연막상에 형성된 도펀트가 도핑되지 않은 상부 절연막을 포함할 수 있다. 상기 하부 절연막은 BSG막, PSG막 및 BPSG 막으로부터 선택되는 하나의 막을 포함하고, 상기 상부 절연막은 TEOS 막을 포함할 수 있다.
상기 스페이서를 형성하는 것은 상기 하부 절연막의 측벽 일부분이 노출되도록 상기 콘택홀내에 희생막을 매립하고; 상기 희생막, 상기 상부 절연막 및 상기 하부 절연막의 상기 노출된 측벽 일부분상에 스페이서 물질을 형성하며; 상기 스페이서 물질을 식각하여, 상기 하부 절연막의 상기 노출된 측벽 일부분상에 상기 스페이서를 형성하고; 및 상기 희생막을 제거하는 것을 포함할 수 있다.
상기 희생막을 형성하는 것은 상기 콘택홀이 완전히 매립되도록 상기 상부 절연막상에 상기 희생막을 형성하고; 및 상기 하부 절연막의 상기 측벽 일부분이 노출되도록 상기 희생막을 제거하는 것을 포함할 수 있다. 또는 상기 희생막을 형성하는 것은 상기 하부 절연막의 상기 측벽 일부분이 노출되도록 상기 콘택홀의 일부분내에 상기 희생막을 형성하고: 및 상기 희생막을 열처리하는 것을 포함할 수 있다.
상기 희생막은 SOH 또는 포토레지스트 물질을 포함하고, 상기 스페이서 물질은 질화막, 산화막 또는 폴리실리콘막으로부터 선택되는 하나를 포함할 수 있다.
상기 반도체 기판은 적어도 상기 기판상에 순차 배열된 배선 패턴과 캡핑막 그리고 상기 배선패턴과 캡핑막의 측벽에 형성된 스페이서를 구비하는 배선 구조물을 포함하며, 상기 콘택홀은 셀프 얼라인 콘택홀을 포함할 수 있다.
상기 희생막을 형성하는 것은, 상기 기판의 상면에 대해 상기 희생막의 상면이 상기 캡핑막의 상면보다 더 높게 배열되도록, 상기 콘택홀내에 희생막을 매립하는 것을 포함할 수 있다.
상기 스페이서를 형성하는 것은 상기 절연막 및 상기 반도체 기판의 상기 노출된 일부분상에 폴리실리콘막을 형성하고; 및 상기 폴리실리콘막을 식각하여 상기 하부 절연막의 측벽에 배열되어 상기 상부 절연막의 저면 및 상기 반도체 기판의 상기 노출된 일부분과 콘택되는 상기 스페이서를 형성하는 것을 포함할 수 있다.
본 발명의 반도체 제조방법은 셀프 얼라인 콘택홀에 의해 노출된 층간 절연막의 측벽 일부분에 스페이서를 형성하므로써, 세정공정시 상기 스페이서에 의해 도펀트가 도핑된 산화막의 손실을 방지할 수 있다. 따라서, 콘택들간의 아이솔레이션 마진을 향상시키고, 안정적인 공정을 확보를 할 수 있다. 또한, 상기 스페이서를 절연막의 측벽중 상부에만 형성하여 줌으로써, 기판과 콘택 플러그간의 접촉면적의 감소를 방지하고, 콘택 저항의 증가를 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 1a를 참조하면, 반도체 기판(100)에 층간 절연막(110)을 형성한다. 콘택홀이 형성될 부분의 상기 층간 절연막(110)의 일부분이 노출되도록, 상기 층간 절연막(110)상에 감광막(120)을 형성한다. 상기 층간 절연 막(110)은 하부 절연막(111)과 상부 절연막(115)을 구비할 수 있다.
상기 하부 절연막(111)은 갭필능력이 우수한 절연막을 포함할 수 있다. 상기 하부 절연막(111)은 도펀트가 도핑된 산화막, 예를 들어 BPSG, BSG 및 PSG 로부터 선택되는 하나의 막을 포함할 수 있다. 상기 상부 절연막(115)은 불순물이 도핑되지 않은 산화막, 예를 들어 TEOS 막을 포함할 수 있다. 한편, 상기 층간 절연막은 단일의 도펀트가 도핑된 산화막을 포함할 수 있다.
도 1b를 참조하면, 상기 감광막(120)을 식각마스크로 이용하여 상기 층간 절연막(110)의 상기 노출된 일부분을 식각하여 콘택홀(130)을 형성한다. 상기 콘택홀(130)은 셀프 얼라인 콘택공정을 통해 형성된 셀프 얼라인 콘택홀(SAC, 130)을 포함할 수 있다. 상기 콘택홀(130)은 기판 표면에 대하여 경사진 측벽을 가질 수 있다. 상기 상부 절연막(115)의 저면이 상기 하부 절연막(111)의 상면으로부터 돌출되도록 형성될 수 있다. 상기 감광막(120)을 제거한다.
도 1c를 참조하면, 상기 콘택홀(130)의 일부분만이 매립되도록 희생막(140)을 형성한다. 상기 희생막(140)은 상기 콘택홀(130)에 의해 노출되는 상기 하부 절연막(111)의 측벽중 적어도 일부분이 노출되도록 형성될 수 있다. 상기 희생막(140)은 리플로우가 가능한 물질, 예를 들어 SOH 또는 포토레지스트를 포함할 수 있다. 상기 희생막(140)을 열처리하여 리플로우시켜 준다.
도 1d를 참조하면, 상기 상부 절연막(115)과 상기 희생막(140) 그리고 상기 하부 절연막의 상기 노출된 측벽 일부분상에 스페이서 물질(150)을 형성한다. 상기 스페이서 물질(150)은 상기 층간 절연막(110)의 상기 하부 절연막(111)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 스페이서 물질(150)은 폴리실리콘막, 산화막 및 질화막으로부터 선택되는 하나의 막을 포함할 수 있다.
도 1e를 참조하면, 상기 스페이서 물질(150)을 이방성 식각하여 상기콘택홀(130)내에 스페이서(155)를 형성한다. 상기 스페이서(155)는 상기 하부 절연막(111)의 상기 노출된 측벽 일부분상에 형성될 수 있다. 상기 스페이서(155)는 상기 콘택홀(130)이 경사진 측벽을 가짐으로 인해, 상기 상부 절연막(111)의 저면 및 상기 하부 절연막(115)의 측벽상에 형성될 수 있다.
도 1f를 참조하면, 상기 희생막(140)을 애싱 공정등을 통해 제거한다.이어서, 세정 공정을 진행한다. 세정 공정시 상기 스페이서(155)가 배리어로 작용하여 상기 하부 절연막(111)의 식각 손실을 방지할 수 있다. 이어서, 상기 희생막(140)을 제거하여, 상측부에 스페이서(155)가 배열되는 콘택홀(130a)을 형성한다. 상기 콘택홀(130a)에 의해 상기 반도체 기판(110)의 상기 일부분을 노출시켜 준다.
도 1g를 참조하면, 상기 콘택홀(130a)이 완전히 매립되도록 콘택 플러그 물질을 상기 층간 절연막(110)상에 형성하고, 에치백공정 또는 CMP 공정등을 진행하여 상기 콘택 플러그 물질을 식각하여 상기 콘택홀(130a)내에 콘택 플러그(160)를 형성한다. 상기 콘택 플러그(160)는 폴리 플러그를 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 대한 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 2a 및 도 2b를 참조하면, 도 1a 내지 도 1g의 반도체 장치의 제조방법과는 희생막 형성 공정만 상이하므로, 여기에서는 희생막 형성 공정에 대해서만 설명한다.
층간 절연막(110)을 식각하여 반도체 기판의 일부분과 상기 층간 절연막(110)의 측벽을 노출시켜 주는 콘택홀(130)을 형성한다. 상기 콘택홀(130)이 완전히 채워지도록 상기 층간 절연막(110)상에 희생막(140a)을 형성한다. 상기 희생막(140a)은 SOH 또는 포토레지스트와 같은 리플로우가 가능한 물질을 포함할 수 있다. 상기 희생막(140a)을 에치백 공정등을 이용하여 식각한다. 따라서, 상기 층간 절연막(110)의 하부 절연막(111)의 측벽중 적어도 상측 일부분이 노출되도록 상기 희생막(141)을 상기 콘택홀(130)내에 매립한다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 대한 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 3a 및 도 3b를 참조하면, 도 1a 내지 도 1g의 반도체 장치의 제조방법과는 스페이서 형성공정만 상이하므로, 여기에서는 스페이서 형성공정에 대해서만 설명한다.
층간 절연막(110)을 식각하여 반도체 기판의 일부분과 상기 층간 절연막(110)의 측벽을 노출시켜 주는 콘택홀(130)을 형성한다. 상기 층간 절연막(110) 및 상기 반도체 기판(100)의 노출된 일부분상에 스페이서 물질(150)을 형성한다. 상기 스페이서 물질(150)을 이방성 식각하여 상기 콘택홀(130)내의 상기 층간 절연막(110)의 측벽에 스페이서(156)를 형성한다.
상기 스페이서(156)는 상기 콘택홀(130)의 저부까지 연장되어 상기 반도체 기판(100)의 상기 노출된 일부분과 콘택되어질 수 있다. 후속의 콘택 플러그(도 1g의 160)와 상기 반도체 기판(100)간의 접촉 저항의 감소를 피하기 위하여 상기 스페이서(156)는 도전막, 예를 들어 폴리실리콘막을 포함할 수 있다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 4a를 참조하면, 반도체 기판(200)상에 게이트 구조물들(240)이 배열된다. 상기 게이트 구조물(240)은 상기 반도체 기판(200)상에 순차적으로 적층된 게이트 절연막(210), 게이트 전극물질인 폴리실리콘막(220)과 텅스텐막(225) 및 게이트 캡핑층(230)과 상기 캡핑층(230)과 상기 게이트 전극물질(220, 225)의 측벽상에 배열된 게이트 스페이서(235)를 포함할 수 있다.
도 4b를 참조하면, 상기 게이트 구조물(240)을 포함하는 상기 반도체기판(200)상에 층간 절연막(250)을 형성한다. 상기 층간 절연막(250)은 상기 게이트 구조물(240)사이에 매립되는 하부 절연막(251)과 상기 하부 절연막(251)상에 배열된 상부 절연막(255)을 포함할 수 있다. 상기 하부 절연막(251)은 상기 도펀트가 도핑된 산화막, 예를 들어 BSG, PSG 및 BPSG 로부터 선택되는 하나를 포함할 수 있다. 상기 상부 절연막(255)은 도펀트가 도핑되지 않은 산화막, 예를 들어 TEOS 를 포함할 수 있다.
상기 게이트 구조물(240)사이의 상기 층간 절연막(250)이 노출되도록, 상기 층간 절연막(250)상에 감광막(미도시)을 형성한다. 상기 감광막을 식각 마스크로 이용하여 상기 층간 절연막(250)을 식각하여, 상기 반도체 기판(200)의 일부분과 상기 게이트 스페이서(235) 및 상기 층간 절연막(250)의 측벽을 노출시켜 주는 셀프 얼라인 콘택홀(260)을 형성한다. 상기 감광막을 제거한다.
도 4c를 참조하면, 상기 셀프 얼라인 콘택홀(260)내에 상기 하부 절연 막(251)의 적어도 일부분이 노출되도록 희생막(270)을 형성한다. 상기 희생막(270)은 상기 셀프 얼라인 콘택홀(260)의 일부분만 매립하여 플로우시켜 형성하거나 또는 상기 셀프 얼라인 콘택홀(260)이 완전히 매립되도록 형성한 다음 식각하여 형성할 수 있다.
상기 희생막(270)은 적어도 상기 게이트 구조물을 덮도록 형성될 수 있다. 상기 희생막(270)은 상기 층간 절연막(250)의 산화막과 상기 게이트 캡핑층(230)과 게이트 스페이서(235)의 질화막과는 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 희생막(270)은 리플로우가 가능한 SOH 또는 포토 레지스트막을 포함할 수 있다.
도 4d를 참조하면, 기판 전면에 스페이서 물질을 증착한 다음 이방성식각하여 상기 하부 절연막(251)의 상기 노출된 측벽 일부분에 스페이서(280)를 형성한다. 스페이서 형성 공정시 희생막(270)에 의해 게이트 구조물이 덮혀져 있으므로, 게이트 스페이서(235)의 식각이 방지되어, 충분한 아이솔레이션 마진을 확보할 수 있다.
도 3a 및 도 3b와 같이 스페이서(280)가 상기 반도체 기판(200)의 상기 노출된 일부분과 콘택되도록 형성하는 경우, 상기 스페이서 물질은 상기 게이트 스페이서(235) 및 게이트 캡핑층(230)의 식각 손상을 방지하기 위하여, 질화막에 대하여 충분히 큰 식각 선택비를 갖는 식각 조건하에서 식각되어질 수 있다.
도 4e를 참조하면, 상기 희생막(280)을 애싱 공정등을 통해 제거하고, 세정공정을 진행한다. 이어서, 상기 스페이서(280)가 배열된 상기 셀프 얼라인 콘 택(270)내에 콘택 플러그(290)를 형성한다.
도 4a 내지 도 4e의 공정은 비트라인들(미도시)사이에 스토리지 노드용 콘택홀을 셀프 얼라인 방식으로 형성하는 경우에도 적용할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1a 내지 도 1g는 본 발명의 일시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
Claims (10)
- 반도체 기판상에 절연막을 형성하고;상기 절연막을 식각하여, 상기 반도체 기판의 일부분과 상기 절연막의 측벽을 노출시키는 콘택홀을 형성하며;상기 절연막의 상기 노출된 측벽중 적어도 일부분에 스페이서를 형성하고; 및세정공정을 진행하는 것을 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 절연막은상기 반도체 기판상에 형성된 도펀트가 도핑된 하부 절연막; 및상기 하부 절연막상에 형성된 도펀트가 도핑되지 않은 상부 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서, 상기 하부 절연막은 BSG막, PSG막 및 BPSG 막으로부터 선택되는 하나의 막을 포함하고, 상기 상부 절연막은 TEOS 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서, 상기 스페이서를 형성하는 것은상기 하부 절연막의 측벽 일부분이 노출되도록 상기 콘택홀내에 희생막을 매 립하고;상기 희생막, 상기 상부 절연막 및 상기 하부 절연막의 상기 노출된 측벽 일부분상에 스페이서 물질을 형성하며;상기 스페이서 물질을 식각하여, 상기 상부 절연막의 저면 일부분과 콘택되는 상기 스페이서를 상기 하부 절연막의 상기 노출된 측벽 일부분상에 형성하고; 및상기 희생막을 제거하는 것을 포함하는 반도체 장치의 제조방법.
- 제 4 항에 있어서, 상기 희생막을 형성하는 것은상기 콘택홀이 완전히 매립되도록 상기 상부 절연막상에 상기 희생막을 형성하고; 및 상기 하부 절연막의 상기 측벽 일부분이 노출되도록 상기 희생막을 제거하는 것을 포함하거나,또는 상기 희생막을 형성하는 것은상기 하부 절연막의 상기 측벽 일부분이 노출되도록 상기 콘택홀의 일부분내에 상기 희생막을 형성하고: 및 상기 희생막을 열처리하여 리플로우시켜 주는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서, 상기 희생막은 SOH 또는 포토레지스트 물질을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서, 상기 스페이서 물질은 질화막, 산화막 또는 폴리실리콘막으로부터 선택되는 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서, 상기 반도체 기판은 적어도 상기 기판상에 순차 배열된 배선 패턴과 캡핑막 그리고 상기 배선패턴과 캡핑막의 측벽에 형성된 스페이서를 구비하는 배선 구조물을 포함하며,상기 콘택홀은 셀프 얼라인 콘택홀을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서, 상기 희생막을 형성하는 것은, 상기 기판의 상면에 대해 상기 희생막의 상면이 상기 캡핑막의 상면보다 더 높게 배열되도록, 상기 콘택홀내에 희생막을 매립하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서, 상기 스페이서를 형성하는 것은상기 절연막 및 상기 반도체 기판의 상기 노출된 일부분상에 폴리실리콘막을 형성하고; 및상기 폴리실리콘막을 식각하여 상기 하부 절연막의 측벽상에 배열되고, 상기 기판의 상기 노출된 일부분과 상기 상부 절연막의 저면 일부분과 콘택되는 상기 스페이서를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080110031A KR101497546B1 (ko) | 2008-11-06 | 2008-11-06 | 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법 |
| US12/575,682 US7875551B2 (en) | 2008-11-06 | 2009-10-08 | Methods of forming integrated circuit devices using contact hole spacers to improve contact isolation |
| US12/965,091 US8053358B2 (en) | 2008-11-06 | 2010-12-10 | Methods of forming integrated circuit devices using contact hole spacers to improve contact isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080110031A KR101497546B1 (ko) | 2008-11-06 | 2008-11-06 | 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100050911A true KR20100050911A (ko) | 2010-05-14 |
| KR101497546B1 KR101497546B1 (ko) | 2015-03-03 |
Family
ID=42131942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080110031A KR101497546B1 (ko) | 2008-11-06 | 2008-11-06 | 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7875551B2 (ko) |
| KR (1) | KR101497546B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9425148B2 (en) | 2012-03-21 | 2016-08-23 | Samsung Electronics Co., Ltd. | Semiconductor devices having contacts with intervening spacers and method for fabricating the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101615654B1 (ko) * | 2010-05-14 | 2016-05-12 | 삼성전자주식회사 | 반도체 소자의 형성방법 |
| US8409956B1 (en) | 2011-10-27 | 2013-04-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices using self-aligned contact formation techniques |
| CN105575904B (zh) * | 2014-10-09 | 2018-11-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和电子装置 |
| KR20170020604A (ko) * | 2015-08-12 | 2017-02-23 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| EP3353813B1 (en) * | 2015-09-25 | 2024-06-05 | Intel Corporation | Semiconductor device contacts with increased contact area |
| US11107933B2 (en) * | 2018-03-06 | 2021-08-31 | Teresa Oh | Two-terminal device and lighting device using the same |
| KR20210090416A (ko) | 2020-01-10 | 2021-07-20 | 삼성전자주식회사 | 자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354499A (ja) | 1998-04-07 | 1999-12-24 | Oki Electric Ind Co Ltd | コンタクトホール等の形成方法 |
| US6501141B1 (en) * | 2001-08-13 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Self-aligned contact with improved isolation and method for forming |
| KR100418573B1 (ko) * | 2001-09-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| KR20040003960A (ko) * | 2002-07-05 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 장치의 형성방법 |
| JP3976703B2 (ja) | 2003-04-30 | 2007-09-19 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100726148B1 (ko) * | 2005-04-29 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20080002063A (ko) * | 2006-06-30 | 2008-01-04 | 삼성전자주식회사 | 콘택홀 형성 방법 및 이를 이용한 상변화 메모리 소자 형성방법 |
| JP2009152361A (ja) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2008
- 2008-11-06 KR KR1020080110031A patent/KR101497546B1/ko active IP Right Grant
-
2009
- 2009-10-08 US US12/575,682 patent/US7875551B2/en active Active
-
2010
- 2010-12-10 US US12/965,091 patent/US8053358B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9425148B2 (en) | 2012-03-21 | 2016-08-23 | Samsung Electronics Co., Ltd. | Semiconductor devices having contacts with intervening spacers and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US7875551B2 (en) | 2011-01-25 |
| US20100112803A1 (en) | 2010-05-06 |
| KR101497546B1 (ko) | 2015-03-03 |
| US20110104889A1 (en) | 2011-05-05 |
| US8053358B2 (en) | 2011-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100553835B1 (ko) | 캐패시터 및 그 제조 방법 | |
| US6649508B1 (en) | Methods of forming self-aligned contact structures in semiconductor integrated circuit devices | |
| KR20030034501A (ko) | 반도체소자의 도전배선 형성방법 | |
| KR20100050911A (ko) | 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법 | |
| KR100299594B1 (ko) | 디램 장치의 제조 방법 | |
| KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| KR100791343B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP4401156B2 (ja) | 半導体素子の製造方法 | |
| KR100702785B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100895374B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101204919B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100701422B1 (ko) | 케미컬 어택을 방지할 수 있는 반도체소자 및 그 제조 방법 | |
| KR20110077380A (ko) | 반도체 소자의 제조 방법 | |
| KR20050046428A (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법 | |
| KR100772077B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20050024977A (ko) | 자기 정렬된 콘택홀을 갖는 반도체 소자 및 그 형성 방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100312386B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100910221B1 (ko) | 반도체 소자의 스토리지노드 콘택 형성 방법 | |
| KR100349345B1 (ko) | 반도체 장치의 비트라인 및 그 제조방법 | |
| KR20010054870A (ko) | 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법 | |
| KR20090000327A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20060000964A (ko) | 반도체 장치의 제조방법 | |
| KR20060074995A (ko) | 반도체 소자의 딥 컨택홀 형성방법 | |
| KR20100025715A (ko) | 반도체 소자의 게이트 패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |