KR20100044033A - Method for manufacturing capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터를 포함하는 반도체 소자의 동작 신뢰성 및 제조 수율을 높일 수 있는 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to a manufacturing method capable of increasing operational reliability and manufacturing yield of a semiconductor device including a capacitor.
반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(Dynamic Random Access Memory, DRAM)은 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 데이터를 보호하기 위해 디램은 리프레쉬를 계속해주어야 하는 단점이 있지만 메모리 셀(Memory cell) 당 제조 원가가 낮고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.A semiconductor memory device stores information such as data and program instructions. The semiconductor memory device is largely divided into DRAM and SRAM. Here, DRAM (Dynamic Random Access Memory, DRAM) is a memory that can read the stored information and other information, and can read and write information, but periodically during a period of power supply information If you do not rewrite the memory, the memory will be lost. In order to protect data, DRAM needs to continue refreshing, but it is widely used as a large-capacity memory because the manufacturing cost per memory cell is low and the density can be increased.
일반적으로 디램 내 하나의 기억소자, 즉 단위 셀은 1개의 트랜지스터와 1개의 캐패시터로 구성되어 있다. 여기서, 캐패시터는 두 개의 전극 사이에 유전체 막(Dielectric)이 개재된 구조를 가진다. 캐패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 지금까지 정전용량이 높은 캐패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 제안되었다. In general, one memory device in a DRAM, that is, a unit cell is composed of one transistor and one capacitor. Here, the capacitor has a structure in which a dielectric film (Dielectric) is interposed between two electrodes. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film, and inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film. Until now, a method of using a dielectric film having a high dielectric constant, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, or a method of reducing the distance between electrodes has been proposed to manufacture a capacitor having high capacitance.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 하부 전극 표면적의 감소 등으로 인한 충분한 정전용량을 확보할 수 있는 캐패시터를 제조하는 것이 더욱 어려워지고 있다. 또한, 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 전극 표면적을 증가시키지 않고 유전율만을 증가시키는 것은 한계가 있다. 이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 결과, 전극 표면적을 증가시키기 위해 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터가 개발되었다.However, as device sizes gradually decrease due to an increase in the degree of integration of semiconductor memory devices, it becomes more difficult to manufacture capacitors capable of securing sufficient capacitance due to a decrease in surface area of the lower electrode. In addition, it is limited to increase the dielectric constant only without increasing the electrode surface area of the capacitor in order to increase the capacitance of the capacitor. Accordingly, researches to improve the structure of the lower electrode have been continuously conducted. As a result, a concave type or a cylinder type capacitor having a three-dimensional structure has been developed to increase the electrode surface area.
도 1a 내지 도 1f는 종래 기술에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art.
도 1a 및 도 1b를 참조하면, 셀 영역(1000a) 및 페리 영역(1000b)이 구비된 반도체 기판(100) 상부에 절연막(110)을 형성하고, 절연막(110)을 식각하여 하부 전극 콘택 플러그(120)를 형성한다. 하부 전극 콘택 플러그(120)를 포함하는 전면에 희생막(130)을 형성하고, 희생막(130)을 국부적으로 식각하여 하부 전극 형성을 위한 트렌치 구조의 하부 전극 영역(140)을 형성한다. 이 후, 하부 전극 영역(140)의 밑면과 측면을 포함하는 전면에 하부 전극용 도전층(150)을 형성한다.1A and 1B, an
도 1c를 참조하면, 하부 전극용 도전층(150)에 전면 건식 식각 혹은 평탄화 식각 공정을 실시한다. 여기서, 건식 식각은 희생막(130)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층(150)을 분리하여 복수의 하부 전극 콘택 플러그(120)와 각각 연결되는 복수의 하부 전극(160)을 형성한다. 이러한 공정을 통상적으로 하부 전극(160) 분리 공정이라 한다.Referring to FIG. 1C, the entire dry etching or planarization etching process may be performed on the lower electrode
도 1d를 참조하면, 희생막(130)을 딥 아웃(Dip out) 공정으로 제거한다. 이때, 희생막(130)을 제거하고 난 후, 하부 전극은 실린더(cylinder) 형태나 필러(Pillar) 형태가 바람직하다. 이후, 하부 전극(160)을 포함한 전체 표면상에 유전막(미도시)을 증착하고 유전막 상부에 상부 전극(170)을 형성하여 캐패시터를 완성한다.Referring to FIG. 1D, the
도 1e 및 도 1f를 참조하면, 상부 전극(170) 상에 감광막을 형성한 후, 셀 영역을 노출하는 마스크(175)를 이용한 노광 및 현상 공정으로 감광막 패턴(180)을 형성한다. 감광막 패턴(180)을 마스크로 상부 전극(170)을 식각하여 상부 전극(170)을 매트(Mat) 단위로 분리한다.1E and 1F, after the photoresist film is formed on the
이때, 감광막 패턴(180)은 셀 영역(1000a)의 캐패시터의 종횡비가 커짐에 따른 단차로 인하여 경사지게 증착된다. 셀 영역(1000a)을 노출하는 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴 형성 시 이러한 경사진 감광막 패턴(180)으로 인하여 감광막 잔유물(190)이 남아 결함(Defect)을 유발한다.In this case, the
도 2는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법의 문제점을 도시한 사진도들이다.2 is a photograph showing a problem of a capacitor manufacturing method of a semiconductor device according to the prior art.
도 2를 참조하면, 매트(Mat)와 매트(Mat) 사이에 감광막 잔유물(200)이 남는 문제점을 도시한 사진도이다.Referring to FIG. 2, it is a photograph showing a problem in which the
전술한 반도체 소자의 제조 방법에서, 매트(Mat) 단위로 분리하기 위해 상부 전극 상에 형성된 감광막 패턴을 매트 단위로 분리 후 제거할 때 캐패시터들로 인한 단차 때문에 감광막 패턴이 완전히 제거되지 않아 결함을 유발시킨다. 이는 감광막 패턴의 잔유물이 남게 되면 상부 전극이 매트 단위로 완전하게 절연되는 것을 막기 때문이다. 구체적으로 설명하면, 매트와 매트 사이에는 메탈 라인과 메탈 콘택홀을 통해서 캐패시터 하부의 비트라인에 전력을 공급하는데 이러한 감광막 패턴의 잔유물은 매트 주변에 남아서 메탈 콘택홀을 통해 비트라인에 전력을 공급하는 것이 아닌 상부 전극으로 잘못 연결하여 전력 공급을 차단할 수 있다. In the above-described method of manufacturing a semiconductor device, when the photoresist pattern formed on the upper electrode is separated and then removed by the mat unit to separate the mat, the photoresist pattern is not completely removed due to the step difference caused by the capacitors. Let's do it. This is because when the residue of the photoresist pattern is left, the upper electrode is prevented from being completely insulated by the mat unit. Specifically, the mat and the mat supply power to the bit line under the capacitor through the metal line and the metal contact hole. The residue of the photoresist pattern remains around the mat to supply power to the bit line through the metal contact hole. The power supply can be cut off by connecting incorrectly to the upper electrode.
이렇듯, 디램 소자는 매트 단위로 상부 전극에 바이어스(Bias)를 걸어주어 전하를 캐패시터에 저장하는데 매트 단위로 절연이 되지 않으면 캐패시터가 정상적으로 동작을 하지 않는다. 이에 따라, 반도체 소자의 수율이 감소 되는 단점을 가진다.As described above, the DRAM device applies a bias to the upper electrode in a mat unit to store charges in the capacitor, but the capacitor does not operate normally unless it is insulated in the mat unit. Accordingly, the yield of the semiconductor device is reduced.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 상부 전극 형성 후 절연막을 증착하고 셀 영역만 차광하는 마스크를 이용하여 상부 전극을 제거하여 매트 단위로 분리함으로써 캐패시터의 종횡비가 커짐에 따라 발생한 단차로 인해 감광막 패턴이 제거되지 않아 잔유물이 남는 현상을 방지하기 위한 반도체 소자의 제조 방법을 제공한다. In order to solve the above-mentioned problems, the present invention uses a mask that deposits an insulating film after forming the upper electrode and removes the upper electrode by a mat unit by using a mask that shields only the cell region, thereby separating the upper electrode into a step. The present invention provides a method of manufacturing a semiconductor device for preventing a phenomenon in which residues remain because a photoresist pattern is not removed.
본 발명은 반도체 기판상에 캐패시터용 상부 전극 물질을 형성하는 단계,상기 상부 전극 물질을 포함한 전체 표면상에 절연막을 형성하는 단계 및 상부 전극 마스크로 상기 절연막 및 상기 상부 전극 물질을 식각하여 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.The present invention provides a method of forming an upper electrode material for a capacitor on a semiconductor substrate, forming an insulating film on an entire surface including the upper electrode material, and etching the insulating film and the upper electrode material with an upper electrode mask to form an upper electrode. It provides a method for manufacturing a capacitor of a semiconductor device comprising the step of forming.
바람직하게는, 상기 절연막은 산화막으로 형성하는 것을 특징으로 한다.Preferably, the insulating film is formed of an oxide film.
바람직하게는, 상기 절연막은 캐패시터 높이보다 더 두껍게 증착하는 것을 특징으로 한다.Preferably, the insulating film is characterized in that the deposition thicker than the capacitor height.
바람직하게는, 상기 절연막을 평탄화 식각하는 단계를 더 포함한다.Preferably, the method further comprises planarizing etching the insulating film.
바람직하게는, 상기 절연막 상에 하드마스크층을 더 포함한다.Preferably, further comprising a hard mask layer on the insulating film.
바람직하게는, 상기 하드마스크층은 SOC(Spin on carbon)막을 포함하는 것을 특징으로 한다.Preferably, the hard mask layer is characterized in that it comprises a spin on carbon (SOC) film.
바람직하게는, 상기 반도체 기판상에 희생막을 형성하는 단계, 상기 희생막 을 식각하여 하부 전극 영역을 형성하는 단계,상기 하부 전극 영역에 도전층을 형성하는 단계, 상기 도전층을 평탄화 식각을 통해 분리하여 하부 전극을 형성하는 단계 및 상기 하부 전극을 포함한 전체 표면상에 유전막을 형성하는 단계를 더 포함한다.Preferably, forming a sacrificial layer on the semiconductor substrate, etching the sacrificial layer to form a lower electrode region, forming a conductive layer in the lower electrode region, and separating the conductive layer through planarization etching. Forming a lower electrode and forming a dielectric film on the entire surface including the lower electrode.
바람직하게는, 상기 희생막은 산화막을 포함한다.Preferably, the sacrificial film includes an oxide film.
바람직하게는, 상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 한다.Preferably, the conductive layer is formed of Ti / TiN.
바람직하게는, 상기 하부 전극은 실린더(cylinder) 형태 또는 필러(Pillar) 형태로 형성되는 것을 특징으로 한다.Preferably, the lower electrode is characterized in that formed in the form of a cylinder (cylinder) or filler (Pillar).
본 발명은 상부 전극 상에 절연막을 증착한 후 셀 영역만 차광하는 마스크를 이용하여 패터닝된 감광막을 사용하여 절연막 및 상부 전극을 제거하고 매트 단위로 분리 후 감광막 패턴을 제거할 때 캐패시터로 인한 단차 때문에 잔유물이 남는 현상을 방지함으로써 반도체 소자의 결함을 줄일 수 있는 장점을 가진다.According to the present invention, when the insulating film is deposited on the upper electrode and then the photoresist is patterned using a mask that shields only the cell region, the step is caused by the capacitor when the insulating film and the upper electrode are removed, and the photosensitive film pattern is removed after separation by the mat unit. By preventing the remaining of the residue has the advantage of reducing the defects of the semiconductor device.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and where it is mentioned that the layer is on another layer or substrate, it may be formed directly on another layer or substrate, or A third layer may be interposed between them.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도 3a 및 도 3b를 참조하면, 셀 영역(3000a)과 페리 영역(3000b)이 구비된 반도체 기판(300) 상부에 절연막(310)을 형성하고, 절연막(310)을 식각하여 하부 전극 콘택 플러그(320)를 형성한다. 하부 전극 콘택 플러그(320)를 포함하는 전면에 희생막(330)을 형성하고, 희생막(330)을 국부적으로 식각하여 하부 전극 형성을 위한 트렌치 구조의 하부 전극 영역(340)을 형성한다. 이 후, 하부 전극 영역(340)의 밑면과 측면을 포함하는 전면에 하부 전극용 도전층(350)을 형성한다.Referring to FIGS. 3A and 3B, an
도 3c를 참조하면, 하부 전극용 도전층(350)에 전면 건식 식각 혹은 평탄화 식각 공정을 실시한다. 여기서, 건식 식각은 희생막(330)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층(350)을 분리하여 복수의 하부 전극 콘택 플러그(320)와 각각 연결되는 복수의 하부 전극(360)을 형성한다. Referring to FIG. 3C, the entire dry etching or planarization etching process is performed on the lower
도 3d를 참조하면, 희생막(330)은 딥 아웃(Dip out) 공정으로 제거한다. 이때, 희생막(330)을 제거한 후의 하부 전극(360)은 실린더(cylinder) 형태나 필러(Pillar) 형태가 바람직하다. 하부 전극(360)을 포함한 전체 표면상에 유전막(미도시)을 증착하고, 유전막 상부에 상부 전극(370)을 형성하여 캐패시터를 완성한다.Referring to FIG. 3D, the
도 3e 및 도 3f를 참조하면, 상부 전극(370)을 포함한 전체 표면상에 절연막(390)을 증착한 후 평탄화 식각한다. 이때, 절연막(390)은 산화막으로 형성하는 것이 바람직하다. 또한, 절연막(390)은 매트(Mat)와 매트(Mat) 사이를 분리하기 위한 식각 공정 전에 발생하는 감광막 패턴의 경사진 현상 및 감광막의 잔유물이 남아서 발생하는 결함(Defect)을 방지하기 위하여 상부 전극(370) 및 페리 영역(3000b) 상에 증착된다. 여기서, 셀 영역(3000a)의 캐패시터와 페리 영역(3000b) 간의 단차를 줄이고 후속 공정으로 형성될 감광막 패턴의 잔유물이 발생하지 않도록 절연막(390)을 평탄화 식각한다.3E and 3F, an insulating
이후, 절연막(390) 상에 감광막을 형성한 후, 셀 영역(3000a)을 노출하는 마스크(375)를 이용한 노광 및 현상 공정으로 감광막 패턴(380)을 형성한다. 감광막 패턴(380)을 마스크로 절연막(390) 및 상부 전극(370)을 식각하여 상부 전극(370)을 매트(Mat) 단위로 분리한다.Subsequently, after the photoresist layer is formed on the insulating
전술한 바와 같이, 본 발명은 반도체 기판상에 캐패시터용 상부 전극 물질을 형성하는 단계,상기 상부 전극 물질을 포함한 전체 표면상에 절연막을 형성하는 단계 및 상부 전극 마스크로 상기 절연막 및 상기 상부 전극 물질을 식각하여 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다. 이러한 본 발명은 상부 전극 상에 절연막을 증착한 다음에 평탄화 공정을 실시한 후 셀 영역만 차광하는 마스크를 이용하여 패터닝된 감광막을 사용하여 절연막을 제거한다. 이를 통해 매트 단위로 상부 전극을 분리한 후 매트 영역에 캐패시터로 인한 단차 때문에 감광막 패턴의 잔유물이 남는 현상을 방지함으로써 매트 단위로 절연이 되지 않아 발생하는 반도체 소자의 동작 결함을 줄일 수 있는 장점을 가진다.As described above, the present invention includes forming an upper electrode material for a capacitor on a semiconductor substrate, forming an insulating film on the entire surface including the upper electrode material, and forming the insulating film and the upper electrode material with an upper electrode mask. It provides a method of manufacturing a capacitor of a semiconductor device comprising etching to form an upper electrode. The present invention removes the insulating film by depositing an insulating film on the upper electrode and then performing a planarization process and using a photosensitive film patterned using a mask that shields only the cell region. Through this, the upper electrode is separated by the mat unit, thereby preventing the remaining of the photoresist pattern due to the step difference caused by the capacitor in the mat area, thereby reducing the operational defect of the semiconductor device caused by the insulation not formed by the mat unit. .
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들.1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도 2는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법의 문제점을 도시한 사진도들.Figure 2 is a photograph showing the problem of the capacitor manufacturing method of the semiconductor device according to the prior art.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들.3A to 3F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080103329A KR20100044033A (en) | 2008-10-21 | 2008-10-21 | Method for manufacturing capacitor of semiconductor device |
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US8581363B2 (en) | 2011-06-02 | 2013-11-12 | Samsung Electronics Co., Ltd | Phase-change memory device including a vertically-stacked capacitor and a method of the same |
US8716833B2 (en) | 2011-11-23 | 2014-05-06 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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