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KR20100043484A - 더미 트랜지스터를 갖는 플래시 메모리 장치 - Google Patents

더미 트랜지스터를 갖는 플래시 메모리 장치 Download PDF

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Publication number
KR20100043484A
KR20100043484A KR1020080102536A KR20080102536A KR20100043484A KR 20100043484 A KR20100043484 A KR 20100043484A KR 1020080102536 A KR1020080102536 A KR 1020080102536A KR 20080102536 A KR20080102536 A KR 20080102536A KR 20100043484 A KR20100043484 A KR 20100043484A
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KR
South Korea
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dummy
transistor
memory cell
voltage
cell string
Prior art date
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KR1020080102536A
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KR101478149B1 (ko
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강명곤
박기태
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 더미 트랜지스터를 갖는 플래시 메모리 장치에 관한 것이다.
본 발명에 따른 플래시 메모리 장치는 제 1 및 제 2 더미 트랜지스터를 통해 비트 라인에 연결된 제 1 메모리 셀 스트링; 및 제 3 및 제 4 더미 트랜지스터를 통해 상기 비트 라인에 연결된 제 2 메모리 셀 스트링을 포함하되, 상기 제 1 및 제 3 더미 트랜지스터는 제 1 더미 워드 라인에 연결되고, 상기 제 2 및 제 4 더미 트랜지스터는 제 2 더미 워드 라인에 연결되며, 상기 제 1 및 제 3 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되고, 상기 제 2 및 제 4 더미 트랜지스터의 문턱 전압은 서로 다르게 설정된다.
본 발명에 따른 플래시 메모리 장치는 공통 비트 라인 구조의 메모리 셀 스트링을 선택하기 위해 더미 트랜지스터를 사용한다. 따라서 스트링 선택 트랜지스터를 배치하기 위한 영역이 요구되지 않는다. 본 발명에 따르면 플래시 메모리 장치의 집적도가 향상되고, 제조 비용이 감소한다.

Description

더미 트랜지스터를 갖는 플래시 메모리 장치{FLASH MEMORY DEVICE HAVING DUMMY TRANSISTOR}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 더미 트랜지스터를 갖는 플래시 메모리 장치에 관한 것이다.
데이터의 유지를 위한 전원 공급을 요하지 않고 전기적으로 소거(erase) 및 프로그램(program) 가능한 반도체 메모리 장치들에 대한 요구가 점차 커지고 있다. 또한, 반도체 메모리 장치의 저장 용량을 높이는 것이 요구된다. 플래시(flash) 메모리 장치는 전원 공급 없이도 큰 저장 용량을 제공한다. 전원이 차단되는 경우에도 데이터가 유지되기 때문에, 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들(예를 들어, 휴대용 전자 장치)에 널리 사용된다.
반도체 메모리 장치의 저장 용량은 증가하여 왔다. 저장 용량은 반도체 메모리 장치의 집적도에 비례한다. 이른바 '황의 법칙(Hwang's law)'에 따라, 반도체 메모리 장치의 집적도는 1년마다 두 배씩 증가하였다. 따라서, 더 큰 저장 용량을 가지는 반도체 메모리 장치를 생산하는 것이 가능해졌다. 그러나, 통신망의 발달로 데이터의 교환이 활발해짐에 따라 데이터의 크기도 증가하고 있다. 증가한 데이터 를 저장하기 위해서, 반도체 메모리 장치의 집적도가 더욱 향상될 것이 요구된다.
본 발명의 목적은 공통 비트 라인 구조에서 메모리 셀 스트링을 선택하기 위해 더미 트랜지스터를 사용함으로써 반도체 메모리 장치의 집적도를 향상시키는 데 있다.
본 발명에 따른 플래시 메모리 장치는 제 1 및 제 2 더미 트랜지스터를 통해 비트 라인에 연결된 제 1 메모리 셀 스트링; 및 제 3 및 제 4 더미 트랜지스터를 통해 상기 비트 라인에 연결된 제 2 메모리 셀 스트링을 포함하되, 상기 제 1 및 제 3 더미 트랜지스터는 제 1 더미 워드 라인에 연결되고, 상기 제 2 및 제 4 더미 트랜지스터는 제 2 더미 워드 라인에 연결되며, 상기 제 1 및 제 3 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되고, 상기 제 2 및 제 4 더미 트랜지스터의 문턱 전압은 서로 다르게 설정된다.
실시 예로서, 상기 제 1 및 제 4 더미 트랜지스터는 양의 문턱 전압을 갖도록 프로그램된다. 상기 제 1 및 제 4 더미 트랜지스터에 대한 프로그램 동작은 상기 플래시 메모리 장치에 대한 소거 동작 완료 후에 수행된다. 상기 제 2 및 제 3 더미 트랜지스터는 음의 문턱 전압을 갖는다.
다른 실시 예로서, 상기 제 1 메모리 셀 스트링은 접지 선택 라인에 연결된 제 1 접지 선택 트랜지스터를 더 포함하고, 상기 제 2 메모리 셀 스트링은 접지 선 택 라인에 연결된 제 2 접지 선택 트랜지스터를 더 포함하며, 상기 제 1 접지 선택 트랜지스터는 제 1 공통 소오스 라인에 연결되고, 상기 제 2 접지 선택 트랜지스터는 제 2 공통 소오스 라인에 연결된다. 상기 제 1 더미 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 프로그램 전압이 인가되고, 상기 제 2 더미 워드 라인에 패스 전압이 인가되고, 상기 제 1 공통 소오스 라인에 접지 전압이 인가된다. 상기 제 4 더미 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 패스 전압이 인가되고, 상기 제 2 더미 워드 라인에 프로그램 전압이 인가되고, 상기 제 2 공통 소오스 라인에 접지 전압이 인가된다.
다른 실시 예로서, 상기 제 1 메모리 셀 스트링은 복수의 플로팅 게이트 트랜지스터들을 포함하고, 상기 플로팅 게이트 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 상기 제 1 더미 트랜지스터의 문턱 전압보다 높은 전압이 인가되고, 상기 제 2 더미 워드 라인에 접지 전압이 인가되고, 상기 제 2 공통 소오스 라인에 접지 전압이 인가된다. 상기 제 1 메모리 셀 스트링에 포함된 상기 플로팅 게이트 트랜지스터를 프로그램하기 전에 상기 제 2 메모리 셀 스트링의 채널 전압을 상승시킨다.
다른 실시 예로서, 상기 제 2 메모리 셀 스트링은 복수의 플로팅 게이트 트랜지스터들을 포함하고, 상기 플로팅 게이트 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 접지 전압이 인가되고, 상기 제 2 더미 워드 라인에 상기 제 4 더미 트랜지스터의 문턱 전압보다 높은 전압이 인가되고, 상기 제 1 공통 소오스 라인에 접지 전압이 인가된다. 상기 제 2 메모리 셀 스트링에 포함된 상기 플로팅 게이트 트랜지스터를 프로그램하기 전에 상기 제 1 메모리 셀 스트링의 채널 전압을 상승시킨다.
다른 실시 예로서, 상기 제 1 메모리 셀 스트링은 제 5 및 제 6 더미 트랜지스터를 통해 상기 제 1 접지 선택 트랜지스터에 연결되고, 상기 제 2 메모리 셀 스트링은 제 7 및 제 8 더미 트랜지스터를 통해 상기 제 2 접지 트랜지스터에 연결된다. 상기 제 5 및 제 7 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되고, 상기 제 6 및 제 8 더미 트랜지스터의 문턱 전압은 서로 다르게 설정된다. 상기 제 5 및 제 8 더미 트랜지스터는 양의 문턱 전압을 갖도록 프로그램된다. 상기 제 6 및 제 7 더미 트랜지스터는 음의 문턱 전압을 갖는다.
본 발명에 따른 플래시 메모리 장치는 공통 비트 라인 구조의 메모리 셀 스트링을 선택하기 위해 더미 트랜지스터를 사용한다. 따라서 스트링 선택 트랜지스터를 배치하기 위한 영역이 요구되지 않는다. 본 발명에 따르면 플래시 메모리 장치의 집적도가 향상되고, 제조 비용이 감소한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
도 1은 일반적인 낸드 구조의 플래시 메모리를 보여주는 회로도이다. 도 1을 참조하면, 플래시 메모리는 복수의 메모리 셀 스트링을 포함한다. 예시적으로 두 개의 메모리 셀 스트링들이 도시되었으나 플래시 메모리는 두 개 이상의 메모리 셀 스트링들을 포함할 수 있다. 각각의 메모리 셀 스트링에는 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(string select transistor; SST)와 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(ground select transistor; GST)가 구비된다. 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에는 복수 개의 플로팅 게이트 트랜지스터(floating gate transistor)들이 직렬로 연결된다. 플로팅 게이트 트랜지스터들은 인접한 플로팅 게이트 트랜지스터와 소오스(source)-드레인(drain) 단자를 공유하여 구성된다. 그리고, 각각의 메모리 셀 스트링에는 복수의 워드 라인들이 교차하도록 배열된다. 각각의 워드 라인에는 대응하는 행(row)에 배열된 복수 개의 플로팅 게이트 트랜지스터의 제어 게이트(control gate)들이 공통으로 연결된다. 각각의 메모리 셀 스트링은 비트 라인에 연결된다.
도 2는 도 1에 도시된 플래시 메모리를 자세히 보여주는 도면이다. 도 2를 참조하면, 비트 라인 컨택(BLC)에 인접하여 스트링 선택 라인(SSL)이 형성된다. 스트링 선택 라인(SSL)에 인접하여 워드 라인들이 형성된다. 도시된 바와 같이, 메모리 셀 스트링들이 비트 라인을 공유하지 않기 때문에 불휘발성 메모리의 집적도가 저하된다. 메모리 셀 스트링마다 비트 라인이 구비되어야 하기 때문이다. 이러한 문제를 해결하기 위하여 공통 비트 라인 구조가 개발되었다.
도 3은 공통 비트 라인 구조가 적용된 플래시 메모리를 보여주는 도면이다. 도 3을 참조하면, 플래시 메모리는 복수의 메모리 셀 스트링을 포함한다. 예시적으로 두 개의 메모리 셀 스트링들이 도시되었으나 플래시 메모리는 두 개 이상의 메모리 셀 스트링들을 포함할 수 있다. 각각의 메모리 셀 스트링에는 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)와 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST)가 구비된다. 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에는 복수 개의 플로팅 게이트 트랜지스터(floating gate transistor)들이 직렬로 연결된다. 플로팅 게이트 트랜지스터들은 인접한 플로팅 게이트 트랜지스터와 소오스(source)-드레인(drain) 단자를 서로 공유하여 구성된다. 그리고, 각각의 메모리 셀 스트링에는 복수의 워드 라인들이 교차하도록 배열된다. 각각의 워드 라인에는 대응하는 행(row)에 배열된 복수 개의 플로팅 게이트 트랜지스터의 제어 게이트(control gate)들이 공통으로 연결된다.
메모리 셀 스트링들은 스트링 선택 트랜지스터를 통하여 하나의 비트 라인에 연결된다. 예를 들어, 제 1 메모리 셀 스트링은 제 1 메모리 셀 스트링 선택 라 인(SSL1)에 연결된 스트링 선택 트랜지스터를 통해 비트 라인에 연결되고, 제 2 메모리 셀 스트링은 제 2 메모리 셀 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터를 통해 비트 라인에 연결된다.
도 4는 도 3에 도시된 플래시 메모리를 자세히 보여주는 도면이다. 도 4를 참조하면, 비트 라인 컨택(BLC)에 인접하여 스트링 선택 라인(SSL1, SSL2)들이 형성된다. 제 2 메모리 셀 스트링 선택 라인(SSL2)에 인접하여 워드 라인들이 형성된다. 도시된 바와 같이, 스트링 선택 라인(SSL1, SSL2)들의 폭은 워드 라인의 폭에 비해 훨씬 크다. 따라서, 플래시 메모리의 집적도가 저하된다.
도 5는 본 발명에 따른 공통 비트 라인 구조가 적용된 플래시 메모리를 보여주는 도면이다. 도 5를 참조하면, 두 개의 스트링들이 하나의 비트 라인을 공유한다. 각각의 메모리 셀 스트링은 하나의 스트링 선택 트랜지스터(SST), 두 개의 더미 트랜지스터, n개의 플로팅 게이트 트랜지스터들, 접지 선택 트랜지스터로 구성된다. 플로팅 게이트 트랜지스터는 전하의 형태로 데이터를 저장할 수 있다. 하나의 플로팅 게이트 트랜지스터는 1 비트 또는 멀티 비트 데이터를 저장할 수 있다. 제 1 및 제 3 더미 트랜지스터는 제 1 더미 워드 라인에 연결되고, 제 2 및 제 4 더미 트랜지스터는 제 1 더미 워드 라인에 연결된다.
본 발명에 있어서, 더미 트랜지스터에 의해 메모리 셀 스트링이 선택된다. 더미 트랜지스터들은 서로 다른 문턱 전압을 갖도록 프로그램된다. 예를 들어, 제 1 및 제 4 더미 트랜지스터는 양의 문턱 전압을 갖고, 제 2 및 제 3 더미 트랜지스터는 음의 문턱 전압을 가질 수 있다. 따라서, 제 1 더미 워드 라인에 양의 전압을 인가하고, 제 2 더미 워드 라인에 0V를 인가함으로써 제 1 메모리 셀 스트링을 비트 라인에 연결하는 것이 가능하다. 또한, 제 1 더미 워드 라인에 0V를 인가하고, 제 2 더미 워드 라인에 양의 전압을 인가함으로써 제 2 메모리 셀 스트링을 비트 라인에 연결하는 것이 가능하다. 단, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 제 1 및 제 4 더미 트랜지스터는 음의 문턱 전압을 갖고, 제 2 및 제 3 더미 트랜지스터는 양의 문턱 전압을 가질 수 있다.
그런데, 더미 트랜지스터들이 서로 다른 문턱 전압을 갖게 하기 위해서는 선택적으로 더미 트랜지스터를 프로그램할 것이 요구된다. 플래시 메모리에 있어서, 소거된 트랜지스터의 문턱 전압은 음의 값을 갖는다. 따라서, 플래시 메모리를 소거한 후, 선택적으로 일부 더미 트랜지스터만을 프로그램함으로써 더미 트랜지스터들의 문턱 전압을 조절할 수 있다. 본 발명에 있어서, 선택적으로 더미 트랜지스터를 프로그램하기 위해 접지 선택 트랜지스터(GST)에 연결된 공통 소오스 라인(CSL)이 분리된다. 따라서, 선택적으로 더미 트랜지스터를 프로그램하는 것이 가능하다. 더미 트랜지스터를 프로그램하는 방법은 후술 될 도면을 참조하여 자세히 설명될 것이다.
도 6은 도 5에 도시된 플래시 메모리를 자세히 보여주는 도면이다. 도 6을 참조하면, 두 개의 메모리 셀 스트링들이 하나의 비트 라인 컨택(BLC)을 공유한다. 비트 라인 컨택(BLC)은 비트 라인(도시되지 않음)에 연결될 것이다. 비트 라인 컨택(BLC)에 인접하여 스트링 선택 라인(SSL)이 형성된다. 스트링 선택 라인(SSL)에 인접하여 더미 워드 라인들(DWL1, DWL2)이 형성된다. 제 2 더미 워드 라인(DWL 2) 에 인접하여 워드 라인들이 형성된다.
본 실시 예에 있어서, 복수의 스트링 선택 라인 대신에 하나의 스트링 선택 라인(SSL)과 더미 워드 라인들(DWL1, DWL2)이 배치된다. 더미 워드 라인들(DWL1, DWL2)에 각각 연결된 더미 트랜지스터들을 이용하여 복수의 메모리 셀 스트링 중 하나의 메모리 셀 스트링을 선택할 수 있다. 더미 워드 라인들(DWL1, DWL2)의 폭의 합은 하나의 스트링 선택 라인(SSL)의 폭보다 작기 때문에 반도체 메모리 장치의 집적도가 향상된다. 또한, 더미 트랜지스터는 플로팅 게이트 트랜지스터와 동일한 공정으로 형성되기 때문에 반도체 메모리 장치의 생산 비용이 절감된다.
또한, 본 실시 예에 있어서, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)는 비트 라인으로의 전류 누설을 억제할 수 있다. 비트 라인으로의 전류 누설은 프로그램 디스터브(program disturb) 등의 문제를 야기할 수 있다. 따라서, 플래시 메모리의 신뢰성이 향상된다.
도 7은 본 발명에 따른 공통 비트 라인 구조가 적용된 플래시 메모리의 다른 실시 예를 보여주는 도면이다. 도 7을 참조하면, 두 개의 메모리 셀 스트링들이 하나의 비트 라인에 연결된다. 각 메모리 셀 스트링은 하나의 스트링 선택 트랜지스터, 두 개의 더미 트랜지스터들, n개의 플로팅 게이트 트랜지스터들, 접지 선택 트랜지스터로 구성된다. 스트링 선택 트랜지스터는 스트링 선택 라인에 연결된다. 제 1 더미 트랜지스터는 제 1 더미 워드 라인에 연결된다. 제 2 더미 트랜지스터는 제 2 더미 워드 라인에 연결된다. 플로팅 게이트 트랜지스터들은 각각 대응하는 워드 라인들에 연결된다. 접지 선택 트랜지스터는 접지 선택 라인에 연결된다. 각 접지 선택 트랜지스터의 소오스는 서로 다른 공통 소오스 라인에 연결된다.
본 발명에 있어서, 접지 선택 라인(GSL)에 인접하여 제 3 및 제 4 더미 워드 라인들(DWL3, DWL4)이 배치된다. 더미 워드 라인들(DWL3, DWL4)에 연결된 더미 트랜지스터들은 공통 소오스 라인으로의 전류 누설을 최소화할 수 있다. 공통 소오스 라인으로의 전류 누설은 프로그램 디스터브 등의 문제를 야기할 수 있다. 따라서, 플래시 메모리의 신뢰성이 향상된다. 또한, 더미 트랜지스터는 플로팅 게이트 트랜지스터와 동일한 공정으로 형성되기 때문에 반도체 메모리 장치의 생산 비용이 절감된다.
도 8은 본 발명에 따른 플래시 메모리의 제 1 더미 트랜지스터를 프로그램하기 위한 바이어스 조건을 보여주는 도면이다. 상술한 바와 같이, 더미 트랜지스터들이 서로 다른 문턱 전압을 갖게 하기 위해서는 선택적으로 더미 트랜지스터를 프로그램할 것이 요구된다. 플래시 메모리에 있어서, 소거된 트랜지스터의 문턱 전압은 음의 값을 갖는다. 따라서, 플래시 메모리를 소거한 후, 일부 더미 트랜지스터만을 프로그램함으로써 더미 트랜지스터들의 문턱 전압을 변경할 수 있다.
이하, 도 8을 참조하여 제 1 메모리 셀 스트링의 제 1 더미 워드 라인에 연결된 제 1 더미 트랜지스터(점선 부분)를 프로그램하는 경우가 설명될 것이다. 스트링 선택 라인(SSL)에는 Vcc 또는 0V가 인가된다. 스트링 선택 라인(SSL)에 Vcc가 인가되는 경우, 비트 라인(BL)으로의 전류 누설이 더욱 억제될 것이다. 제 1 더미 워드 라인에는 프로그램 전압이 인가된다. 제 2 더미 워드 라인 및 워드 라인들에는 패스 전압이 인가된다. 접지 선택 라인에는 전원 전압이 인가된다. 공통 소오스 라인 및 비트 라인에는 0V가 인가된다. 이러한 바이어스 조건 하에서 제 1 더미 트랜지스터(점선 부분)가 프로그램될 것이다. 프로그램에 의해 더미 트랜지스터의 문턱 전압은 양의 값을 갖게 될 것이다.
반면에, 제 2 공통 소오스 라인에는 전원 전압이 인가되기 때문에 제 2 메모리 셀 스트링에 연결된 트랜지스터들은 셀프 부스팅에 의해 프로그램되지 않는다. 일반적인 셀프 부스팅을 이용한 프로그램 금지 방법에 있어서, 접지 선택 트랜지스터(GST)의 게이트에 0V의 전압을 인가함으로써 그라운드 경로가 차단된다. 선택된 비트 라인에는 0V의 전압이 인가되고, 비선택된 비트 라인에는 프로그램 금지 전압 (program inhibition voltage)으로서 전원 전압(Vcc)이 인가된다. 동시에, 스트링 선택 트랜지스터의 게이트에 전원 전압을 인가함으로써 스트링 선택 트랜지스터의 소오스가(Vcc-Vth, Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된 후, 스트링 선택 트랜지스터는 사실상 차단된다(또는, 셧-오프된다). 그 다음에, 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드 라인들에 패스 전압(Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.
이와 반대로, 본 발명에 따른 셀프 부스팅 방법은 스트링 선택 트랜지스터의 게이트에 0V의 전압을 인가한다. 선택된 메모리 셀 스트링의 공통 소오스 라인에는 0V의 전압이 인가되고, 비선택된 메모리 셀 스트링에 연결된 공통 소오스 라인에는 프로그램 금지 전압 (program inhibition voltage)으로서 전원 전압(Vcc)이 인가된 다. 동시에, 접지 선택 트랜지스터의 게이트에 전원 전압을 인가함으로써 접지 선택 트랜지스터의 소오스가(Vcc-Vth, Vth는 접지 선택 트랜지스터의 문턱 전압)까지 충전된 후, 접지 선택 트랜지스터는 사실상 차단된다(또는, 셧-오프된다). 그 다음에, 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드 라인들에 패스 전압(Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다. 따라서, 제 2 메모리 셀 스트링에 연결된 더미 트랜지스터는 프로그램되지 않을 것이다. 결국, 더미 트랜지스터의 문턱 전압은 음의 값을 갖게 될 것이다.
도 9는 본 발명에 따른 플래시 메모리의 제 4 더미 트랜지스터를 프로그램하기 위한 바이어스 조건을 보여주는 도면이다. 이하, 도 9를 참조하여 제 2 메모리 셀 스트링의 제 2 더미 워드 라인에 연결된 제 2 더미 트랜지스터(점선 부분)를 프로그램하는 경우가 설명될 것이다. 스트링 선택 라인(SSL)에는 Vcc 또는 0V가 인가된다. 스트링 선택 라인(SSL)에 Vcc가 인가되는 경우, 비트 라인(BL)으로의 전류 누설이 더욱 억제될 것이다. 제 2 더미 워드 라인에는 프로그램 전압이 인가된다. 제 1 더미 워드 라인 및 워드 라인들에는 패스 전압이 인가된다. 접지 선택 라인에는 전원 전압이 인가된다. 제 2 공통 소오스 라인 및 비트 라인에는 0V가 인가된다. 이러한 바이어스 조건 하에서 제 4 더미 트랜지스터(점선 부분)가 프로그램될 것이다. 프로그램에 의해 제 4 더미 트랜지스터의 문턱 전압은 양의 값을 갖게 될 것이다.
반면에, 제 1 공통 소오스 라인에는 전원 전압이 인가되기 때문에 제 1 메모리 셀 스트링에 연결된 트랜지스터들은 셀프 부스팅에 의해 프로그램되지 않는다. 따라서, 제 1 메모리 셀 스트링에 연결된 제 2 더미 트랜지스터는 프로그램되지 않을 것이다.
도 10은 더미 트랜지스터가 프로그램되는 시점을 보여주는 순서도이다. 본 발명에 따른 제 1 및 제 4 더미 트랜지스터는 플래시 메모리의 소거 동작 이후에 프로그램된다. 도 10을 참조하면, S110 단계에서, 메모리 블록이 소거된다. 플래시 메모리에 있어서 소거 동작은 메모리 블록 단위로 수행될 수 있다. 또는, 복수의 메모리 블록들에 대해서 동시에 소거 동작이 수행될 수 있다. 소거 동작에 의해 더미 트랜지스터들과 플로팅 트랜지스터들의 문턱 전압은 낮아질 것이다. S120 단계에서, 제 1 및 제 4 더미 트랜지스터에 대한 프로그램 동작이 수행된다. 제 1 및 제 4 더미 트랜지스터에 대한 프로그램 방법은 도 8 및 도 9를 참조하여 이미 상세히 설명되었기 때문에 자세한 설명은 생략된다. 프로그램 동작에 의해 제 1 및 제 4 더미 트랜지스터의 문턱 전압은 상승한다. S130 단계에서, 플로팅 게이트 트랜지스터들에 대한 포스트-프로그램 동작이 수행된다. 포스트-프로그램 동작은 S110 단계에서의 소거 동작에 의한 과소거(overerase)를 보상하기 위해 수행된다. 경우에 따라, 포스트 프로그램 동작은 생략될 수 있다. S140 단계에서, 플로팅 게이트 트랜지스터들에 대한 프로그램 동작이 수행된다. 프로그램 동작에 의해 플로팅 게이트 트랜지스터의 문턱 전압은 상승할 것이다.
도 11은 본 발명에 따른 플래시 메모리의 플로팅 게이트 트랜지스터를 프로 그램하기 위한 바이어스 조건을 보여주는 도면이다. 이하, 도 11을 참조하여 제 2 메모리 셀 스트링의 n번째 워드 라인에 연결된 플로팅 게이트 트랜지스터(점선 부분)가 프로그램되는 경우가 설명될 것이다. 스트링 선택 라인(SSL)에는 Vcc 또는 0V가 인가된다. 스트링 선택 라인(SSL)에 Vcc가 인가되는 경우, 비트 라인(BL)으로의 전류 누설이 더욱 억제될 것이다. 제 1 더미 워드 라인에는 0V가 인가된다. 제 2 더미 워드 라인에는 Vdd+Vth가 인가된다. 따라서, 제 2 메모리 셀 스트링이 비트 라인에 연결된다. n번째 워드 라인에는 프로그램 전압이 인가된다. 나머지 워드 라인들에는 패스 전압이 인가된다. 접지 선택 라인에는 Vcc가 인가된다. 제 1 공통 소오스 라인에는 Vcc가 인가되고 제 2 공통 소오스 라인 및 비트 라인에는 0V가 인가된다. 이러한 바이어스 조건 하에서 플로팅 게이트 트랜지스터(점선 부분)가 프로그램될 것이다. 반면에, 제 1 메모리 셀 스트링은 비트 라인에 연결되지 않는다. 따라서, 제 1 메모리 셀 스트링에 연결된 플로팅 게이트 트랜지스터들은 셀프 부스팅에 의해 프로그램되지 않을 것이다.
그런데, 만약 제 1 메모리 셀 스트링의 제 1 워드 라인에 연결되어 있는 플로팅 게이트 트랜지스터가 이미 프로그램된 경우에는 제 1 공통 소오스 라인으로부터의 프로그램 금지 전압(Vcc)가 채널로 전달되지 않을 수 있다. 결국, 채널이 충분히 부스팅되지 않아 프로그램 디스터브가 발생할 수 있다.
도 12는 프로그램 디스터브를 방지하기 위한 프로그램 바이어스 조건을 보여주는 타이밍도이다. 이하, 제 2 메모리 셀 스트링의 n번째 워드 라인에 연결된 플로팅 게이트 트랜지스터(도 11의 점선 부분)가 프로그램되는 경우가 설명될 것이 다. 본 실시 예에 있어서, 제 2 메모리 셀 스트링이 프로그램되기에 앞서 제 1 메모리 셀 스트링의 채널 전압이 부스팅된다.
도 12를 참조하면, 본 실시 예에 따른 프로그램 방법은 제 1 단계 및 제 2 단계를 포함한다. 제 1 단계에서 제 1 메모리 셀 스트링의 채널 전압이 부스팅된다. 제 2 단계에서, 제 2 메모리 셀 스트링에 연결된 플로팅 게이트 트랜지스터가 프로그램된다.
제 1 단계에서, 스트링 선택 라인에 Vcc가 인가된다. 따라서, 스트링 선택 트랜지스터는 턴 온 된다. 제 1 더미 워드 라인에는 Vdd+Vth가 인가된다. 따라서, 제 1 및 제 3 더미 트랜지스터는 턴 온 된다. 제 2 더미 워드 라인에는 0V가 인가된다. 따라서, 제 2 더미 트랜지스터는 턴 온 되고, 제 4 더미 트랜지스터는 턴 오프 된다. 결국, 제 1 메모리 셀 스트링이 비트 라인에 연결된다. 비트 라인에는 Vcc가 인가된다. 접지 선택 라인에는 Vcc가 인가된다. 제 1 공통 소오스 라인에는 Vcc가 인가된다. 이와 같은 바이어스 조건에 의해 제 1 메모리 셀 스트링의 채널 전압이 상승한다.
제 2 단계에서, 스트링 선택 라인(SSL)에는 0V가 인가된다. 따라서, 스트링 선택 트랜지스터는 턴 오프 된다. 제 1 더미 워드 라인에는 0V가 인가된다. 따라서, 제 1 더미 트랜지스터는 턴 오프 되고, 제 3 더미 트랜지스터는 턴 온 된다. 제 2 더미 워드 라인에는 Vdd+Vth가 인가된다. 따라서, 제 2 및 제 3 더미 트랜지스터는 턴 온 된다. 비트 라인에는 0V가 인가된다. 접지 선택 라인에는 Vcc가 인가된다. 제 1 공통 소오스 라인에는 Vcc가 인가되고, 제 2 공통 소오스 라인에는 0V 가 된다. 이러한 바이어스 조건에 의해 플로팅 게이트 트랜지스터가 프로그램될 것이다. 반면에, 제 1 메모리 셀 스트링에 연결된 플로팅 게이트 트랜지스터들은 셀프 부스팅에 의해 프로그램되지 않을 것이다.
단, 본 발명의 범위는 이에 한정되지 않으며 상기 바이어스 조건은 필요에 따라 변경될 수 있다. 본 실시 예에 있어서, 비선택된 메모리 셀 스트링의 채널 전압을 상승시킨 후, 선택 메모리 셀 스트링 내의 플로팅 게이트 트랜지스터를 프로그램하는 것을 특징으로 한다. 이러한 목적을 달성하기 위해 바이어스 조건은 적절하게 변경될 수 있다.
도 13은 본 발명에 따른 불휘발성 메모리의 플로팅 게이트 트랜지스터를 독출하기 위한 바이어스 조건을 보여주는 도면이다. 도 13을 참조하면, 제 2 메모리 셀 스트링의 n번째 워드 라인에 연결된 플로팅 게이트 트랜지스터(점선 부분)를 독출하는 경우가 설명된다. 스트링 선택 라인(SSL)에는 0V가 인가된다. 제 1 더미 워드 라인에는 0V가 인가된다. 제 2 더미 워드 라인에는 Vdd+Vth가 인가된다. 따라서, 제 2 메모리 셀 스트링이 비트 라인에 연결된다. n번째 워드 라인에는 0V가 인가된다. 나머지 워드 라인들 및 접지 선택 라인에는 읽기 전압이 인가된다. 제 1 공통 소오스 라인에는 0V가 인가된다. 또는 읽기 디스터브를 방지하기 위해, 제 1 공통 소오스 라인은 0V보다 높은 레벨의 전압(예를 들어, 1.5V)이 인가될 수 있다. 제 1 공통 소오스 라인이 0V보다 높은 레벨의 전압으로 구동됨으로써 제 1 메모리 셀 스트링의 채널 전압이 상승한다. 따라서, 읽기 전압(Vread)에 의한 소프트 프로그램이 방지될 수 있다. 제 2 공통 소오스 라인에는 0V가 인가된다. 비트 라인에는 프리차지 전압(VBL)이 인가된다. 따라서, 플로팅 게이트 트랜지스터에 저장된 데이터가 독출될 수 있을 것이다. 반면에, 제 1 메모리 셀 스트링은 비트 라인에 연결되지 않는다. 따라서, 제 1 메모리 셀 스트링에 연결된 플로팅 게이트 트랜지스터들에 저장된 데이터는 독출되지 않을 것이다.
도 14는 본 발명에 따른 플래시 메모리를 포함한 컴퓨팅 시스템(100)을 개략적으로 보여주는 블록도이다. 도 14를 참조하면, 컴퓨팅 시스템(100)은 프로세서(110), 메모리 컨트롤러(120), 입력 장치들(130), 출력 장치들(140), 플래시 메모리(150), 그리고 주 기억 장치(160)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.
메모리 컨트롤러(120)와 플래시 메모리(150)는 메모리 카드를 구성할 수 있다. 그리고, 프로세서(110), 입력 장치들(130), 출력 장치들(140), 그리고 주 기억 장치(160)는 메모리 카드를 기억 장치로 사용하는 호스트를 구성할 수 있다. 본 발명에 따른 컴퓨팅 시스템(100)은 입력 장치들(130)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 플래시 메모리(150) 또는 주 기억 장치(160)에 저장된다.
프로세서(110)에 의한 처리 결과는 플래시 메모리(150) 또는 주 기억 장치(160)에 저장된다. 출력 장치들(140)은 플래시 메모리(150) 또는 주 기억 장치(160)에 저장된 데이터를 출력한다. 출력 장치들(140)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(140)는 디스플레이 또는 스피 커 등을 포함한다. 플래시 메모리(150)에는 본 발명에 따른 비트 라인 공유 구조가 적용될 것이다. 플래시 메모리(150)의 집적도 및 신뢰도가 향상됨에 따라 컴퓨팅 시스템(100)의 집적도 및 신뢰도 역시 향상될 것이다.
플래시 메모리(150), 그리고/또는 메모리 컨트롤러(120)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 플래시 메모리(150) 그리고/또는 컨트롤러(120)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(100)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(100)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(100)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 요구될 것이다.
도 15는 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다. 도 15를 참조하면, SSD 시스템(200)은 SSD 컨트롤러(210)와 플래시 메모리들(220~223)을 포함한다.
본 발명에 따른 반도체 메모리 시스템은 SSD(Solid State Drive)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래시 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비전력도 낮다는 장점을 가진다.
다시 도 15를 참조하면, 중앙처리장치(211)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 독출하여 호스트로 전송할지의 여부를 결정하고 제어한다. ATA 인터페이스(212)는 상술한 중앙처리장치(211)의 제어에 따라 호스트 측과 데이터를 교환한다. ATA 인터페이스(212)는 S-ATA(serial ATA) 규격 및 P-ATA(parallel ATA) 규격을 포함한다. ATA 인터페이스(212)는 호스트 측으로부터 명령어 및 어드레스를 패치하여 CPU 버스를 통해서 중앙처리장치(211)로 전달한다. ATA 인터페이스(212)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(211)의 제어에 따라 CPU 버스를 경유하지 않고 SRAM 캐시(213)를 통해 전달된다.
SRAM 캐시(213)는 호스트와 플래시 메모리들(220~223) 간의 이동 데이터를 일시 저장한다. 또한 SRAM 캐시(213)는 중앙처리장치(211)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. SRAM 캐시(213)는 일종의 버퍼 메모리로 간주할 수 있으며, 반드시 SRAM으로 구성할 필요는 없다. 플래시 인터페이스(214)는 저장 장치로 사용되는 불 휘발성 메모리들과 데이터를 주고받는다. 플래시 인터페이스(214)는 낸드 플래시 메모리, One-NAND 플래시 메모리, 혹은 멀티-레벨 플래시 메모리를 지원하도록 구성될 수 있다. 본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 일반적인 낸드 구조의 플래시 메모리를 보여주는 회로도이다.
도 2는 도 1에 도시된 플래시 메모리를 자세히 보여주는 도면이다.
도 3은 공통 비트 라인 구조가 적용된 플래시 메모리를 보여주는 도면이다.
도 4는 도 3에 도시된 플래시 메모리를 자세히 보여주는 도면이다.
도 5는 본 발명에 따른 공통 비트 라인 구조가 적용된 플래시 메모리를 보여주는 도면이다.
도 6은 도 5에 도시된 플래시 메모리를 자세히 보여주는 도면이다.
도 7은 본 발명에 따른 공통 비트 라인 구조가 적용된 플래시 메모리의 다른 실시 예를 보여주는 도면이다.
도 8은 본 발명에 따른 플래시 메모리의 제 1 더미 트랜지스터를 프로그램하기 위한 바이어스 조건을 보여주는 도면이다.
도 9는 본 발명에 따른 플래시 메모리의 제 4 더미 트랜지스터를 프로그램하기 위한 바이어스 조건을 보여주는 도면이다.
도 10은 더미 트랜지스터가 프로그램되는 시점을 보여주는 순서도이다.
도 11은 본 발명에 따른 플래시 메모리의 플로팅 게이트 트랜지스터를 프로그램하기 위한 바이어스 조건을 보여주는 도면이다.
도 12는 본 발명에 따른 불휘발성 메모리의 플로팅 게이트 트랜지스터를 독출하기 위한 바이어스 조건을 보여주는 도면이다.
도 13은 프로그램 디스터브를 방지하기 위한 프로그램 바이어스 조건을 보여주는 타이밍도이다.
도 14는 본 발명에 따른 플래시 메모리를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 15는 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다.

Claims (15)

  1. 제 1 및 제 2 더미 트랜지스터를 통해 비트 라인에 연결된 제 1 메모리 셀 스트링; 및
    제 3 및 제 4 더미 트랜지스터를 통해 상기 비트 라인에 연결된 제 2 메모리 셀 스트링을 포함하되,
    상기 제 1 및 제 3 더미 트랜지스터는 제 1 더미 워드 라인에 연결되고, 상기 제 2 및 제 4 더미 트랜지스터는 제 2 더미 워드 라인에 연결되며, 상기 제 1 및 제 3 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되고, 상기 제 2 및 제 4 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 4 더미 트랜지스터는 양의 문턱 전압을 갖도록 프로그램되는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 4 더미 트랜지스터에 대한 프로그램 동작은 상기 플래시 메모리 장치에 대한 소거 동작 완료 후에 수행되는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 및 제 3 더미 트랜지스터는 음의 문턱 전압을 갖는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 메모리 셀 스트링은 접지 선택 라인에 연결된 제 1 접지 선택 트랜지스터를 더 포함하고, 상기 제 2 메모리 셀 스트링은 접지 선택 라인에 연결된 제 2 접지 선택 트랜지스터를 더 포함하며,
    상기 제 1 접지 선택 트랜지스터는 제 1 공통 소오스 라인에 연결되고, 상기 제 2 접지 선택 트랜지스터는 제 2 공통 소오스 라인에 연결되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 더미 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 프로그램 전압이 인가되고, 상기 제 2 더미 워드 라인에 패스 전압이 인가되고, 상기 제 1 공통 소오스 라인에 접지 전압이 인가되는 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 4 더미 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 패스 전압이 인가되고, 상기 제 2 더미 워드 라인에 프로그램 전압이 인가되고, 상기 제 2 공통 소오스 라인에 접지 전압이 인가되는 플래시 메모리 장치.
  8. 제 5 항에 있어서,
    상기 제 1 메모리 셀 스트링은 복수의 플로팅 게이트 트랜지스터들을 포함하고, 상기 플로팅 게이트 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 상기 제 1 더미 트랜지스터의 문턱 전압보다 높은 전압이 인가되고, 상기 제 2 더미 워드 라인에 접지 전압이 인가되고, 상기 제 2 공통 소오스 라인에 접지 전압이 인가되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 메모리 셀 스트링에 포함된 상기 플로팅 게이트 트랜지스터를 프로그램하기 전에 상기 제 2 메모리 셀 스트링의 채널 전압을 상승시키는 플래시 메모리 장치.
  10. 제 5 항에 있어서,
    상기 제 2 메모리 셀 스트링은 복수의 플로팅 게이트 트랜지스터들을 포함하고, 상기 플로팅 게이트 트랜지스터를 프로그램하기 위하여 상기 제 1 더미 워드 라인에 접지 전압이 인가되고, 상기 제 2 더미 워드 라인에 상기 제 4 더미 트랜지스터의 문턱 전압보다 높은 전압이 인가되고, 상기 제 1 공통 소오스 라인에 접지 전압이 인가되는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 2 메모리 셀 스트링에 포함된 상기 플로팅 게이트 트랜지스터를 프로그램하기 전에 상기 제 1 메모리 셀 스트링의 채널 전압을 상승시키는 플래시 메모리 장치.
  12. 제 5 항에 있어서,
    상기 제 1 메모리 셀 스트링은 제 5 및 제 6 더미 트랜지스터를 통해 상기 제 1 접지 선택 트랜지스터에 연결되고, 상기 제 2 메모리 셀 스트링은 제 7 및 제 8 더미 트랜지스터를 통해 상기 제 2 접지 트랜지스터에 연결되는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 5 및 제 7 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되고, 상기 제 6 및 제 8 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되는 플래시 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제 5 및 제 8 더미 트랜지스터는 양의 문턱 전압을 갖도록 프로그램되는 플래시 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제 6 및 제 7 더미 트랜지스터는 음의 문턱 전압을 갖는 플래시 메모리 장치.
KR20080102536A 2008-10-20 2008-10-20 더미 트랜지스터를 갖는 플래시 메모리 장치 KR101478149B1 (ko)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120015179A (ko) * 2010-08-11 2012-02-21 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20130137470A (ko) * 2012-06-07 2013-12-17 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR20140133268A (ko) * 2013-05-10 2014-11-19 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US9111619B2 (en) 2011-10-17 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of manufacturing the same
US9412452B2 (en) 2014-07-04 2016-08-09 SK Hynix Inc. Semiconductor device

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7978522B2 (en) * 2006-01-09 2011-07-12 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
US8514620B2 (en) * 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods
US8547750B2 (en) * 2011-04-07 2013-10-01 Micron Technology, Inc. Methods and devices for memory reads with precharged data lines
KR20140016712A (ko) * 2012-07-31 2014-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP2014127220A (ja) 2012-12-27 2014-07-07 Toshiba Corp 半導体記憶装置
KR102068163B1 (ko) * 2013-02-27 2020-01-20 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법
US8879331B2 (en) * 2013-03-12 2014-11-04 Sandisk Technologies Inc. Shared bit line string architecture
KR20150004215A (ko) * 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP2015060602A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
US9218886B2 (en) 2013-12-10 2015-12-22 SanDisk Technologies, Inc. String dependent parameter setup
CN105830164B (zh) * 2013-12-18 2019-11-19 东芝存储器株式会社 半导体存储装置
KR20160007941A (ko) * 2014-07-10 2016-01-21 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
US9659636B2 (en) * 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
US9443579B2 (en) * 2014-08-17 2016-09-13 Aplus Flash Technology, Inc VSL-based VT-compensation and analog program scheme for NAND array without CSL
US9881674B2 (en) 2014-12-11 2018-01-30 Micron Technology, Inc. Sequential write and sequential write verify in memory device
US9286994B1 (en) 2015-01-26 2016-03-15 Sandisk Technologies Inc. Method of reducing hot electron injection type of read disturb in dummy memory cells
US9299450B1 (en) 2015-02-03 2016-03-29 Sandisk Technologies Inc. Adaptive increase in control gate voltage of a dummy memory cell to compensate for inadvertent programming
US9230676B1 (en) 2015-02-03 2016-01-05 Sandisk Technologies Inc. Weak erase of a dummy memory cell to counteract inadvertent programming
KR20160097006A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
KR102302433B1 (ko) * 2015-06-10 2021-09-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR102324797B1 (ko) * 2015-09-17 2021-11-11 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US9401216B1 (en) 2015-09-22 2016-07-26 Sandisk Technologies Llc Adaptive operation of 3D NAND memory
US9691473B2 (en) 2015-09-22 2017-06-27 Sandisk Technologies Llc Adaptive operation of 3D memory
KR102329800B1 (ko) * 2015-10-22 2021-11-22 삼성전자주식회사 메모리 장치 및 메모리 장치의 에지 워드라인 관리 방법
KR102677515B1 (ko) * 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US10276250B1 (en) * 2017-11-20 2019-04-30 Macronix International Co., Ltd. Programming NAND flash with improved robustness against dummy WL disturbance
KR102427645B1 (ko) * 2018-02-22 2022-08-01 삼성전자주식회사 메모리 장치
US10418108B1 (en) 2018-03-20 2019-09-17 Macronix International Co., Ltd. Program scheme in 3D NAND flash memory
KR102465965B1 (ko) * 2018-11-13 2022-11-10 삼성전자주식회사 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법
US10691372B1 (en) 2018-12-07 2020-06-23 Western Digital Technologies, Inc. Transistor threshold voltage maintenance in 3D memory
JP6820380B2 (ja) * 2019-06-18 2021-01-27 ウィンボンド エレクトロニクス コーポレーション ダミーセルの制御方法および半導体装置
JP7278426B2 (ja) * 2019-10-23 2023-05-19 長江存儲科技有限責任公司 メモリデバイスをプログラムする方法および関連するメモリデバイス
WO2021114011A1 (en) * 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Method of reducing program disturbance in memory device and memory device utilizing same
CN111095420B (zh) * 2019-12-09 2021-11-23 长江存储科技有限责任公司 用于通过调整虚设字线的电压而降低编程干扰的方法和存储器
CN111527544B (zh) * 2020-03-23 2021-04-16 长江存储科技有限责任公司 3d nand闪存的操作方法和3d nand闪存
CN113196402B (zh) 2020-03-23 2022-11-04 长江存储科技有限责任公司 存储器件及其编程操作
CN112018118B (zh) * 2020-07-21 2024-08-06 长江存储科技有限责任公司 3d存储器件及其存储结构和存储结构的控制方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0161413B1 (ko) * 1995-06-19 1999-02-01 김광호 비휘발성 메모리 장치
JP3921718B2 (ja) 1996-12-27 2007-05-30 ヤマハ株式会社 半導体記憶装置
KR100454145B1 (ko) * 2001-11-23 2004-10-26 주식회사 하이닉스반도체 플래쉬 메모리 장치
US6638821B1 (en) * 2002-01-10 2003-10-28 Taiwan Semiconductor Manufacturing Company Flash EEPROM with function of single bit erasing by an application of negative control gate selection
JP4398750B2 (ja) 2004-02-17 2010-01-13 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP2006059481A (ja) 2004-08-23 2006-03-02 Renesas Technology Corp 半導体記憶装置
KR100680485B1 (ko) * 2004-11-30 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 소자
KR100739946B1 (ko) * 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치
US7272043B2 (en) * 2004-12-27 2007-09-18 Macronix International Co., Ltd. Operation methods for a non-volatile memory cell in an array
KR20070018216A (ko) 2005-08-09 2007-02-14 주식회사 하이닉스반도체 비휘발성 메모리 장치
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
KR100874911B1 (ko) * 2006-10-30 2008-12-19 삼성전자주식회사 리드 디스터브 특성을 개선하는 플래쉬 메모리 어레이의독출 방법
US7535764B2 (en) * 2007-03-21 2009-05-19 Sandisk Corporation Adjusting resistance of non-volatile memory using dummy memory cells
KR101392431B1 (ko) * 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
KR20100023280A (ko) * 2008-08-21 2010-03-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120015179A (ko) * 2010-08-11 2012-02-21 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
USRE46887E1 (en) 2010-08-11 2018-06-05 Samsung Electronics Co., Ltd. Nonvolatile memory devices, channel boosting methods thereof, programming methods thereof, and memory systems including the same
US9111619B2 (en) 2011-10-17 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of manufacturing the same
KR20130137470A (ko) * 2012-06-07 2013-12-17 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR20140133268A (ko) * 2013-05-10 2014-11-19 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
USRE48930E1 (en) 2013-05-10 2022-02-15 Samsung Electronics Co., Ltd. 3D flash memory device having different dummy word lines utilized during erase operations
US9412452B2 (en) 2014-07-04 2016-08-09 SK Hynix Inc. Semiconductor device

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Publication number Publication date
CN101727977A (zh) 2010-06-09
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US8089811B2 (en) 2012-01-03
CN101727977B (zh) 2014-06-25

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