KR20090133001A - 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법 - Google Patents
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Abstract
본 발명의 일 관점은, 제1반도체 기판 상에 전하 제1터널(tunnel)층, 제1전하 트랩(trap)층, 제1층간 유전층 및 제1컨트롤 게이트(control gate)를 포함하는 제1게이트 스택(stack)들을 형성하여 제1낸드 스트링(NAND string)을 형성하고, 제1게이트 스택들을 덮는 제1절연층을 형성한다. 제2반도체 기판에 이온(ion)을 주입하여 내부에 이온 주입층을 형성한 후, 제1절연층 상에 제2반도체 기판을 적층하고 제1절연층과 제2반도체 기판 계면에서의 산화물 성장에 의한 접합(bonding)을 수행한 후, 이온 주입층 상측의 제2반도체 기판 부분을 스플릿팅(splitting) 제거하여 이온 주입층 하측의 제2반도체 기판 부분을 반도체층으로 잔류시킨다. 반도체층 표면에 산화물층을 형성하고 제거하여 반도체층 표면 거침도를 감소시키는 평탄화 단계를 수행하고, 반도체층 상에 제2터널층, 제2전하 트랩층, 제2층간 유전층 및 제2컨트롤 게이트를 포함하는 제2게이트 스택(stack)들을 형성하여 제2낸드 스트링을 형성하는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법을 제시한다.
SONOS, 플래시 메모리, 웨이퍼 접합, 표면 거침도, 스플릿팅
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 웨이퍼 접합(wafer bonding)을 이용한 비휘발성 메모리(memory) 소자 제조 방법에 관한 것이다.
반도체 메모리 소자 중 전원이 제거되어도 정보가 저장된 메모리 상태를 유지하는 비휘발성 메모리 소자에 대한 수요가 증가되고 있다. 비휘발성 메모리 소자로서 메모리 셀(cell)들이 정션(junction)을 공유하여 낸드(NAND) 스트링(string)을 이루는 플래시(flash) 메모리 소자가 대용량의 정보 저장에 많이 이용되고 있다. 이러한 낸드형 플래시 메모리 소자는 휴대폰 또는 디지털 카메라 등과 같은 모바일(mobile) 기기에 널리 채용되고 있다.
플래시 메모리 소자의 경우는 40㎚ 이하 기술급(technology level)에서 16G, 64G 및 128G 급으로 급격히 축소 및 고직접화되고 있으며, 또한, 제조 단가(cost)를 더욱 낮추기 위한 경쟁이 진행 중이다. 특히, 40㎚ 이하급 낸드형 플래시 메모리 소자의 경우 급격히 고직접화에 따라, 기존의 패터닝(patterning) 공정에 의한 축소에 한계를 나타내고 있다. 이러한 패턴 선폭 축소의 한계를 극복하기 위해서, 3차원 셀(3-dimensional cell) 구조를 통한 플래시 메모리 소자의 고집적화를 시도하고 있다. 이러한 3차원 셀 구조를 구현하는 방법으로 실리콘(Si) 에피택셜 공정(epitaxial process)나 수직 스트링(vertical string) 구조 등이 제시되고 있다. 그럼에도 불구하고, 웨이퍼 상의 제한된 평면적 상에 보다 많은 수의 메모리 셀을 집적하는 기술의 개발이 요구되고 있다.
본 발명은 웨이퍼 상의 제한된 평면적 상에 보다 많은 수의 메모리 셀을 집적하는 비휘발성 메모리 소자 제조 방법을 제시하고자 한다.
본 발명의 일 관점은, 제1반도체 기판 상에 전하 제1터널(tunnel)층, 제1전하 트랩(trap)층, 제1층간 유전층 및 제1컨트롤 게이트(control gate)를 포함하는 제1게이트 스택(stack)들을 형성하여 제1낸드 스트링(NAND string)을 형성하는 단계; 상기 제1게이트 스택들을 덮는 제1절연층을 형성하는 단계; 제2반도체 기판에 이온(ion)을 주입하여 내부에 이온 주입층을 형성하는 단계; 상기 제1절연층 상에 상기 제2반도체 기판을 적층하고 상기 제1절연층과 상기 제2반도체 기판 계면에서의 산화물 성장에 의한 접합(bonding)을 수행하는 단계; 상기 이온 주입층 상측의 상기 제2반도체 기판 부분을 스플릿팅(splitting) 제거하여 상기 이온 주입층 하측의 상기 제2반도체 기판 부분을 반도체층으로 잔류시키는 단계; 상기 반도체층 표면에 산화물층을 형성하고 제거하여 상기 반도체층 표면 거침도를 감소시키는 평탄화 단계; 및 상기 반도체층 상에 제2터널층, 제2전하 트랩층, 제2층간 유전층 및 제2컨트롤 게이트를 포함하는 제2게이트 스택(stack)들을 형성하여 제2낸드 스트링을 형성하는 단계를 포함하는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 제2게이트 스택을 덮는 제2절연층을 형성하는 단계; 상기 제2절연층을 관통하여 상기 제1 및 제2낸드 스트링들의 일단에 공통으로 접속되는 소스 라인 콘택(source line contact)을 형성하는 단계; 상기 제2절연층 상에 제3절연층을 형성하는 단계; 및 상기 제3 및 제2절연층을 관통하여 상기 제1 및 제2낸드 스트링들의 다른 일단에 공통으로 접속되는 비트 라인 콘택(bit line contact)을 형성하는 단계를 더 포함하는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 산화물층을 형성하고 제거하는 단계는 다수 번 반복될 수 있다. 이때, 상기 산화물층은 400℃ 내지 800℃ 온도에서 0.5 시간 내지 2시간 동안 상기 반도체층 표면을 열처리하여 50 내지 150Å 두께로 성장될 수 있다.
본 발명의 실시예는 웨이퍼 접합(wafer bonding) 기술을 이용하여, 웨이퍼 상의 제한된 평면적 상에 보다 많은 수의 메모리 셀들을 집적하는 비휘발성 메모리 소자 제조 방법을 제시한다. 웨이퍼 접합 후 접합된 웨이퍼에 스플릿팅(splitting) 과정을 수행한다. 스플릿팅된 표면을 거침도를 개선하기 위해서 산화물층 형성 및 제거 과정을 도입함으로써, 보다 평탄한(flat) 표면을 가지는 반도체층을 구현할 수 있다. 이에 따라, 평탄한 반도체층에 개선된 균일한 특성을 가지는 메모리 셀 구조를 추가적으로 집적시킬 수 있어, 웨이퍼 상의 제한된 평면적 상에 보다 많은 수의 메모리 셀들이 집적된 고집적 메모리 소자를 제공할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자 제조 방법은 핸들링 웨이 퍼(handling wafer) 상에 도너 웨이퍼(donor wafer)를 접합(bonding)한 후, 도너 웨이퍼에 이온 주입된 층을 기준으로 스플릿팅(splitting)시킴으로써, 핸들링 웨이퍼 상에 반도체층을 접합시키는 기술을 이용한다. 스플릿팅 직후의 반도체층의 표면은 이온 주입층의 형성에 따른 공극(vacancy)들에 의한 영향으로 상당히 극심하게 굴곡져 상당히 거친 표면을 가지게 된다. 이러한 표면 상에 직접적으로 메모리 소자를 위한 셀 트랜지스터(cell transistor)들을 집적시키기는 어렵고, 또한, 요구되는 트랜지스터 특성을 구현하기도 어렵다. 본 발명의 실시예에서는, 반도체층 표면에 산화물층을 표면층으로 형성하고, 연후에 제거하는 과정을 통해 반도체층 표면의 거침도를 완화하여 평탄화시키는 과정을 도입한다. 이에 따라, 반도체층이 평탄한 표면을 가지게 유도할 수 있으며, 이러한 반도체층에 낸드 스트링(NAND string)의 게이트 스택(gate stack)을 구현할 수 있다.
도 1을 참조하면, 핸들링 웨이퍼로 이용될 제1반도체 기판(100) 상에 제1낸드 스트링(NAND string)을 위한 제1게이트 스택(110)들을 형성한다. p형 또는 n형 실리콘 기판과 같은 제1반도체 기판(100) 상에 소자분리 구조를 구현한 후, 전하 제1터널(tunnel)층(111), 제1전하 트랩(trap)층(113), 제1층간 유전층(115) 및 제1컨트롤 게이트(control gate: 117)를 포함하는 제1게이트 스택(gate stack: 110)들을 형성한다. 이때, 제1전하 트랩층(113)은 SONOS 소자의 경우 전하를 트랩할 수 있는 절연층 구조, 예컨대, ONO 구조로 형성될 수 있다. 이에 비해 플로팅 게이트(floating gate) 구조의 경우 격리된 도전성 폴리실리콘(poly silicon)층으로 제1전하 트랩층(113)이 형성될 수 있다.
이러한 제1게이트 스택(110)을 위한 층들을 적층한 후, 사진 식각 과정으로 패터닝(patterning)하여 제1게이트 스택(110)들 사이의 제1반도체 기판(100) 영역을 노출한다. 이때, 제1게이트 스택(110)은 20㎚ 내지 60㎚의 디자인 룰(design rule)에 따라, 그 선폭이 결정된다. 노출된 제1반도체 기판(100) 영역에 불순물 이온을 주입하여 드레인 및 소스(drain and source)로 이용될 제1정션 영역(junction region: 101)을 형성한다. 이에 따라, 제1정션 영역(101)은 제1게이트 스택(110)들을 제1낸드 스트링(NAND string)으로 연결하게 된다.
제1게이트 스택(110)들을 덮는 제1절연층(130)을 형성한다. 제1절연층(130)은 3000Å 내지 8000Å 두께의 실리콘 산화물층을 포함하여 형성될 수 있다. 예컨대, 플라즈마 개선 화학기상증착 산화물(plasma-enhanced CVD Oxide), 저압 테오스(LP-TEOS), 비피에스지(BPSG) 또는 피에스지(PSG), 고밀도플라즈마증착 산화물(HDP oxide)이나 스핀온글래스(SOG) 등으로 제1절연층(130)이 형성될 수 있다. 이때, 제1절연층(130)은 이러한 산화물층에 저압 질화물(LP-nitride)이나 플라즈마 개선 화학기상증착 질화물(PE-CVD nitride)의 층을 더 포함하여 형성될 수 있다.
도 2를 참조하면, 도너 웨이퍼로 이용될 제2반도체 기판(200)을 도입하고, 제2반도체 기판(200)에 이온(ion)을 일정 깊이로 주입하여 내부에 이온 주입층(210)을 형성한다. 이온 주입층(210)을 경계로 상측의 제2반도체 기판(200) 부분은 후속될 제2낸드 스트링이 집적될 반도체층(201)으로 설정된다. 이온 주입층(210)은 제2반도체 기판(200)에 수소(H) 이온 또는 헬륨(He) 이온을 주입하여 형성되며, 후속 스플릿팅(splitting) 과정에서, 이러한 이온 주입층(210)을 경계로 반도체층(201)이 잔류하고 나머지 제2반도체 기판(200) 부분은 제거되게 된다. 이온 주입층(210)은 1E15 원자수(atoms)/㎠ 내지 1E17 원자수/㎠ 도즈(dose)량으로 30keV 내지 100keV의 에너지(energy)로 이온주입되어 형성될 수 있다. 이때, 이온 주입층(210)은 반도체층(201)이 1000Å 내지 10000Å 두께로 잔류할 수 있게 제2반도체 기판(200) 내부에 균일하게 형성된다.
도 3을 참조하면, 제1절연층(130) 상에 제2반도체 기판(200)의 표면이 대향되게 적층하고, 제1절연층(130)과 제2반도체 기판(200) 계면에서의 산화물 성장에 의한 접합(bonding)을 수행한다. 이러한 접합 과정은 열처리 과정을 수반하는 데, 이때, 대략 200℃ 내지 500℃ 정도의 저온 열처리가 제1반도체 기판(100) 내에 형성된 제1낸드 스트링에의 원하지 않은 열적 부담(thermal budget)을 억제하는 데 유리하다. 이러한 저온 영역에서의 열처리에 의해, 계면에서 화학적 활성화(chemical activation)가 유도되고, 제2반도체 기판(200)에서의 실리콘(Si)의 공급에 의해 제1절연층(130) 표면으로부터 제2반도체 기판(200)으로 산화물의 생성 및 성장이 이루어진다. 이러한 계면에서의 산화물의 생성 및 성장에 의해 제1 및 제2반도체 기판(100, 200)은 접합되게 된다.
도 4를 참조하면, 제1 및 제2반도체 기판(100, 200)들을 웨이퍼 접합시킨 후, 다시 200℃ 내지 500℃ 정도의 저온 영역에서 도너 웨이퍼로 작용한 제2반도체 기판(200) 내의 이온 주입층(210)을 경계로 그 상측의 제2반도체 기판(200) 부분을 스플릿팅 제거한다. 예컨대, 제2반도체 기판(200)에 쉬어 스트레스(shear stress)가 인가되게 비틀어, 이온 주입층(210)을 따라 균열이 전파되게 유도하여 분리시킨 다. 이에 따라, 이온 주입층(210) 아래의 제2반도체 기판(200) 부분인 반도체층(201)이 잔류하게 된다. 이렇게 접합 및 스플릿팅이 수행된 반도체층(201)의 표면(202)은 매우 거칠어 표면 거칠기가 대략 수십 Å에 상응하는 RMS(root mean square) 거침도(roughness) 값을 보여 줄 정도로 매우 열악하게 된다. 이는 헬륨이나 수소 이온의 주입에 의한 공극(vacancy) 등에 의해, 스플릿팅된 표면의 거침도가 증가하는 것으로 해석될 수 있다.
이러한 반도체층(201)에 트랜지스터(transistor)와 같은 소자를 집적하기 위해서는, 우선적으로 반도체층(201)의 표면 거침도를 완화하는 평탄화 과정이 요구된다. 그런데, 평탄화를 구현하기 위해서 화학기계적연마(CMP)를 도입할 경우, CMP에 수반되는 전체적인 두께 불균일에 의해 반도체층(201) 상에 집적될 제2낸드 스트링을 이루는 제2게이트 스택들에 불균일이 유발될 수 있다. 따라서, CMP를 통한 평탄화는 균일한 고집적 반도체 소자를 구현하데 유효하지 않을 수 있다.
도 5를 참조하면, 본 발명의 실시예에서는 반도체층(201)의 평탄화를 위해, 반도체층(201) 표면에 희생 산화물층(230)을 형성한다. 이후에, 도 6에 제시된 바와 같이, 희생 산화물층(230)을 제거하여 반도체층(201)의 표면 거침도를 감소시키는 평탄화를 구현한다. 이러한 산화물층(230)의 형성 및 제거 과정은 요구되는 수준의 표면 평탄 정도를 구현하게 다수 번 수행될 수 있다.
희생 산화물층(230)은 400℃ 내지 800℃ 온도에서 0.5 시간 내지 2시간 동안 반도체층(201) 표면을 열처리하는 과정으로 형성될 수 있다. 이때, 희생 산화물층(230)은 50Å 내지 150Å 두께, 보다 바람직하게는 30Å 내지 100Å로 성장될 수 있다. 희생 산화물층(230)의 제거는 건식 식각 과정이나 습식 식각 과정으로 수행될 수 있으나, 표면 거침도의 개선 및 세정 효과를 기대하기 위해서 불산(HF) 계열의 화학물 용액을 이용하는 습식 식각으로 수행될 수 있다.
반도체층(201)의 표면을 열산화(thermal oxidation)시키고 난 뒤 HF 계열 화학물(chemical)로 제거하고 나면, 기존의 거칠었던 반도체층(201) 표면이 상당히 평탄(smooth)해진다. 이러한 열산화 공정은 산소 소스(source)가 실리콘(Si) 반도체층(201) 내로 침투하면서 산화되는 공정이므로, 표면층의 거칠고 예리한(sharp) 실리콘 표면은 열산화 공정으로 상당히 평탄해질 수 있다. 또한, 여러 번 반복한다면 추가적으로 계속 표면 거칠기를 완화시킴으로써, 최종적으로 상당히 평탄한 표면을 구현할 수 있다.
한편, 희생 산화물층(230)의 생성은 열산화 이외에 증착 과정으로 형성될 수 있다. 예컨대, 플라즈마 개선 화학기상증착 산화물(plasma-enhanced CVD Oxide) 저압 테오스(LP-TEOS), 비피에스지(BPSG) 또는 피에스지(PSG)를 포함하여 형성될 수 있다. 이러한 희생 산화물층(230)의 형성 및 제거 과정을 수행하기 위해서, 반도체층(201)의 초기 두께는, 산화 및 제거 과정에 소모될 두께를 고려하여, 소자의 집적에 요구되는 두께 보다 두꺼운 두께로 설정될 수 있다.
도 7을 참조하면, 반도체층(201) 상에 제2터널층(251), 제2전하 트랩층(253), 제2층간 유전층(255) 및 제2컨트롤 게이트(257)를 포함하는 제2게이트 스택(250)들을 형성한다. 이후에, 제2게이트 스택(250)에 의해 노출된 반도체층(201) 부분에 불순물 이온 주입으로 소스 및 드레인으로 이용될 제2정션 영역(205)을 형 성하여, 제2낸드 스트링을 형성한다. 제2정션 영역(205)은 제2게이트 스택(250)들을 제2낸드 스트링(NAND string)으로 연결하게 된다. 이후에, 제2게이트 스택(250)을 덮는 제2절연층(260)을 형성한다.
도 8을 참조하면, 제2절연층(260) 및 제1절연층(130)을 관통하는 제1콘택홀(265)을 형성하고, 제1콘택홀(265)을 채우는 제1콘택(270)을 형성한다. 제1콘택(270)은 제1 및 제2낸드 스트링들의 일단에 공통으로 접속되는 소스 라인 콘택(source line contact: 270)으로 형성될 수 있다.
도 9를 참조하면, 제2절연층(260) 상에 제3절연층(280)을 형성하고, 제3 및 제2절연층(280, 260), 제1절연층(130)을 관통하는 제2콘택홀(285)을 형성한다. 제2콘택홀(285)을 채우는 제2콘택(290)을 형성한다. 제2콘택(290)은 제1 및 제2낸드 스트링들의 다른 일단에 공통으로 접속되는 비트 라인 콘택(bit line contact: 290)으로 형성될 수 있다.
도 8 및 도 9에 제시된 바와 같이 소스 라인 콘택(270) 및 비트 라인 콘택(290)의 형성에 의해서, 제1낸드 스트링과 제2낸드 스트링이 적층된 구조의 비휘발성 메모리 소자를 제공할 수 있다. 이러한 비휘발성 메모리 소자는 한정된 표면적 내에 낸드 스트링이 적어도 2층 적층된 구조로 형성될 수 있어, 제한된 표면적 내에 보다 많은 수의 낸드 스트링들을 집적할 수 있다. 더욱이, 제2낸드 스트링 상에 제3의 반도체 기판을 접합하고 스플릿팅한 후 제3의 낸드 스트링을 적층함으로써, 소자의 집적도를 보다 증가시킬 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 웨이퍼 접합(wafer bonding)을 이용한 비휘발성 메모리(non-volatile memory) 소자 제조 방법을 보여주는 사시도이다.
Claims (11)
- 제1반도체 기판 상에 전하 제1터널(tunnel)층, 제1전하 트랩(trap)층, 제1층간 유전층 및 제1컨트롤 게이트(control gate)를 포함하는 제1게이트 스택(stack)들을 형성하여 제1낸드 스트링(NAND string)을 형성하는 단계;상기 제1게이트 스택들을 덮는 제1절연층을 형성하는 단계;제2반도체 기판에 이온(ion)을 주입하여 내부에 이온 주입층을 형성하는 단계;상기 제1절연층 상에 상기 제2반도체 기판을 적층하고 상기 제1절연층과 상기 제2반도체 기판 계면에서의 산화물 성장에 의한 접합(bonding)을 수행하는 단계;상기 이온 주입층 상측의 상기 제2반도체 기판 부분을 스플릿팅(splitting) 제거하여 상기 이온 주입층 하측의 상기 제2반도체 기판 부분을 반도체층으로 잔류시키는 단계;상기 반도체층 표면에 산화물층을 형성하고 제거하여 상기 반도체층 표면 거침도를 감소시키는 평탄화 단계; 및상기 반도체층 상에 제2터널층, 제2전하 트랩층, 제2층간 유전층 및 제2컨트롤 게이트를 포함하는 제2게이트 스택(stack)들을 형성하여 제2낸드 스트링을 형성하는 단계를 포함하는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 제2게이트 스택을 덮는 제2절연층을 형성하는 단계;상기 제2절연층을 관통하여 상기 제1 및 제2낸드 스트링들의 일단에 공통으로 접속되는 소스 라인 콘택(source line contact)을 형성하는 단계;상기 제2절연층 상에 제3절연층을 형성하는 단계; 및상기 제3 및 제2절연층을 관통하여 상기 제1 및 제2낸드 스트링들의 다른 일단에 공통으로 접속되는 비트 라인 콘택(bit line contact)을 형성하는 단계를 더 포함하는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 게이트 스택은 20㎚ 내지 60㎚의 디자인 룰(design rule)로 형성되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 제1절연층은 3000Å 내지 8000Å 두께의 실리콘 산화물층을 포함하여 형성되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 이온 주입층은 상기 제2반도체 기판에 수소(H) 이온 또는 헬륨(He) 이온을 주입하여 형성되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 이온 주입층은 1E15 원자수/㎠ 내지 1E17 원자수/㎠ 도즈(dose)량으로 30keV 내지 100keV의 에너지(energy)로 이온주입되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 반도체층은 1000Å 내지 10000Å 두께로 잔류하는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 산화물층을 형성하고 제거하는 단계는 다수 번 반복되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 산화물층은400℃ 내지 800℃ 온도에서 0.5 시간 내지 2시간 동안 상기 반도체층 표면을 열처리하여 50 내지 150Å 두께로 성장되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 산화물층은플라즈마 개선 화학기상증착 산화물(plasma-enhanced CVD Oxide) 저압 테오스(LP-TEOS), 비피에스지(BPSG) 또는 피에스지(PSG)를 포함하여 형성되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
- 제1항에 있어서,상기 산화물층은 불산(HF) 계열의 화학물 용액으로 습식 제거되는 웨이퍼 접합을 이용한 비휘발성 메모리 소자 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101145074B1 (ko) * | 2010-07-02 | 2012-05-11 | 이상윤 | 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법 |
-
2008
- 2008-06-23 KR KR1020080059238A patent/KR20090133001A/ko not_active Application Discontinuation
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