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KR20090112036A - Method for forming the overlay vernier in semiconductor device - Google Patents

Method for forming the overlay vernier in semiconductor device Download PDF

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KR20090112036A
KR20090112036A KR1020080037707A KR20080037707A KR20090112036A KR 20090112036 A KR20090112036 A KR 20090112036A KR 1020080037707 A KR1020080037707 A KR 1020080037707A KR 20080037707 A KR20080037707 A KR 20080037707A KR 20090112036 A KR20090112036 A KR 20090112036A
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South Korea
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overlay vernier
forming
protrusion
interlayer insulating
bit line
Prior art date
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이종수
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A formation method of an overlay vernier of a semiconductor device is provided to increase the measurement accuracy by enlarging the contact area. CONSTITUTION: A formation method of an overlay vernier of a semiconductor device is as follows. A gate pattern(200) is formed on a semiconductor substrate. A protrusion(200a) is formed by etching the upper part of gate pattern. The first interlayer insulating film(210) is formed on the whole upper unit of the gate pattern including the protrusion. The first interlayer insulating film of the overlay vernier area is removed. A byte line substance layer(220) is formed on the whole upper unit including the opened overlay vernier area. An overlay vernier(230) is formed by etching the byte line substance layer.

Description

반도체 소자의 오버레이 버니어 형성 방법{METHOD FOR FORMING THE OVERLAY VERNIER IN SEMICONDUCTOR DEVICE}TECHNICAL FOR FORMING THE OVERLAY VERNIER IN SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것이다. 특히, 셀(Cell) 영역의 비트라인 형성 시 스크라이브 레인(Scribe Lane) 영역에 형성되는 오버레이 버니어에 관한 것이다. The present invention relates to a method of forming an overlay vernier of a semiconductor device. In particular, the present invention relates to an overlay vernier formed in a scribe lane area when a bit line is formed in a cell area.

일반적으로 반도체 제조 공정은 웨이퍼 상에 절연층과 도전층으로 된 다층막으로 특정 회로를 구현하는 것으로서, 가장 기초가 되는 것이 웨이퍼 상에 특정의 패턴을 형성하는 것이다. 특히 광원과, 마스크(Mask)등의 패턴 전사기구를 이용한 포토공정은 이전 공정(Pre step)에서 형성된 패턴과 후속 공정(post step)에서 형성된 패턴 간의 정렬이 정확히 이루어져야 신뢰성 있는 반도체 소자를 구현할 수 있다.In general, a semiconductor manufacturing process implements a specific circuit as a multilayered film of an insulating layer and a conductive layer on a wafer, and the most basic is to form a specific pattern on a wafer. In particular, a photo process using a light source and a pattern transfer mechanism such as a mask can be implemented with reliable semiconductor devices only when the alignment between the pattern formed in the pre-step and the pattern formed in the post-step is performed correctly. .

통상적으로 포토 공정에서 전,후 공정 패턴 간의 정렬 정도를 확인하기 위하여 오버레이 버니어(Overlay Vernier)를 사용하고 있다. 상기 오버레이 버니어는 반도체 웨이퍼의 칩 주변에 형성되며, 웨이퍼 공정 완료 후 절단되어 폐기되는 스크라이브 레인(Scribe lane) 내에 형성된다.In general, the overlay vernier (Overlay Vernier) is used to check the degree of alignment between the front and rear process patterns in the photo process. The overlay vernier is formed around the chip of the semiconductor wafer, and is formed in a scribe lane that is cut and discarded after the wafer process is completed.

반도체 제조공정은 다단계의 패턴 형성 공정을 거치기 때문에 매 단계마다 특정한 패턴이 형성된 마스크를 사용하게 되며, 각 단계에서 이용되는 마스크에는 오버레이 버니어가 형성되고, 전 공정에서 형성된 모 버니어가 기준키가 되고 후속 공정에서 형성된 자 버니어가 측정키가 되어 이전 공정의 모 버니어에 대한 후속 공정의 자 버니어의 상대적인 위치관계를 검사하여 패턴 간의 오버레이 정도를 판단하게 된다.Since the semiconductor manufacturing process goes through a multi-step pattern forming process, a mask having a specific pattern is used in each step. An overlay vernier is formed in the mask used in each step, and the parent vernier formed in the previous step becomes a reference key. The child vernier formed in the process becomes the measurement key to determine the degree of overlay between the patterns by examining the relative positional relationship of the child vernier of the subsequent process with respect to the parent vernier of the previous process.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법 방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method for forming an overlay vernier of a semiconductor device according to the prior art.

도 1a 및 도 1b를 참조하면, 게이트 패턴(100)이 구비된 반도체 기판(미도시) 전체 상부에 층간 절연막(110)을 형성한다. 다음에, 층간 절연막(110)을 식각하여 비트라인 콘택홀(120)을 형성한다. 1A and 1B, an interlayer insulating layer 110 is formed on an entire semiconductor substrate (not shown) provided with the gate pattern 100. Next, the interlayer insulating layer 110 is etched to form the bit line contact hole 120.

여기서, 층간 절연막(110)은 BPSG 산화막으로 형성하는 것이 바람직하다.Here, the interlayer insulating film 110 is preferably formed of a BPSG oxide film.

도 1c 및 도 1d를 참조하면, 비트라인 콘택홀(120)을 포함하는 층간 절연막(110) 상부에 도전층(130)을 형성한다. 이때, 비트라인 콘택홀(120)은 완전히 매립되어 비트라인 콘택(125)이 형성된다. 1C and 1D, the conductive layer 130 is formed on the interlayer insulating layer 110 including the bit line contact hole 120. In this case, the bit line contact hole 120 is completely buried to form the bit line contact 125.

다음에, 도전층(130)을 패터닝하여 비트라인 콘택(125)과 접속되는 비트라인 패턴(135)을 형성한다. 여기서, 비트라인 패턴(135) 사이의 스페이스(140)가 오버레이 버니어로 사용된다.Next, the conductive layer 130 is patterned to form a bit line pattern 135 connected to the bit line contact 125. Here, the space 140 between the bit line patterns 135 is used as the overlay vernier.

도시되지는 않았으나, 비트라인 패턴(135) 형성 후 SOD(Spin On Dielectric) 코팅으로 절연막을 형성한다. 이때, 상기 절연막은 산화막을 포함한다.Although not shown, an insulating film is formed by SOD (Spin On Dielectric) coating after the bit line pattern 135 is formed. In this case, the insulating film includes an oxide film.

상술한 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법에서, 오버레이 버니어의 변형을 방지하기 위해 콘택홀을 형성하였으나, 소자의 크기가 작아지면서 상기 콘택홀도 작게 형성되어 오버레이 변형을 방지할 수 없게 되었다. In the method of forming the overlay vernier of the semiconductor device according to the related art described above, although the contact hole is formed to prevent the deformation of the overlay vernier, the contact hole is also formed small as the size of the device becomes smaller so that overlay deformation cannot be prevented. .

따라서, 비트라인 패턴 하부 및 상부에 형성된 산화막은 후속 열공정에 의해 스트레스(Stress)가 증가하여 뒤틀림 현상이 발생하고, 이로 인해 비트라인에서 형성되는 오버레이 버니어를 시프트(Shift)시키거나, 변형시켜 오버레이 측정 시 정확도가 감소되는 문제점이 있다. Accordingly, the oxide films formed under and over the bit line pattern may be warped due to an increase in stress due to a subsequent thermal process, thereby shifting or deforming the overlay vernier formed on the bit line. There is a problem that the accuracy is reduced in the measurement.

본 발명은 게이트를 식각하여 후속으로 비트라인 오버레이 버니어가 형성될 영역에 돌출부를 형성하고, 상기 게이트의 돌출부를 감싸는 형태의 모 버니어를 형성하게 되는데, 상기 게이트의 돌출부를 비트라인 물질층이 덮게 되므로 접촉 면적이 증가하여 후속으로 형성되는 산화막의 변형에 대하여 영향을 받는 정도가 적어지게 된다. 따라서, 오버레이 측정 시 정확도를 향상시키는 반도체 소자의 오버레이 버니어 형성 방법을 제공하는 것을 목적으로 한다. The present invention forms a protrusion in a region where a bit line overlay vernier is to be subsequently formed by etching the gate, and forms a parent vernier that surrounds the protrusion of the gate, so that the protrusion of the gate covers the bit line material layer. The contact area is increased so that the degree of influence on the deformation of the oxide film formed subsequently is reduced. Accordingly, an object of the present invention is to provide an overlay vernier forming method of a semiconductor device for improving accuracy in overlay measurement.

본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은 The overlay vernier forming method of a semiconductor device according to the present invention

반도체 기판 상부에 게이트 패턴을 형성하는 단계와,Forming a gate pattern on the semiconductor substrate;

상기 게이트 패턴 상측을 식각하여 돌출부를 형성하는 단계와,Etching the upper side of the gate pattern to form protrusions;

상기 돌출부를 포함하는 게이트 패턴의 전체 상부에 제 1 층간 절연막을 형성하는 단계와,Forming a first interlayer insulating film on the entirety of the gate pattern including the protrusions;

오버레이 버니어 영역의 상기 제 1 층간 절연막을 제거하는 단계와,Removing the first interlayer dielectric of an overlay vernier region;

상기 오픈된 오버레이 버니어 영역을 포함하는 전체 상부에 비트라인 물질층을 형성하는 단계와,Forming a bitline material layer over the entirety including the open overlay vernier region;

상기 게이트 패턴의 돌출부가 상기 비트라인 물질층에 의해 둘러싸인 형태로상기 비트라인 물질층을 식각하여 오버레이 버니어를 형성하는 단계를 포함하는 것을 특징으로 하고, And etching the bit line material layer to form an overlay vernier in a form in which the protrusion of the gate pattern is surrounded by the bit line material layer.

상기 돌출부의 CD는 0.3 ~ 0.7㎛인 것과,CD of the protrusion is 0.3 ~ 0.7㎛,

상기 제 1 층간 절연막은 BPSG 산화막인 것과, The first interlayer insulating film is a BPSG oxide film,

상기 돌출부를 둘러싸인 상기 비트라인 물질층의 CD는 1.5 ~ 2.5㎛인 것과, CD of the bit line material layer surrounded by the protrusion is 1.5 ~ 2.5㎛,

상기 오버레이 버니어를 형성하는 단계 후 상기 오버레이 버니어를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계를 더 포함하는 것과, Forming a second interlayer insulating film over the whole including the overlay vernier after the forming of the overlay vernier;

상기 제 2 층간 절연막은 SOD(Spin On Dielectric)막을 코팅하여 형성하는 것과, The second interlayer insulating film is formed by coating a spin on dielectric (SOD) film,

상기 제 1 및 제 2 층간 절연막은 CVD(Chemical Vapor Deposition) 공정으로 형성하는 것을 특징으로 한다.The first and second interlayer insulating films are formed by a chemical vapor deposition (CVD) process.

본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은 게이트를 식각하여 후속으로 비트라인 오버레이 버니어가 형성될 영역에 돌출부를 형성하고, 상기 게이트의 돌출부를 감싸는 형태의 모 버니어를 형성하게 되는데, 상기 게이트의 돌출부를 비트라인 물질층이 덮게 되므로 접촉 면적이 증가하여 후속으로 형성되는 산화막의 변형에 대하여 영향을 받는 정도가 적어지게 된다. 따라서, 오버레이 측정 시 정확도가 향상되는 효과가 있다. In the method of forming an overlay vernier of a semiconductor device according to the present invention, a protrusion is formed in an area where a bit line overlay vernier is subsequently formed by etching a gate, and a mother vernier is formed to surround the protrusion of the gate. Since the bit line material layer covers the protruding portion, the contact area is increased to reduce the degree of influence on the deformation of the oxide film that is subsequently formed. Therefore, the accuracy of the overlay measurement is effective.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방 법을 도시한 단면도로서, 오버레이 버니어(Overlay Vernier)가 형성되는 스크라이브 레인(Scribe Lane) 영역을 도시한 것이다. 2A to 2F are cross-sectional views illustrating a method of forming an overlay vernier of a semiconductor device according to the present invention, and illustrate a scribe lane area in which an overlay vernier is formed.

도 2a를 참조하면, 반도체 기판(미도시) 상부에 게이트 패턴(200)을 형성한다.Referring to FIG. 2A, a gate pattern 200 is formed on a semiconductor substrate (not shown).

다음에, 게이트 패턴(200)을 식각하여 돌출부(200a)를 형성한다. 이때, 돌출부(200a)는 후속으로 비트라인 오버레이 버니어가 형성될 영역에 형성하는 것이 바람직하다. Next, the gate pattern 200 is etched to form the protrusion 200a. In this case, the protrusion 200a may be formed in a region where a bit line overlay vernier is to be subsequently formed.

그리고, 돌출부(200a)의 CD(Critical Dimension) 'D1'은 0.2 ~ 0.7㎛인 것이 바람직하다.And, the CD (Critical Dimension) 'D1' of the protrusion 200a is preferably 0.2 ~ 0.7㎛.

도 2b를 참조하면, 돌출부(200a)를 포함하는 게이트 패턴(200) 상부에 제 1 층간 절연막(210)을 형성한다. 여기서, 제 1 층간 절연막(210)은 BPSG(Boro-Phospho-Silicate Glass) 산화막으로 형성하며, 셀(Cell) 영역에서 게이트 패턴과 비트라인 사이를 절연시키기 위해 형성한다. Referring to FIG. 2B, a first interlayer insulating layer 210 is formed on the gate pattern 200 including the protrusion 200a. Here, the first interlayer insulating layer 210 is formed of a BPSG (Boro-Phospho-Silicate Glass) oxide film and is formed to insulate between the gate pattern and the bit line in the cell region.

도 2c를 참조하면, 제 1 층간 절연막(210) 상부에 오버레이 버니어 영역을 오픈시키는 마스크 패턴(미도시)을 형성한다. 다음에, 상기 마스크 패턴(미도시)을 배리어로 상기 오버레이 버니어 영역의 제 1 층간 절연막(210)을 식각한다.Referring to FIG. 2C, a mask pattern (not shown) for opening an overlay vernier region is formed on the first interlayer insulating layer 210. Next, the first interlayer insulating layer 210 of the overlay vernier region is etched using the mask pattern (not shown) as a barrier.

이때, 제 1 층간 절연막(210)을 식각하여 게이트 패턴(200)의 돌출부(200a)를 포함하는 상기 오버레이 버니어 영역이 전부 노출되도록 하는 것이 바람직하다. In this case, the first interlayer insulating layer 210 may be etched to expose all of the overlay vernier region including the protrusion 200a of the gate pattern 200.

다음에, 상기 마스크 패턴(미도시)을 제거한다.Next, the mask pattern (not shown) is removed.

도 2d 및 도 2e를 참조하면, 상기 오버레이 버니어 영역을 포함하는 전체 상 부에 비트라인 물질층(220)을 형성한다.2D and 2E, the bit line material layer 220 is formed over the entire area including the overlay vernier region.

다음에, 비트라인 물질층(220) 상부에 오버레이 버니어를 정의하는 감광막 패턴(미도시)을 형성한다. 이때, 상기 감광막 패턴(미도시)의 형성을 위한 노광 공정은 I-line, KrF, ArF, 이머젼(Immersion) 또는 EUV 광원 중 선택된 어느 하나를 이용하여 진행한다.Next, a photoresist pattern (not shown) defining an overlay vernier is formed on the bit line material layer 220. In this case, the exposure process for forming the photoresist pattern (not shown) is performed using any one selected from I-line, KrF, ArF, immersion, or EUV light source.

여기서, 상기 감광막 패턴(미도시)은 게이트 패턴(200)의 돌출부(200a) 상에 형성되며, 그 CD가 돌출부(200a)의 CD보다 크게 형성되도록 한다. Here, the photoresist pattern (not shown) is formed on the protrusion 200a of the gate pattern 200, and the CD is formed to be larger than the CD of the protrusion 200a.

그 다음에, 상기 감광막 패턴(미도시)을 마스크로 비트라인 물질층(220)을 식각하여 비트라인 오버레이 버니어(230)를 형성한다. Next, the bit line material layer 220 is etched using the photoresist pattern (not shown) as a mask to form the bit line overlay vernier 230.

다음에, 상기 감광막 패턴(미도시)을 제거한다.Next, the photoresist pattern (not shown) is removed.

이때, 상기 오버레이 버니어는 게이트 패턴(200)의 돌출부(200a) 사이의 영역이 노출되도록 형성하며, 돌출부(200a) 표면의 비트라인 물질층(220)은 식각되지 않도록 하여 돌출부(200a)가 비트라인 물질층(220)에 의해 감싸지도록 하는 것이 바람직하다. In this case, the overlay vernier is formed so that the area between the protrusions 200a of the gate pattern 200 is exposed, and the bit line material layer 220 on the surface of the protrusion 200a is not etched so that the protrusions 200a are bit lines. It is desirable to be wrapped by the material layer 220.

상기와 같이 돌출부(200a)가 비트라인 물질층(220)에 의해 감싸져 있으므로, 게이트 패턴(200)과 비트라인 물질층(220) 간에 서로 접촉되는 면적이 증가하며, 이로 인해 후속으로 비트라인 물질층(220) 상부에 형성되는 절연막의 변형에 대해 견디는 정도가 향상된다.Since the protrusion 200a is surrounded by the bit line material layer 220 as described above, an area between the gate pattern 200 and the bit line material layer 220 increases in contact with each other. The degree to withstand the deformation of the insulating film formed on the layer 220 is improved.

여기서, 돌출부(200a)를 포함하는 비트라인 물질층(220)의 CD(Critical Dimension) 'D2'는 1.5 ~ 2.5㎛인 것이 바람직하다.Here, the CD (Critical Dimension) 'D2' of the bit line material layer 220 including the protrusion 200a may be 1.5 to 2.5 μm.

도 2f를 참조하면, 상기 오버레이 버니어(230)가 형성된 전체 상부에 제 2 층간 절연막(240)을 형성한다.Referring to FIG. 2F, a second interlayer insulating layer 240 is formed on the entire upper portion of the overlay vernier 230.

여기서, 제 2 층간 절연막(240)은 SOD(Spin On Dielectric)을 코팅하여 형성한다.Here, the second interlayer insulating film 240 is formed by coating a spin on dielectric (SOD).

상기와 같이 형성된 비트라인 오버레이 버니어는 기존에 하부에 형성되었던 산화막을 제거하고, 게이트 패턴을 식각하여 오버레이 버니어 영역에 돌출부를 형성한다. 그 다음, 상기 돌출부를 감싸는 비트라인 물질층을 형성하여 이를 오버레이 버니어로 사용함으로써, 하부에 형성되던 산화막을 제거하여 후속 열공정에 의한 변형이 발생하지 않아 오버레이 버니어의 특성이 저하되는 것을 방지할 수 있다.The bit line overlay vernier formed as described above removes an oxide layer that has been previously formed in the lower portion, and forms a protrusion in the overlay vernier region by etching the gate pattern. Then, by forming a bit line material layer surrounding the protrusion and using it as an overlay vernier, by removing the oxide film formed in the lower portion, it is possible to prevent the deformation of the overlay vernier from deteriorating due to the deformation caused by the subsequent thermal process. have.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도이다. 1A to 1D are cross-sectional views illustrating a method of forming an overlay vernier of a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming an overlay vernier of a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

200 : 게이트 패턴 200a : 돌출부200: gate pattern 200a: protrusion

210 : 제 1 층간 절연막 220 : 비트라인 물질층210: first interlayer insulating film 220: bit line material layer

230 : 오버레이 버니어 240 : 제 2 층간 절연막 230: overlay vernier 240: second interlayer insulating film

Claims (7)

반도체 기판 상부에 게이트 패턴을 형성하는 단계;Forming a gate pattern on the semiconductor substrate; 상기 게이트 패턴 상측을 식각하여 돌출부를 형성하는 단계;Etching the upper side of the gate pattern to form a protrusion; 상기 돌출부를 포함하는 게이트 패턴의 전체 상부에 제 1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating layer on the entirety of the gate pattern including the protrusions; 오버레이 버니어 영역의 상기 제 1 층간 절연막을 제거하는 단계;Removing the first interlayer dielectric of an overlay vernier region; 상기 오픈된 오버레이 버니어 영역을 포함하는 전체 상부에 비트라인 물질층을 형성하는 단계; 및Forming a bitline material layer over the entirety including the open overlay vernier region; And 상기 게이트 패턴의 돌출부가 상기 비트라인 물질층에 의해 둘러싸인 형태로상기 비트라인 물질층을 식각하여 오버레이 버니어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.And etching the bit line material layer to form an overlay vernier in a form in which the protrusion of the gate pattern is surrounded by the bit line material layer. 제 1 항에 있어서, The method of claim 1, 상기 돌출부의 CD는 0.3 ~ 0.7㎛인 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법. CD of the protrusion is overlay vernier forming method of a semiconductor device, characterized in that 0.3 ~ 0.7㎛. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간 절연막은 BPSG 산화막인 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법. And the first interlayer insulating film is a BPSG oxide film. 제 1 항에 있어서, The method of claim 1, 상기 돌출부를 둘러싸인 상기 비트라인 물질층의 CD는 1.5 ~ 2.5㎛인 것을 특징으로 하는 오버레이 버니어 형성 방법.And the CD of the bit line material layer surrounded by the protrusion is 1.5 to 2.5 μm. 제 1 항에 있어서, The method of claim 1, 상기 오버레이 버니어를 형성하는 단계 후 상기 오버레이 버니어를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.And forming a second interlayer insulating film over the entire portion including the overlay vernier after the forming of the overlay vernier. 제 5 항에 있어서, The method of claim 5, wherein 상기 제 2 층간 절연막은 SOD(Spin On Dielectric)막을 코팅하여 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The second interlayer insulating layer is formed by coating a spin on dielectric (SOD) film. 제 5 항에 있어서, The method of claim 5, wherein 상기 제 1 및 제 2 층간 절연막은 CVD(Chemical Vapor Deposition) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.And forming the first and second interlayer insulating layers by a chemical vapor deposition (CVD) process.
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