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KR20090108800A - Data Line Termination Circuit - Google Patents

Data Line Termination Circuit Download PDF

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Publication number
KR20090108800A
KR20090108800A KR1020080034092A KR20080034092A KR20090108800A KR 20090108800 A KR20090108800 A KR 20090108800A KR 1020080034092 A KR1020080034092 A KR 1020080034092A KR 20080034092 A KR20080034092 A KR 20080034092A KR 20090108800 A KR20090108800 A KR 20090108800A
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KR
South Korea
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frequency
termination
data line
output
flip
Prior art date
Application number
KR1020080034092A
Other languages
Korean (ko)
Inventor
권용기
이재진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
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Abstract

PURPOSE: A data line termination circuit is provided to reduce current consumption and improve transmission characteristics according to the operating frequency. CONSTITUTION: The data line termination circuit includes the frequency comparison section, and the frequency detector and the variable termination. The frequency comparison section(10) outputs the frequency comparison signal and compares the frequency of the reference clock. The frequency detector operates according to the reference clock by inputting the power supply voltage. The frequency detector operates according to the operation clock by inputting the power supply voltage. The variable termination(20) controls the termination resistance value of a dataline in response to the comparison signal.

Description

데이터 라인 터미네이션 회로{Data Line Termination Circuit}Data Line Termination Circuit

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 데이터 라인 터미네이션 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor integrated circuits, and more particularly, to a data line termination circuit.

디램(DRAM)과 같은 반도체 집적 회로는 데이터를 전송하는 데이터 라인 예를 들면, 글로벌 입출력 라인을 구비하고 있다. 반도체 집적 회로는 터미네이션 회로를 사용하여 상기 데이터 라인의 전압의 스윙(swing)폭을 제한함으로써 전류 소모를 감소시키거나 동작 속도를 증가시키고 있다Semiconductor integrated circuits, such as DRAMs, have data lines for transferring data, for example, global input / output lines. Semiconductor integrated circuits use termination circuits to limit the swing width of the voltage of the data line, reducing current consumption or increasing operating speed.

도 1은 일반적인 반도체 집적 회로의 데이터의 입출력 라인의 터미네이션 회로를 나타낸다.1 illustrates a termination circuit of input / output lines of data of a general semiconductor integrated circuit.

도시한 바와 같이, 상기 터미네이션 회로는 터미네이션 제어 신호(t_cont)에 응답하여 데이터 라인(GIO)의 전압 스윙폭을 감소시킨다. 상기 데이터 라인(GIO)의 전압 레벨은 터미네이션 저항(R1,R2)과 상기 데이터 라인(GIO)의 저항에 의해 결정된다. 상기 터미네이션 제어 신호(t_cont)가 하이 레벨에서 로우 레벨이 되면 상기 제1 및 제2 트랜지스터(M1,M2)가 턴온되므로 터미네이션 저항(R1,R2)값에 의해 상기 데이터 라인(GIO)의 전압 스윙폭이 도 2와 같이 감소된다. As shown, the termination circuit reduces the voltage swing width of the data line GIO in response to the termination control signal t_cont. The voltage level of the data line GIO is determined by the termination resistors R1 and R2 and the resistance of the data line GIO. When the termination control signal t_cont goes from a high level to a low level, the first and second transistors M1 and M2 are turned on, so the voltage swing width of the data line GIO is determined by a value of the termination resistors R1 and R2. This is reduced as shown in FIG.

상기 데이터 라인 터미네이션 회로는 동작 주파수와 무관하게 일정한 터미네이션 저항값을 갖는다.The data line termination circuit has a constant termination resistance value regardless of the operating frequency.

상기 데이터 라인 터미네이션 회로의 저항값이 고정되면, 상기 데이터 라인의 전송 특성 및 전류 소모 측면에서 동작 주파수에 따라 최적의 특성을 유지하기 어렵다. 즉, 저속 동작에 맞춰 저항값이 설계되면, 고속 동작시 데이터의 전송 특성이 악화될 수 있으며, 고속 동작에 맞춰 저항값이 설계되면 저속 동작시 전송 마진은 충분하나 전류 감소 측면에서는 이롭지 못하다. 따라서, 동작 주파수의 변동에 따라 최적화되는 터미네이션 저항을 구비하는 터미네이션 회로의 설계가 필요하다.When the resistance value of the data line termination circuit is fixed, it is difficult to maintain an optimum characteristic according to the operating frequency in terms of transmission characteristics and current consumption of the data line. That is, if the resistance value is designed for the low speed operation, the data transmission characteristics of the high speed operation may deteriorate. If the resistance value is designed for the high speed operation, the transmission margin is sufficient in the low speed operation, but it is not advantageous in terms of current reduction. Therefore, there is a need for the design of a termination circuit having a termination resistor that is optimized according to variations in operating frequency.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 동작 주파수에 따라 최적의 터미네이션 저항을 가질 수 있도록 한 데이터 라인 터미네이션 회로를 제공하는데 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a data line termination circuit capable of having an optimal termination resistance according to an operating frequency.

상술한 기술적 과제를 달성하기 위한 본 발명의 데이터 라인 터미네이션 회로는 동작 클럭의 주파수와 기준 클럭의 주파수를 비교하여 주파수 비교 신호를 출력하도록 구성되는 주파수 비교부; 및 상기 주파수 비교 신호에 응답하여 상기 데이터 라인의 터미네이션 저항값을 조절하도록 구성되는 가변 터미네이션부를 포함한다.In accordance with an aspect of the present invention, a data line termination circuit includes: a frequency comparator configured to output a frequency comparison signal by comparing a frequency of an operation clock with a frequency of a reference clock; And a variable termination unit configured to adjust a termination resistance value of the data line in response to the frequency comparison signal.

본 발명에 따른 데이터 라인 터미네이션 회로는 동작 주파수에 따라 데이터의 전송 특성을 개선하고 전류 소모를 감소시킬 수 있다.The data line termination circuit according to the present invention can improve data transmission characteristics and reduce current consumption according to an operating frequency.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3는 본 발명에 따른 데이터 라인 터미네이션 회로의 블록도이다.3 is a block diagram of a data line termination circuit in accordance with the present invention.

도 3에 도시된 데이터 라인 터미네이션 회로는 주파수 비교부(10) 및 가변 터미네이션부(20)를 포함한다.The data line termination circuit shown in FIG. 3 includes a frequency comparator 10 and a variable termination part 20.

상기 주파수 비교부(10)는 동작 클럭(OP_CLK)의 주파수를 기준 클럭(REF_CLK)의 주파수와 비교하여 주파수 비교 신호(det)를 출력하도록 구성된다. 예를 들면, 상기 주파수 비교부(10)는 상기 동작 클럭(OP_CLK)의 주파수가 상기 기준 클럭(REF_CLK)의 주파수보다 높으면 하이 레벨의 주파수 비교 신호(det)를 출력하고, 상기 동작 클럭(OP_CLK)의 주파수가 상기 기준 클럭(REF_CLK)의 주파수보다 낮으면 로우 레벨의 주파수 비교 신호(det)를 출력한다. The frequency comparison unit 10 is configured to output a frequency comparison signal det by comparing the frequency of the operation clock OP_CLK with the frequency of the reference clock REF_CLK. For example, when the frequency of the operation clock OP_CLK is higher than the frequency of the reference clock REF_CLK, the frequency comparison unit 10 outputs a high level frequency comparison signal det, and the operation clock OP_CLK. If the frequency of is lower than the frequency of the reference clock REF_CLK, the frequency comparison signal det of a low level is output.

상기 동작 클럭(OP_CLK)은 상기 데이터 라인 터미네이션 회로에 사용되는 클럭이다. 또한, 상기 기준 클럭(REF_CLK)은 상기 동작 클럭(OP_CLK)의 허용되는 주파수 범위 내의 주파수를 갖는 클럭이며, 바람직하게는 상기 동작 클럭(OP_CLK)의 주파수 범위 중 중간값의 주파수를 갖는 클럭으로 설정될 수 있다. 예를 들어, 상기 동작 클럭(OP_CLK)의 주파수가 800MHZ ~ 1.6GHZ 사이인 경우, 상기 기준 클럭(REF_CLK)의 주파수는 1.2GHZ로 설정될 수 있다. The operation clock OP_CLK is a clock used for the data line termination circuit. The reference clock REF_CLK is a clock having a frequency within an allowable frequency range of the operation clock OP_CLK. Preferably, the reference clock REF_CLK is set to a clock having an intermediate frequency among the frequency ranges of the operation clock OP_CLK. Can be. For example, when the frequency of the operation clock OP_CLK is between 800 MHz and 1.6 GHZ, the frequency of the reference clock REF_CLK may be set to 1.2 GHZ.

상기 가변 터미네이션부(20)는 상기 복수의 터미네이션 유닛(21,22)을 포함하고, 상기 복수의 터미네이션 유닛(21,22)은 상기 주파수 비교 신호(det)에 응답하여 선택적으로 활성화되어 상기 데이터 라인(GIO)의 전압 스윙폭을 조절하도록 구성된다. 상기 복수의 터미네이션 유닛(21,22)은 각각의 터미네이션 저항값을 다양하게 구현할 수 있으며, 이 중 어느 터미네이션 유닛이 활성화되느냐에 따라 상기 가변 터미네이션부(20)의 저항값이 달라짐으로써 상기 데이터 라인(GIO)의 전압 스윙폭이 감소되거나 증가된다.The variable termination unit 20 includes the plurality of termination units 21 and 22, and the plurality of termination units 21 and 22 are selectively activated in response to the frequency comparison signal det to allow the data line. (GIO) is configured to adjust the voltage swing width. Each of the plurality of termination units 21 and 22 may implement various termination resistance values, and the resistance value of the variable termination unit 20 varies according to which termination unit is activated. The voltage swing width of GIO) is reduced or increased.

본 발명은 동작 클럭(OP_CLK)의 주파수가 높은 경우 저항값이 작은 터미네이 션 유닛을 선택하여 상기 데이터 라인(GIO)을 통해 전송되는 데이터의 딜레이를 감소시켜 고주파수에서의 동작을 원활하게 할 수 있다. 또한, 본 발명은 동작 클럭(OP_CLK)의 주파수가 낮은 경우 저항값이 큰 터미네이션 유닛을 선택하여 상기 데이터 라인(GIO)의 전압 스윙폭을 감소시켜 소모 전류를 감소시킬 수 있다. 즉, 본 발명은 고주파수 동작에서는 상대적으로 동작 마진이 중요하므로 딜레이를 감소시키기 위해 터미네이션 저항을 작게 하고, 저주파수 동작에서는 전류 감소가 중요하므로 소모 전류를 감소시키기 위해 터미네이션 저항을 크게 한다. When the frequency of the operating clock OP_CLK is high, a termination unit having a small resistance value may be selected to reduce delay of data transmitted through the data line GIO to smoothly operate at a high frequency. . In addition, when the frequency of the operation clock OP_CLK is low, a termination unit having a large resistance value may be selected to reduce the voltage swing width of the data line GIO to reduce the current consumption. That is, in the present invention, since the operation margin is relatively important in high frequency operation, the termination resistance is reduced to reduce delay, and in the low frequency operation, the termination resistance is important, so the termination resistance is increased to reduce current consumption.

도 4는 도 3에 도시된 데이터 라인의 터미네이션 회로의 일 실시예이다.FIG. 4 is an embodiment of a termination circuit of the data line shown in FIG. 3.

상기 주파수 비교부(10)는 주파수 디텍터(11), 스위치(12) 및 차지 펌프(13)를 포함한다.The frequency comparator 10 includes a frequency detector 11, a switch 12, and a charge pump 13.

상기 주파수 디텍터(11)는 상기 기준 클럭(REF_CLK)의 주파수와 상기 동작 클럭(OP_CLK)의 주파수에 따른 신호를 출력한다.The frequency detector 11 outputs a signal according to the frequency of the reference clock REF_CLK and the frequency of the operation clock OP_CLK.

상기 주파수 디텍터(11)는 제1 플립플롭(FF1), 제2 플립플롭(FF2) 및 앤드 게이트(AND)를 포함한다.The frequency detector 11 includes a first flip-flop FF1, a second flip-flop FF2, and an AND gate AND.

상기 제1 플립플롭(FF1)의 출력은 상기 전원 전압(Vdd)을 입력받아 상기 기준 클럭(REF_CLK)에 동기되고, 상기 앤드 게이트(AND)의 출력에 의해 리셋된다.The output of the first flip-flop FF1 receives the power supply voltage Vdd, is synchronized with the reference clock REF_CLK, and is reset by the output of the AND gate AND.

상기 제2 플립플롭(FF2)의 출력은 상기 전원 전압(Vdd)을 입력받아 상기 동작 클럭(OP_CLK)에 동기되고, 상기 앤드 게이트(AND)의 출력에 의해 리셋된다.The output of the second flip-flop FF2 receives the power supply voltage Vdd, is synchronized with the operation clock OP_CLK, and is reset by the output of the AND gate AND.

상기 앤드 게이트(AND)는 상기 제1 플립플롭(FF1)의 출력 및 상기 제2 플립플롭(FF2)의 출력을 입력받아 연산한 값을 상기 제1 플립플롭(FF1)의 리셋 단자 및 상기 제2 플립플롭(FF2)의 리셋 단자로 출력한다.The AND gate AND receives the output of the first flip-flop FF1 and the output of the second flip-flop FF2 and calculates a value calculated from the reset terminal of the first flip-flop FF1 and the second. Output to the reset terminal of the flip-flop (FF2).

상기 스위치(12)는 상기 주파수 디텍터(11)의 출력에 따라 전원 전압(VDD) 또는 접지 전압(VSS)을 차지 펌프(13)로 전송한다.The switch 12 transmits a power supply voltage VDD or a ground voltage VSS to the charge pump 13 according to the output of the frequency detector 11.

상기 스위치(12)는 상기 제1 플립플롭(FF1)의 출력에 응답하여 턴온되는 제1 트랜지스터(M1) 및 상기 제2 플립플롭(FF2)의 출력에 응답하여 턴온되는 제2 트랜지스터(M2)를 포함한다.The switch 12 may turn on the first transistor M1 turned on in response to the output of the first flip-flop FF1 and the second transistor M2 turned on in response to the output of the second flip-flop FF2. Include.

상기 차지 펌프(13)는 캐패시터(C) 및 제1 인버터(IV1)를 포함한다.The charge pump 13 includes a capacitor C and a first inverter IV1.

상기 차지 펌프(13)는 상기 스위치(12)의 출력에 따라 상기 주파수 비교 신호(det)를 출력한다.The charge pump 13 outputs the frequency comparison signal det according to the output of the switch 12.

상기 주파수 비교부(10)는 상기 기준 클럭(REF_CLK)의 주파수에 비해 상기 동작 클럭(OP_CLK)의 주파수가 낮으면 로우 레벨의 주파수 비교 신호(det)를 출력한다.The frequency comparison unit 10 outputs a low level frequency comparison signal det when the frequency of the operation clock OP_CLK is lower than the frequency of the reference clock REF_CLK.

상기 가변 터미네이션부(20)는 제1 터미네이션 유닛(21), 제2 터미네이션 유닛(22) 및 터미네이션 제어 유닛(23)을 구비한다.The variable termination unit 20 includes a first termination unit 21, a second termination unit 22, and a termination control unit 23.

상기 제1 터미네이션 유닛(21)은 상기 주파수 비교 신호(det)에 따라 턴온되는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4), 상기 제3 트랜지스터(M3)와 상기 제4 트랜지스터(M4)의 사이에 연결되어 상기 데이터 라인(GIO)의 전압 레벨을 분배하는 제1 저항(R1) 및 제2 저항(R2)을 구비한다.The first termination unit 21 may include the third transistor M3 and the fourth transistor M4, which are turned on according to the frequency comparison signal det, of the third transistor M3 and the fourth transistor M4. The first resistor R1 and the second resistor R2 are connected to each other to distribute the voltage level of the data line GIO.

상기 제2 터미네이션 유닛(22)은 상기 주파수 비교 신호(det)에 따라 턴온되는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6), 상기 제5 트랜지스터(M5)와 상기 제6 트랜지스터(M6)의 사이에 연결되어 상기 데이터 라인(GIO)의 전압 레벨을 분배하는 제3 저항(R3) 및 제4 저항(R4)을 구비한다.The second termination unit 22 may include the fifth transistor M5, the sixth transistor M6, the fifth transistor M5, and the sixth transistor M6 that are turned on according to the frequency comparison signal det. And a third resistor R3 and a fourth resistor R4 connected therebetween to distribute the voltage level of the data line GIO.

상기 터미네이션 제어 유닛(23)은 제2 인버터(IV2), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 구비한다. 상기 제2 인버터(IV2)는 상기 터미네이션 제어 신호(t_cont)를 입력받는다. 상기 제7 트랜지스터(M7)는 게이트에 상기 터미네이션 제어 신호(t_cont)를 입력받고 소스에 전원 전압(VDD)을 입력받고 드레인에 상기 제5 트랜지스터(M5)의 드레인과 상기 제3 트랜지스터(M3)의 소스가 연결된다. 상기 제8 트랜지스터(M8)는 게이트에 상기 제2 인버터(IV2)의 출력을 입력받고 드레인에 상기 제4 트랜지스터(M4)의 드레인과 상기 제6 트랜지스터(M6)의 소스가 연결되고 소스에 접지 전압(VSS)이 입력된다. The termination control unit 23 includes a second inverter IV2, a seventh transistor M7, and an eighth transistor M8. The second inverter IV2 receives the termination control signal t_cont. The seventh transistor M7 receives the termination control signal t_cont at a gate, a power supply voltage VDD at a source, and a drain of the fifth transistor M5 and a drain of the third transistor M3 at a drain. The source is connected. The eighth transistor M8 receives the output of the second inverter IV2 at a gate thereof, and a drain of the fourth transistor M4 and a source of the sixth transistor M6 are connected to a drain thereof, and a ground voltage is connected to the source. (VSS) is input.

도 5는 도 4에 도시된 주파수 비교부(10)의 내부 신호들의 타이밍도이다.FIG. 5 is a timing diagram of internal signals of the frequency comparison unit 10 shown in FIG. 4.

도 5는 상기 동작 클럭(OP_CLK) 주파수가 상기 기준 클럭(REF_CLK) 주파수보다 낮은 경우를 나타낸 것이다. 상기 제1 플립플롭(FF1)은 입력 신호의 레벨이 하이 레벨이므로 상기 기준 클럭(REF_CLK)에 동기되어 하이 레벨의 신호를 출력한다. 그리고, 상기 제1 플립플롭(FF1)은 상기 앤드 게이트(AND)의 출력이 하이 레벨이 되면, 로우 레벨의 신호를 출력한다.5 illustrates a case where the operation clock OP_CLK frequency is lower than the reference clock frequency REF_CLK. Since the first flip-flop FF1 has a high level of an input signal, the first flip-flop FF1 outputs a high level signal in synchronization with the reference clock REF_CLK. The first flip-flop FF1 outputs a low level signal when the output of the AND gate AND is at a high level.

또한, 상기 제2 플립플롭(FF2)은 입력 신호의 레벨이 하이 레벨이므로 상기 동작 클럭(OP_CLK)에 동기되어 하이 레벨의 신호를 출력한다. 상기 제2 플립플롭(FF2)은 상기 앤드 게이트(AND)의 출력이 하이 레벨이 되면 로우 레벨의 신호를 출력한다. 따라서, 제1 노드(Node_1)의 전압 및 제2 노드(Node_2)의 전압이 동시에 하이 레벨이 되면 소정 지연 시간 후에 상기 제1 플립플롭(FF1)의 출력 및 상기 제2 플립플롭(FF2)의 출력은 로우 레벨이 된다. 그 결과, 상기 제1 노드(Node_1)의 전압이 상기 제2 노드(Node_2)의 전압에 비해 평균적으로 하이 레벨의 구간이 많게 된다. 따라서, 상기 제2 트랜지스터(M2)에 비해 상기 제1 트랜지스터(M1)가 턴온되는 구간이 많으므로 상기 캐패시터(C)는 상기 제3 노드(Node_3)의 전위를 도 5에 도시한 바와 같이 점차 상승시킨다. 따라서, 상기 제3 노드(Node_3)의 전위는 상기 주파수 디텍터(11)가 구동되고 일정 시간이 지난 후 하이 레벨이 된다. 따라서, 상기 기준 클럭(REF_CLK)의 주파수에 비해 상기 동작 클럭(OP_CLK)의 주파수가 낮은 경우, 상기 제3 노드(Node_3)의 전위는 하이 레벨이 되고, 상기 제1 인버터(IV1)는 로우 레벨의 신호를 출력한다.In addition, since the level of the input signal is high, the second flip-flop FF2 outputs a high level signal in synchronization with the operation clock OP_CLK. The second flip-flop FF2 outputs a low level signal when the output of the AND gate AND becomes high. Therefore, when the voltage of the first node Node_1 and the voltage of the second node Node_2 become high at the same time, the output of the first flip-flop FF1 and the output of the second flip-flop FF2 after a predetermined delay time. Goes to the low level. As a result, the voltage of the first node Node_1 has a higher level than the voltage of the second node Node_2 on average. Accordingly, since the first transistor M1 is turned on more frequently than the second transistor M2, the capacitor C gradually increases the potential of the third node Node_3 as shown in FIG. 5. Let's do it. Therefore, the potential of the third node Node_3 becomes high after a predetermined time after the frequency detector 11 is driven. Therefore, when the frequency of the operation clock OP_CLK is lower than the frequency of the reference clock REF_CLK, the potential of the third node Node_3 is at a high level, and the first inverter IV1 is at a low level. Output the signal.

상기 기준 클럭(REF_CLK)의 주파수에 비해 상기 동작 클럭(OP_CLK)의 주파수가 높은 경우는 이와 반대로 상기 제1 노드(Node_1)의 전압보다 상기 제2 노드(Node_2)의 전압이 하이 레벨의 구간이 많게 되므로 상기 제3 노드(Node_3)의 전압은 점점 하강한다. 따라서, 상기 제3 노드(Node_3)의 전위는 상기 주파수 디텍터(11)가 구동되고 일정 시간이 지난 후 로우 레벨이 된다. 따라서, 상기 기준 클럭(REF_CLK)의 주파수에 비해 상기 동작 클럭(OP_CLK)의 주파수가 높은 경우, 상기 제3 노드(Node_3)의 전위는 로우 레벨이 되고, 상기 제1 인버터(IV1)는 하이 레벨의 신호를 출력한다.In contrast, when the frequency of the operation clock OP_CLK is higher than the frequency of the reference clock REF_CLK, the voltage of the second node Node_2 is higher than the voltage of the first node Node_1. Therefore, the voltage of the third node Node_3 decreases gradually. Therefore, the potential of the third node Node_3 becomes low level after a predetermined time after the frequency detector 11 is driven. Therefore, when the frequency of the operation clock OP_CLK is higher than the frequency of the reference clock REF_CLK, the potential of the third node Node_3 is at a low level, and the first inverter IV1 is at a high level. Output the signal.

본 발명에 따른 데이터 라인 터미네이션 회로의 동작을 설명하면 다음과 같다.The operation of the data line termination circuit according to the present invention will be described below.

상기 제1 터미네이션 유닛(21)의 저항값이 상기 제2 터미네이션 유닛(22)의 저항값보다 크다고 가정한다.It is assumed that the resistance value of the first termination unit 21 is greater than the resistance value of the second termination unit 22.

상기 터미네이션 제어 신호(t_cont)가 인에이블되면 상기 터미네이션 제어 유닛(23)의 제7 및 제8 트랜지스터(M7~M8)가 구동된다.When the termination control signal t_cont is enabled, the seventh and eighth transistors M7 to M8 of the termination control unit 23 are driven.

상기 주파수 비교부(10)는 상기 동작 클럭(OP_CLK)의 주파수가 상기 기준 클럭(REF_CLK)의 주파수보다 낮으면 로우 레벨의 주파수 비교 신호(det)를 출력한다. 따라서, 상기 가변 터미네이션부(20)의 상기 제3 트랜지스터(M3)와 상기 제4 트랜지스터(M4)가 턴온되어 상기 제1 터미네이션 유닛(21)이 활성화된다. 따라서, 상기 제1 터미네이션 유닛(21)의 저항값에 따라 상기 데이터 라인(GIO)의 전압 레벨은 상기 가변 터미네이션부(20)가 구동되지 않는 경우에 비해 전압 스윙폭이 감소된다(도 6 참조).The frequency comparison unit 10 outputs a low level frequency comparison signal det when the frequency of the operation clock OP_CLK is lower than the frequency of the reference clock REF_CLK. Accordingly, the third transistor M3 and the fourth transistor M4 of the variable termination unit 20 are turned on to activate the first termination unit 21. Therefore, according to the resistance value of the first termination unit 21, the voltage swing width of the data line GIO is reduced compared to the case where the variable termination unit 20 is not driven (see FIG. 6). .

한편, 상기 동작 클럭(OP_CLK)의 주파수가 상기 기준 클럭(REF_CLK)의 주파수보다 높으면, 상기 주파수 비교부(10)는 하이 레벨의 주파수 비교 신호(det)를 출력한다. 따라서, 상기 제5 트랜지스터(M5)와 상기 제6 트랜지스터(M6)가 턴온되어 상기 제2 터미네이션 유닛(22)이 활성화된다. 상기 제2 터미네이션 유닛(22)의 저항값은 상기 제1 터미네이션 유닛(21)의 저항값에 비해 작으므로 상기 데이터 라인(GIO)의 전압 스윙폭은 증가한다(도 6 참조). 따라서, 상기 가변 터미네이션부(20)에 의한 터미네이션 저항이 작으므로 데이터 전송시 딜레이가 감소되므로 데이터의 고속 전송이 가능하다. Meanwhile, if the frequency of the operation clock OP_CLK is higher than the frequency of the reference clock REF_CLK, the frequency comparison unit 10 outputs a high level frequency comparison signal det. Accordingly, the fifth transistor M5 and the sixth transistor M6 are turned on to activate the second termination unit 22. Since the resistance value of the second termination unit 22 is smaller than the resistance value of the first termination unit 21, the voltage swing width of the data line GIO increases (see FIG. 6). Accordingly, since the termination resistance by the variable termination unit 20 is small, delay in data transmission is reduced, thereby enabling high-speed data transmission.

이와 같이, 본 발명은 동작 클럭(OP_CLK)의 주파수에 따라 상기 제1 터미네 이션 유닛(21) 또는 상기 제2 터미네이션 유닛(22)을 선택적으로 구동시켜 터미네이션 유닛의 저항값을 조절할 수 있으므로, 고속 동작에서는 고속의 데이터 전송을 위해 터미네이션 저항을 작게 하고, 저속 동작에서는 전류 소모를 줄이기 위해 터미네이션 저항을 크게 함으로써, 본 발명은 동작 주파수에 따라 최적의 동작을 유지할 수 있다.As described above, the present invention can selectively drive the first termination unit 21 or the second termination unit 22 according to the frequency of the operation clock OP_CLK to adjust the resistance value of the termination unit. By reducing the termination resistance for high speed data transmission in operation and increasing the termination resistance to reduce current consumption in low speed operation, the present invention can maintain optimal operation according to the operating frequency.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 일반적인 반도체 집적 회로의 데이터의 입출력 라인 터미네이션 회로도,1 is an input / output line termination circuit diagram of data of a general semiconductor integrated circuit;

도 2는 종래 기술에 따른 데이터 라인 터미네이션 회로의 출력 파형도,2 is an output waveform diagram of a data line termination circuit according to the prior art;

도 3은 본 발명에 따른 데이터 라인 터미네이션 회로의 블록도,3 is a block diagram of a data line termination circuit in accordance with the present invention;

도 4는 도 3에 도시한 데이터 라인 터미네이션 회로의 일 실시예, FIG. 4 is an embodiment of the data line termination circuit shown in FIG. 3;

도 5는 도 4에 도시한 주파수 비교부의 내부 신호들의 타이밍도, 및5 is a timing diagram of internal signals of the frequency comparator shown in FIG. 4, and

도 6은 본 발명에 따른 데이터 라인 터미네이션 회로의 출력 파형도이다.6 is an output waveform diagram of a data line termination circuit according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 주파수 비교부10: frequency comparison unit

11 : 주파수 디텍터 12 : 스위치11 frequency detector 12 switch

13 : 차지 펌프 20 : 가변 터미네이션부13 charge pump 20 variable termination

21,22 : 제1,제2 터미네이션 유닛21,22: first and second termination unit

23 : 터미네이션 제어 유닛23: termination control unit

Claims (5)

동작 클럭의 주파수와 기준 클럭의 주파수를 비교하여 주파수 비교 신호를 출력하도록 구성되는 주파수 비교부; 및A frequency comparison unit configured to output a frequency comparison signal by comparing the frequency of the operation clock with the frequency of the reference clock; And 상기 주파수 비교 신호에 응답하여 상기 데이터 라인의 터미네이션 저항값을 조절하도록 구성되는 가변 터미네이션부를 포함하는 데이터 라인 터미네이션 회로.And a variable termination portion configured to adjust a termination resistance value of the data line in response to the frequency comparison signal. 제 1 항에 있어서,The method of claim 1, 상기 주파수 비교부는,The frequency comparison unit, 상기 동작 클럭의 주파수와 상기 기준 클럭의 주파수에 따른 주파수 검출 신호를 출력하는 주파수 디텍터; A frequency detector configured to output a frequency detection signal according to a frequency of the operation clock and a frequency of the reference clock; 상기 주파수 디텍터의 출력에 따라 전원 전압 또는 접지 전압을 출력하는 스위치; 및A switch outputting a power supply voltage or a ground voltage according to the output of the frequency detector; And 상기 스위치의 출력에 따라 상기 주파수 비교 신호를 출력하는 차지 펌프를 구비하는 데이터 라인 터미네이션 회로.And a charge pump for outputting the frequency comparison signal in accordance with the output of the switch. 제 2 항에 있어서,The method of claim 2, 상기 주파수 디텍터는,The frequency detector, 전원 전압을 입력받고 상기 기준 클럭에 따라 동작하는 제1 플립플롭;A first flip-flop that receives a power supply voltage and operates according to the reference clock; 상기 전원 전압을 입력받고 상기 동작 클럭에 따라 동작하는 제2 플립플롭; 및A second flip-flop receiving the power supply voltage and operating according to the operation clock; And 상기 제1 플립플롭의 출력 및 상기 제2 플립플롭의 출력을 입력받아 연산한 값에 따라 상기 제1 플립플롭과 상기 제2 플립플롭을 리셋시키는 앤드 게이트를 포함하는 데이터 라인 터미네이션 회로.And an AND gate for resetting the first flip-flop and the second flip-flop according to a value calculated by receiving the output of the first flip-flop and the output of the second flip-flop. 제 1 항에 있어서,The method of claim 1, 상기 가변 터미네이션부는,The variable termination unit, 상기 주파수 비교 신호에 응답하여 상기 데이터 라인의 저항값을 제1 터미네이션 저항값으로 설정하는 제1 터미네이션 유닛; 및A first termination unit configured to set a resistance value of the data line to a first termination resistance value in response to the frequency comparison signal; And 상기 주파수 비교 신호에 응답하여 상기 데이터 라인의 저항값을 제2 터미네이션 저항값으로 설정하는 제2 터미네이션 유닛을 포함하는 데이터 라인 터미네이션 회로.And a second termination unit configured to set a resistance value of the data line to a second termination resistance value in response to the frequency comparison signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 가변 터미네이션부는,The variable termination unit, 터미네이션 제어 신호에 응답하여 상기 가변 터미네이션부를 디스에이블시키는 터미네이션 제어 유닛을 추가로 포함하는 데이터 라인 터미네이션 회로.And a termination control unit for disabling said variable termination portion in response to a termination control signal.
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