KR20090108621A

KR20090108621A - Ａｄ 변환기

Info

Publication number: KR20090108621A
Application number: KR1020097016471A
Authority: KR
Inventors: 카즈히로 야마모토; 토시유키 오카야스
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2007-04-13
Filing date: 2008-04-09
Publication date: 2009-10-15
Also published as: KR101168339B1

Abstract

입력되는 아날로그 신호를 디지털 신호로 변환하는 AD 변환기에 있어서, 아날로그 신호의 신호 레벨을 순차적으로 적분한 적분 파형을 출력하는 적분기와, 적분 파형의 신호 레벨과 소정의 참조값의 대소 관계가 소정 상태로 천이하는 천이 타이밍을 소정의 시간 분해능으로 검출하는 디지털 변환부와, 시간 분해능보다 큰 제어 주기로 디지털 변환부에서의 검출 결과에 따라 적분 파형의 신호 레벨을 제어하는 피드백부와, 디지털 변환부에 있어서의 검출 결과에 기초하여 디지털 신호를 생성하는 신호 처리부를 포함하는 AD 변환기를 제공한다.

AD 변환기, AD Converter, 디지털 신호, 아날로그 신호

Description

ＡＤ 변환기{AD CONVERTER}

본 발명은 아날로그 신호를 디지털 신호로 변환하는 AD 변환기에 관한 것이다. 특히, 본 발명은, 델타 시그마 변조를 이용한 AD 변환기에 관한 것이다. 본 출원은 아래의 일본 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 아래의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고 본 출원의 일부로 한다.

1. 일본특허출원 2007－106410 출원일 2007년 4월 13일

2. 일본특허출원 2007－296832 출원일 2007년 11월 15일

아날로그 신호를 디지털 신호로 변환하는 AD 변환기로서 델타 시그마 변조를 이용한 회로 소자가 알려져 있다(예를 들어, 특허 문헌 1 참조). 델타 시그마 변조는 아날로그 신호의 레벨을 순차적으로 가산한 값이 소정의 참조값 보다 커졌을 경우에 가산값으로부터 참조값을 감산하는 피드백 처리를 실시함으로써 아날로그 신호를 디지털 신호로 변환한다.

도 10은 종래의 AD 변환기(200)를 나타낸다. AD 변환기(200)는 레벨 연산부(210), 적분기(220), 1 bit ADC(230), 신호 처리부(240), 지연기(250) 및 1 bit DAC(260)를 갖는다.

적분기(220)는 아날로그 신호의 레벨을 적분한다. 1 bit ADC(230)는 적분기(220)의 출력이 참조값 보다 큰지 여부를 나타내는 2값의 신호를 출력한다. 지연기(250)는 1 bit ADC(230)가 출력하는 신호를 1 사이클 지연시킨다. 1 사이클이란, 1 bit ADC(230)에게 부여할 수 있는 샘플링 클록의 1 사이클이다. 1 bit DAC(260)는, 지연기(250)로부터 논리값 1이 주어졌을 경우에 1 bit ADC(230)에서의 참조값에 상당하는 레벨을 레벨 연산부(210)에 출력한다. 레벨 연산부(210)는 입력되는 아날로그 신호의 레벨로부터 1 bit DAC(260)가 출력하는 레벨을 감산하여 적분기(220)에 입력한다.

신호 처리부(240)는 1 bit ADC(230)가 출력하는 신호에 기초하여 디지털 신호를 생성한다. 예를 들어, 신호 처리부(240)는 1 bit ADC(230)가 논리값 1을 출력하는 타이밍이 어떻게 분포하고 있는가에 따라 디지털 신호를 생성한다.

[특허 문헌 1] 일본특허공개 2001－24512호 공보

[발명이 해결하려고 하는 과제]

상술한 바와 같이, AD 변환기(200)는 1 bit ADC(230)가 논리값 1을 출력하는 타이밍에 기초하여 디지털 신호의 값을 생성한다. 이 때문에, AD 변환기(200)는 1 bit ADC(230)에서의 샘플링 주파수가 높고 시간 방향의 분해능이 높을수록 디지털 신호의 값을 고분해능으로 생성할 수 있다.

그러나, 단순히 샘플링 클록의 주파수를 높게 하는 것으로는 1 bit ADC(230)에서의 샘플링 주파수를 향상시키려면 한계가 있다. 또한, 1 bit ADC(230)에서의 비교 결과를 고속 샘플링 클록의 1 사이클의 사이에 레벨 연산부(210)에 피드백하는 것은 어렵다.

여기에서, 본 명세서에 포함되는 기술혁신(이노베이션(innovation))의 하나의 측면에 있어서는, 상기의 과제를 해결할 수 있는 AD 변환기를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재의 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 추가적인 유리한 구체예를 규정한다.

[과제를 해결하기 위한 수단]

즉, 본 명세서에 포함되는 이노베이션에 관련하는 제1 측면에 의한 AD 변환기의 일 예에 의하면, 입력되는 아날로그 신호를 디지털 신호로 변환하는 AD 변환기에 있어서, 아날로그 신호의 신호 레벨을 순차적으로 적분한 적분 파형을 출력하는 적분기와, 적분 파형의 신호 레벨과 소정의 참조값의 대소 관계가 천이한 천이 타이밍을 소정의 시간 분해능으로 검출하는 디지털 변환부와, 시간 분해능보다큰 제어 주기로 디지털 변환부에서의 검출 결과에 따라 적분 파형의 신호 레벨을 제어하는 피드백부와, 디지털 변환부에서의 검출 결과에 기초하여 디지털 신호를 생성하는 신호 처리부를 포함하는 AD 변환기를 제공한다.

또한, 상기 발명의 개요는 본 발명의 필요한 특징 모두를 열거한 것이 아니며 이들 특징군의 서브컴비네이션도 발명이 될 수 있다.

도 1은 본 발명의 하나의 실시 형태와 관련되는 AD 변환기(100)의 구성의 일례를 나타내는 도면이다.

도 2는 피드백부(40)의 구성 예를 나타내는 도면이다.

도 3은 도 2에 관련해 설명한 AD 변환기(100)의 동작 예를 나타내는 타이밍 차트이다.

도 4는 디지털 변환부(30)의 구성의 일례를 나타내는 도면이다.

도 5는 AD 변환기(100)의 동작의 일례를 나타내는 타이밍 차트이다.

도 6은 타이밍 발생부(50)의 구성의 일례를 나타내는 도면이다.

도 7은 피드백부(40)의 다른 구성 예를 나타내는 도면이다.

도 8은 도 2에 관련해 설명한 AD 변환기(100)의 동작 예를 나타내는 타이밍 차트이다.

도 9(a)는 다비트 DA 변환부(90)의 구성 예를 나타내는 도면이다.

도 9(b)는 다비트 DA 변환부(90)의 다른 구성 예를 나타내는 도면이다.

도 10은 종래의 AD 변환기(200)을 나타낸다.

[부호의 설명]

10···적분기 20···레벨 비교부

30···디지털 변환부 32···제1 지연 요소

34···제2 지연 요소 36···검출회로

40···피드백부 50···타이밍 발생부

52···가변 지연 회로 54···설정부

60···레벨 발생부 70···레벨 연산부

80···신호 처리부 90···다비트 DA 변환부

91···저항 92···실렉터

93···전류 제어부 94···소스 측 전류원

95···싱크 측 전류원 96···콘덴서

100···AD 변환기 200···AD 변환기

210···레벨 연산부 220···적분기

230···1 bit ADC 240···신호 처리부

250···지연기 260···1 bit DAC

[발명을 실시하기 위한 최선의 형태]

이하, 발명의 실시 형태을 통해 본 발명의 일 측면을 설명하지만 이하의 실시형태는 청구의 범위에 관한 발명을 한정하는 것이 아니며, 또한, 실시형태에서 설명한 특징의 조합 모두가 발명의 해결수단에 필수적인 것으로 한정되지 않는다.

도 1은 본 발명의 하나의 실시 형태와 관련되는 AD 변환기(100)의 구성의 일례를 나타내는 도면이다. AD 변환기(100)는 입력되는 아날로그 신호를 디지털 신호로 변환하는 회로 소자로서 적분기(10), 레벨 비교부(20), 디지털 변환부(30), 피드백부(40), 레벨 연산부(70) 및 신호 처리부(80)를 포함한다.

적분기(10)는 아날로그 신호의 신호 레벨을 순차적으로 적분한 적분 파형을 출력한다. 적분기(10)는, 예를 들어, 연산 증폭기, 콘덴서 등을 이용한 아날로그 적분 회로이어도 된다. 즉, 적분기(10)는 아날로그 신호의 신호 레벨을 일정 주기로 이산적으로 가산하는 것이 아니라 아날로그 신호에 따라 콘덴서를 충방전등을 함으로써 연속하는 적분 파형을 출력해도 된다.

레벨 비교부(20)는 적분기(10)가 출력하는 적분 파형의 신호 레벨이 소정의 참조값 보다 커지는지 여부의 비교 결과에 따른 논리값을 출력한다. 해당 참조값은 사용자 등에 의해 미리 설정되어도 된다. 레벨 비교부(20)는 적분 파형 및 참조값이 2개의 입력 단자에 부여될 수 있는 연산 증폭기를 구비하여 된다. 레벨 비교부(20)는 적분 파형의 신호 레벨과 참조값의 대소 관계를 나타내는 논리값을 연속 파형으로서 출력한다. 예를 들어, 레벨 비교부(20)는 적분 파형의 신호 레벨이 참조값 보다 커졌을 경우에 논리값 1을 출력해도 된다.

디지털 변환부(30)는 적분 파형의 신호 레벨과 소정의 참조값의 대소 관계가 미리 정해진 상태로 천이한 천이 타이밍을 소정의 시간 분해능으로 검출한다. 예를 들어, 디지털 변환부(30)는 적분 파형의 신호 레벨이 소정의 참조값 보다 큰 초과 상태로 천이하는 타이밍을 소정의 시간 분해능으로 검출해도 된다. 또한, 디지털 변환부(30)는 적분 파형의 신호 레벨이 소정의 참조값 보다 작은 초과 상태로 천이하는 타이밍을 소정의 시간 분해능으로 검출해도 된다. 시간 분해능이란 디지털 변환부(30)에서 시간 방향으로의 측정 분해능을 가리킨다.

또한, 디지털 변환부(30)는 해당 소정의 참조값으로서 일정한 참조값을 취득하여도 되고, 제2 아날로그 신호를 적분한 파형의 신호 레벨을 취득하여도 된다. 후자의 경우, 디지털 변환부(30)가 검출하는 천이 타이밍은 적분기(10)에 줄 수 있는 제1 아날로그 신호 및 제2 아날로그 신호의 크로스 포인트의 타이밍에 대응한다. 제1 아날로그 신호 및 제2 아날로그 신호는 차동의 신호이어도 된다.

이하에서는, 디지털 변환부(30)는 아날로그 신호의 적분 파형의 신호 레벨이 고정된 참조값보다 커지는 초과 상태로 된 타이밍을 상술한 천이 타이밍으로서 검출하는 예를 설명한다. 디지털 변환부(30)는 적분 파형의 신호 레벨이 참조값보다 커지는지 여부를 각각의 샘플링 타이밍에 순차적으로 검출해도 된다. 이 경우, 샘플링 타이밍의 주기가 상술한 시간 분해능에 대응한다.

또한, 디지털 변환부(30)는 몇 번째의 샘플링 타이밍으로 적분 파형의 신호 레벨이 참조값보다 커졌는지를 검출해도 된다. 예를 들어, 디지털 변환부(30)는 레벨 비교부(20)가 출력하는 논리값을 각각의 샘플링 타이밍에 검출해도 된다. 레벨 비교부(20)가 출력하는 논리값으로서 논리값 1이 검출되었을 경우 적분 파형의 신호 레벨이 참조값보다 커진 초과 상태인 것을 검출할 수 있다.

또한, 샘플링 타이밍은, AD 변환기(100)의 동작 주기의 1/n배(단, n는 2 이상의 정수)의 주기를 가져도 된다. 디지털 변환부(30)는 적분 파형의 신호 레벨이 참조값 보다 커진 것을 검출한 샘플링 타이밍이 동작 주기의 해당 사이클 에서 몇 번째의 샘플링 타이밍인지를 검출해도 된다.

더하여, 디지털 변환부(30)는 상술한 샘플링과는 다른 방법으로 적분 파형의 신호 레벨이 참조값보다 커지는 타이밍을 검출해도 된다. 예를 들어, 디지털 변환부(30)는 적분 파형의 신호 레벨이 참조값 보다 커질 때까지 소정의 측정 클록의 펄스 수를 계수함으로써 해당 타이밍을 검출해도 된다.

또한, 디지털 변환부(30)는 주어지는 기준 클록에 따라 샘플링 타이밍을 생성해도 된다. 기준 클록은 AD 변환기의 동작 주기와 동일 주기를 가져도 된다. 더욱 구체적으로는, 디지털 변환부(30)는 기준 클록의 사이클마다 위상이 다른 복수의 스트로브를 생성해, 각각의 스트로브에 따라 레벨 비교부(20)가 출력하는 논리값을 검출해도 된다.

디지털 변환부(30)는 기준 클록의 사이클마다 레벨 비교부(20)가 출력하는 논리값이 천이한 타이밍을 검출해도 된다. 디지털 변환부(30)의 구성 및 동작은 도 2 및 도 3에서 후술한다.

피드백부(40)는 디지털 변환부(30)에서의 시간 분해능보다 큰 제어 주기로 디지털 변환부(30)에서의 검출 결과에 따라 적분 파형의 신호 레벨을 제어한다. 피드백부(40)의 제어 주기는 AD 변환기(100)의 동작 주기와 동일해도 된다. 즉, 피드백부(40)는 디지털 변환부(30)에서의 시간 분해능의 n배(단, n는 2 이상의 정수)의 제어 주기로 적분 파형의 신호 레벨을 제어한다.

피드백부(40)는 디지털 변환부(30)에서의 검출 결과에 따라 레벨 연산부(70)에 피드백 신호를 공급함으로써 적분 파형의 신호 레벨을 제어해도 된다. 레벨 연산부(70)는 적분기(10)의 입력 측에 설치되어 적분기(10)에 입력하는 아날로그 신호의 신호 레벨로부터 피드백 신호에 따른 신호 레벨을 가감산하여 적분기(10)에 입력한다.

예를 들어, 디지털 변환부(30)에서 적분 파형의 신호 레벨이 소정의 참조값 보다 큰 초과 상태가 되는 타이밍을 검출하는 경우, 레벨 연산부(70)는 적분 파형의 신호 레벨로부터 소정의 신호 레벨을 감산해도 된다. 반대로, 디지털 변환부(30)에서 적분 파형의 신호 레벨이 소정의 참조값 보다 작은 초과 상태가 되는 타이밍을 검출하는 경우, 레벨 연산부(70)는 적분 파형의 신호 레벨에, 소정의 신호 레벨을 가산해도 된다. 이하에서는, 레벨 연산부(70)가 적분 파형의 신호 레벨로부터 소정의 신호 레벨을 감산하는 예를 설명한다.

피드백부(40)는 동작 주기 내의, 디지털 변환부(30)가 검출한 초과 상태의 타이밍에 대응하는 타이밍으로, 미리 정해진 일정 신호 레벨을 적분 파형의 신호 레벨로부터 감산하여도 된다. 또한, 피드백부(40)는 디지털 변환부(30)가 검출한 초과 상태의 타이밍에 따른 신호 레벨을 동작 주기 내의 미리 정해진 일정한 타이밍으로 동작 파형의 신호 레벨로부터 감산하여도 된다. 또한, 피드백부(40)는 디지털 변환부(30)가 검출한 해당 타이밍에 따라 피드백 신호의 타이밍 및 신호 레벨의 쌍방을 조정해도 괜찮다.

신호 처리부(80)는 디지털 변환부(30)에서의 검출 결과에 기초하여 디지털 신호를 생성한다. 예를 들어, 신호 처리부(80)는 디지털 변환부(30)가 초과 상태를 검출한 타이밍의 분포에 따라 디지털 신호를 생성해도 된다. 더욱 구체적으로는, 신호 처리부(80)는 저역 통과 디지털 필터에 디지털 변환부(30)가 출력하는 샘플링 결과를 입력해도 된다. 이 경우, 디지털 변환부(30)는 초과 상태를 검출한 타이밍에 펄스를 출력해도 된다.

또한, 신호 처리부(80)는 저역 통과 디지털 필터가 출력하는 데이터열로부터 소정의 데이터 간격으로 데이터를 추출하는 데시메이션 필터를 가져도 된다. 신호 처리부(80)는 종래의 델타 시그마 변조를 이용한 AD 변환기의 신호 처리부와 같은 구성을 가져도 된다.

이러한 구성에 의해, 초과 상태가 되는 타이밍을 AD 변환기(100)의 동작 주기(피드백부(40)의 제어 주기) 보다 세밀한 시간 분해능으로 검출할 수 있다. 이 때문에, 디지털 신호를 정밀도 좋게 생성할 수 있다. 또한, AD 변환기(100)에게 부여하는 기준 클록의 주파수는 디지털 변환부(30)에서의 샘플링 주파수보다 작고 좋기 때문에 AD 변환기(100)에 부여될 기준 클록을 용이하게 생성할 수 있다.

도 2는 피드백부(40)의 구성 예를 나타내는 도면이다. 본 예의 피드백부(40)는, 상술한 바와 같이, 동작 주기 내의 디지털 변환부(30)가 검출한 초과 상태의 타이밍에 대응하는 타이밍으로 미리 정해진 일정 신호 레벨을 적분 파형의 신호 레벨로부터 감산한다.

본 예의 피드백부(40)는 디지털 변환부(30)가 초과 상태를 검출한 타이밍부터 소정의 시간이 경과한 후에 적분 파형의 신호 레벨로부터 미리 정해진 신호 레벨을 감산하여도 된다. 예를 들어, 피드백부(40)는 디지털 변환부(30)가 초과 상태를 검출하고 나서 복수의 샘플링 타이밍이 경과한 후에 피드백을 실시해도 된다.

본 예의 피드백부(40)는 디지털 변환부(30)가 기준 클록의 어느 하나의 사이클로 초과 상태를 검출했을 경우에 기준 클록의 해당 사이클보다 후의 사이클로 적분 파형의 신호 레벨로부터 미리 정해진 신호 레벨을 감산한다. 예를 들어, 피드백부(40)는 디지털 변환부(30)가 기준 클록의 어느 하나의 사이클로 초과 상태를 검출했을 경우에, 기준 클록의 해당 사이클의 다음의 사이클로 적분 파형의 신호 레벨로부터 미리 정해진 신호 레벨을 감산하여도 된다. 이 때, 사이클 내에서 신호 레벨을 감산하여야 하는 상대 타이밍은 전 사이클 내에서 초과 상태를 검출한 상대 타이밍에 따라 정해져도 된다. 예를 들어, 피드백부(40)는 초과 상태를 검출한 사이클의 다음의 사이클에서의 기준 클록의 펄스를 초과 상태를 검출한 사이클 내의 상대 타이밍에 따라 지연시켜 피드백 타이밍을 생성해도 된다.

본 예의 피드백부(40)는 타이밍 발생부(50) 및 레벨 발생부(60)를 가진다. 타이밍 발생부(50)는 초과 상태가 검출된 사이클 이후의 사이클에서의 기준 클록의 펄스를 초과 상태를 검출한 사이클 내에서의 상대 타이밍에 따라 지연시킨 피드백 신호를 생성한다.

레벨 발생부(60)는 레벨 연산부(70)에서 감산하여야 할 일정 신호 레벨을 피드백 신호에 따라 생성한다. 예를 들어, 레벨 발생부(60)는 레벨 비교부(20)에서의 참조값에 따른 신호 레벨을 생성해도 된다. 또한, 레벨 발생부(60)는 초과 상태가 계속된 기간에 따른 신호 레벨을 생성해도 된다. 레벨 연산부(70)는 적분기(10)에 입력하는 아날로그 신호의 신호 레벨로부터 레벨 발생부(60)가 출력하는 신호 레벨을 감산하여 적분기(10)에 입력한다.

도 3은 도 2에 관련해 설명한 AD 변환기(100)의 동작 예를 나타내는 타이밍 차트이다. 본 예에서는, 피측정 신호의 신호 레벨이 실질적으로 일정하고 적분 파형의 기울기가 실질적으로 일정한 경우를 이용해 설명한다.

디지털 변환부(30)는 적분 파형의 신호 레벨이 초과 상태가 되는지 여부를 각각의 샘플링 타이밍에 순차적으로 검출한다. 디지털 변환부(30)는 초과 상태를 검출한 샘플링 타이밍의 AD 변환기(100)의 동작 주기(피드백부(40)의 제어 주기)의 각 사이클 내에서의 차례를 검출해도 된다. 본 예에서는, 디지털 변환부(30)는 동 작 주기의 사이클 T1에서의 2번째의 샘플링 타이밍을 초과 상태가 된 타이밍으로서 검출한다.

타이밍 발생부(50)는 디지털 변환부(30)가 초과 상태를 검출한 타이밍에 따른 위상의 피드백 신호를 생성한다. 예를 들어, 타이밍 발생부(50)는 디지털 변환부(30)가 초과 상태를 검출한 제어 주기의 사이클 T1 보다 후의 사이클 T3 내에서 디지털 변환부(30)가 초과 상태를 검출한 타이밍(사이클 T1 내의 2번째의 샘플링 타이밍)에 대응하는 제어 타이밍(사이클 T3 내의 2번째의 제어 타이밍)으로 피드백 신호를 생성한다. 여기에서, 샘플링 타이밍의 시간 분해능(주기)과 제어 타이밍의 시간 분해능(주기)은 실질적으로 동일해도 된다.

레벨 발생부는 타이밍 발생부(50)가 생성한 피드백 신호의 신호 레벨을 미리 정해진 일정 신호 레벨로 조정해 레벨 연산부(70)에 공급한다. 레벨 연산부(70)는 적분 파형의 신호 레벨로부터 피드백 신호의 신호 레벨을 감산한다. 더하여, 도 3에서는 적분 파형의 신호 레벨은 피드백 신호의 상승 에지에 따라 순간적으로 감소하고 있지만, 레벨 연산부(70)는 소정의 기간에 걸쳐 적분 파형의 신호 레벨을 감소시켜도 된다. 예를 들어, 레벨 연산부(70)는 피드백 신호의 펄스 폭의 기간에 걸쳐 적분 파형의 신호 레벨을 감소시켜도 된다.

이러한 동작에 의해, AD 변환기(100)의 동작 주기 보다 세밀한 시간 분해능으로 적분 파형이 참조값보다 커진 타이밍을 검출할 수 있다. 또한, 피드백 신호에 해당 타이밍에 따른 정보를 가지게 할 수가 있으므로 AD 변환을 고정밀도로 실시할 수 있다.

도 4는 디지털 변환부(30)의 구성의 일례를 나타내는 도면이다. 디지털 변환부(30)는 복수의 제2 지연 요소(34) 및 복수의 검출 회로(36)를 가진다. 복수의 제2 지연 요소(34)는 종속 접속하도록 설치되어 주어지는 기준 클록을 순차적으로 지연시킨 복수의 스트로브 신호를 생성한다.

즉, 복수의 제2 지연 요소(34)는 기준 클록의 펄스 마다(사이클 마다) 위상이 다른 복수의 스트로브 신호를 생성한다. 각 사이클로 생성되는 스트로브 신호는 해당 사이클 내에서 균등하게 배치되어도 된다. 이 경우, 각각의 제2 지연 요소(34)의 지연량은 동일하여도 된다.

복수의 검출 회로(36)는 복수의 제2 지연 요소(34)와 일대일로 대응해 설치된다. 각각의 검출 회로(36)는 레벨 비교부(20)가 출력하는 논리값을 대응하는 제2 지연 요소(34)가 출력하는 스트로브 신호의 타이밍에 검출한다. 이에 의해, 복수의 검출 회로(36)는 기준 클록의 사이클 마다 각각의 제2 지연 요소(34)가 출력하는 각각의 스트로브 신호에 따른 각각의 샘플링 타이밍으로 적분 파형의 신호 레벨이 참조값보다 커지는지 여부를 검출할 수 있다. 즉, 기준 클록의 주기 보다 작은 제2 지연 요소(34)의 지연량을 시간 분해능으로서 초과 상태를 검출할 수 있다.

또한, 디지털 변환부(30)는, 도 4에 도시된 바와 같이, 복수의 제1 지연 요소(32)를 더 가져도 된다. 복수의 제1 지연 요소(32)는 복수의 제2 지연 요소(34)와 일대일로 대응해 설치된다. 각각의 검출 회로(36)는 각각의 제1 지연 요소(32)의 지연량이 동일하여도 된다. 단, 제1 지연 요소(32) 및 제2 지연 요소(34)의 지연량은 다르다.

각각의 검출 회로(36)는 대응하는 제2 지연 요소(34)가 출력하는 스트로브 신호의 타이밍으로 대응하는 제1 지연 요소(32)가 출력하는 지연 신호의 논리값을 검출한다. 본 예에서는, 각 단의 검출 회로(36)에 입력되는 스트로브 신호 및 지연 신호와의 위상차는 제1 지연 요소(32) 및 제2 지연 요소(34)의 지연량의 차이에 따라 다른 위상차가 된다. 즉, 레벨 비교부(20)가 출력하는 신호 파형을 제1 지연 요소(32) 및 제2 지연 요소(34)의 지연량의 차이를 시간 분해능으로하여 샘플링할 수 있다.

제1 지연 요소(32) 및 제2 지연 요소(34)의 지연량의 차이는 제2 지연 요소(34)를 생성할 수 있는 가장 작은 지연량보다 작게 할 수 있다. 이 때문에, 상술한 바와 같이, 제2 지연 요소(34)의 지연량을 시간 분해능으로 하는 경우에 비해, 시간 분해능을 더욱 세밀하게 할 수 있다.

디지털 변환부(30)는 기준 클록의 사이클마다 복수의 검출 회로(36)에서의 검출 결과에 따른 타이밍 정보를 출력한다. 타이밍 정보는, 예를 들어, 각각의 검출 회로(36)가 검출한 논리값을 각각의 비트 값으로 한 정보이어도 된다. 즉, 검출 회로(36)가 N단 설치되는 경우, 타이밍 정보는 N 비트의 정보이어도 된다. 타이밍 정보에서 논리값이 1을 나타내는 비트 위치를 검출함으로써, 초과 상태가 되는 기간을 N 비트의 분해능으로 검출할 수 있다.

도 5는 AD 변환기(100)의 동작의 일례를 나타내는 타이밍 차트를 나타낸다. 본 예에서는, 피측정 신호의 신호 레벨이 실질적으로 일정하고 적분 파형의 기울기가 실질적으로 일정한 경우를 이용해 설명한다. 또한, 스트로브 신호의 간격이 피 측정 신호의 주기보다 충분히 작은 경우, 스트로브 신호의 1 주기 당의 피측정 신호의 신호 레벨의 변화는 충분히 작기 때문에, 소정의 구간에서의 피측정 신호의 신호 레벨은 실질적으로 일정한 것으로 취급할 수 있다.

레벨 비교부(20)는 적분 파형이 참조값보다 큰지 여부를 나타내는 논리값을 출력한다. 디지털 변환부(30)는 기준 클록의 각 사이클에서 복수의 스트로브 신호를 가지는 멀티 스트로브를 생성한다. 또한, 도 5에서는 각 멀티 스트로브를 구별하기 위하여 각 멀티 스트로브를 교대로 다른 행에 나타내고 있다.

또한, 디지털 변환부(30)는 각각의 스트로브 신호에 따라 검출한 논리값을 기준 클록의 사이클마다 타이밍 정보로서 출력해도 된다. 예를 들어, 도 5의 제1 사이클의 타이밍 정보는 「00000000」이며, 제2 사이클의 타이밍 정보는 「00000111」이어도 된다.

타이밍 발생부(50)는 디지털 변환부(30)로부터의 타이밍 정보를 기준 클록의 사이클마다 수신한다. 수신된 타이밍 정보에서 논리값이 0에서 1로 천이하고 있는 경우, 타이밍 발생부(50)는 해당 사이클보다 후의 사이클에서의 기준 클록의 펄스를 해당 타이밍 정보에 따라 지연시킨 피드백 신호를 출력한다.

도 5의 예에서는, 제2 사이클의 타이밍 정보로 논리값이 0에서 1로 천이한다. 이 때, 타이밍 발생부(50)는, 예를 들어, 다음의 제3 사이클에서의 기준 클록의 펄스를 해당 타이밍 정보에 따라 지연시킨 피드백 신호를 출력한다. 타이밍 발생부(50)는 논리값의 천이를 검출한 스트로브 신호의 사이클 내에서의 위상과 피드백 신호의 사이클 내에서의 위상이 실질적으로 동일하게 되도록, 기준 클록을 지연 시켜도 된다. 예를 들어, 도 5에 도시된 바와 같이, 제2 사이클의 6번째의 스트로브 신호로 논리값의 천이가 검출되었을 경우, 타이밍 발생부(50)는 기준 클록의 제3 사이클의 펄스를 제3 사이클의 6번째의 스트로브 신호의 타이밍까지 지연시켜도 된다.

레벨 발생부(60) 및 레벨 연산부(70)는 피드백 신호에 따라 적분 파형의 신호 레벨로부터 소정의 신호 레벨을 감산한다. 해당 감산량은, 레벨 비교부(20)에서의 참조값의 레벨에 따라 정해져도 된다. 본 예의 AD 변환기(100)는 피드백의 타이밍이 초과 상태가 된 타이밍보다 지연하고 있으므로, 피드백의 타이밍으로 적분 파형의 신호 레벨로부터 참조값를 감산하여도, 감산 후의 적분 파형의 신호 레벨이 참조값보다 큰 경우도 생각할 수 있다. 이 때문에, 레벨 발생부(60) 및 레벨 연산부(70)는 참조값보다 큰 값을 적분 파형의 신호 레벨로부터 감산해도 된다. 해당 감산값은 초과 상태가 계속되는 기간(예를 들어, 피드백의 타이밍의 지연량)에 따라 정해져도 된다.

아날로그 신호의 신호 레벨 A를 소정의 기간 T로 적분한 값 A×T와 해당 기간에서 감산치 W를 감산한 회수 N의 곱 W×N가 대충 같아진다. 신호 처리부(80)는, 예를 들어, W×N/T로부터 해당 기간에서의 아날로그 신호의 신호 레벨을 디지털 값으로 변환할 수 있다.

이와 같이, 기준 클록의 각 펄스에 대해서 복수의 스트로브 신호를 생성함으로써, 초과 상태인지의 여부를 높은 시간 분해능으로 검출할 수 있다. 이 때문에, 디지털 신호를 정밀도 좋게 생성할 수 있다. 또한, 복수의 스트로브 신호에 대해 서 하나의 피드백 처리를 실시하므로 피드백 처리의 동작 속도를 늦게 할 수가 있어 회로 설계 등을 용이하게 할 수 있다.

도 6은 타이밍 발생부(50)의 구성의 일례를 나타내는 도면이다. 타이밍 발생부(50)는 가변 지연 회로(52) 및 설정부(54)를 가진다. 가변 지연 회로(52)는 기준 클록을 지연시켜 출력한다. 또한, 설정부(54)는 가변 지연 회로(52)에서의 지연 시간을 타이밍 정보에 기초하여 설정한다. 예를 들어, 설정부(54)는 기준 클록의 사이클마다 타이밍 정보를 수신하여 각각의 타이밍 정보에 기초하여 기준 클록의 다음의 사이클에 대한 가변 지연 회로(52)의 지연량을 설정해도 된다. 또한, 설정부(54)는 타이밍 정보에서 논리값의 천이가 검출되지 않는 경우, 다음의 사이클에서의 기준 클록의 펄스를 출력시키지 않게 가변 지연 회로(52)를 제어해도 된다.

또한, 설정부(54)는 피드백 신호에 의해 적분 파형이 발진하지 않게 가변 지연 회로(52)로 설정하는 지연량에 소정의 오프셋 값을 가산해도 된다. 예를 들어, 피드백 신호가 레벨 연산부(70)에 입력되는 주기가 아날로그 신호의 주기와 다른 값이 되도록 소정의 오프셋 값을 가산해도 된다.

도 7은 피드백부(40)의 다른 구성 예를 나타내는 도면이다. 본 예의 피드백부(40)는, 도 1에 관련해 설명한 바와 같이, 디지털 변환부(30)가 초과 상태를 검출한 타이밍에 따른 신호 레벨을 동작 주기 내의 미리 정해진 일정한 타이밍으로 동작 파형의 신호 레벨로부터 감산한다. 본 예의 피드백부(40)는 다비트 DA 변환부(90)를 가진다.

다비트 DA 변환부(90)는 디지털 변환부(30)가 초과 상태를 검출한 타이밍에 따른 신호 레벨을 가지는 피드백 신호를 생성한다. 또한, 다비트 DA 변환부(90)는 제어 주기 내에서의 일정한 제어타이밍으로 피드백 신호를 레벨 연산부(70)에 공급한다.

도 8은 도 2에 관련해 설명한 AD 변환기(100)의 동작 예를 나타내는 타이밍 차트이다. 본 예에서는, 피측정 신호의 신호 레벨이 실질적으로 일정하고 적분 파형의 기울기가 실질적으로 일정한 경우를 이용해 설명한다.

디지털 변환부(30)의 동작은 도 3에 관련해 설명한 디지털 변환부(30)와 동일하다. 단, 도 8의 예에서는 디지털 변환부(30)는 동작 주기의 사이클 T1에서의 4번째의 샘플링 타이밍을 적분 파형의 신호 레벨이 참조값보다 커진 타이밍으로서 검출한다.

다비트 DA 변환부(90)는 디지털 변환부(30)가 초과 상태를 검출한 타이밍에 따른 신호 레벨을 가지는 피드백 신호를 생성한다. 예를 들어, 다비트 DA 변환부(90)는 제어 주기 내의 각각의 샘플링 타이밍에 따라 다른 신호 레벨의 피드백 신호를 생성 가능하여도 된다.

또한, 다비트 DA 변환부(90)는 제어 주기 내에서의 일정한 제어 타이밍으로 피드백 신호를 레벨 연산부(70)에 공급한다. 예를 들어, 다비트 DA 변환부(90)는 제어 주기의 각 사이클의 개시 타이밍에 따라 피드백 신호를 레벨 연산부(70)에 공급하여도 된다. 본 예의 다비트 DA 변환부(90)는 디지털 변환부(30)가 초과 상태를 검출한 제어 주기의 사이클 T1에 대해서, 소정의 사이클 후의 사이클 T3의 개시 타이밍으로 피드백 신호를 출력한다.

이러한 동작에 의해, AD 변환기(100)의 동작 주기 보다 세밀한 시간 분해능으로 초과 상태의 타이밍을 검출할 수 있다. 또한, 피드백 신호에, 해당 타이밍에 따른 정보를 가지게 할 수 있으므로, AD 변환을 고정밀도에 실시할 수 있다.

또한, 본 예의 AD 변환기(100)에서는 타이밍 발생부(50)를 가지지 않아도 되기 때문에 회로 소자 규모 및 소비 전력을 저감할 수 있다. 또한, 다비트 DA 변환부(90)에서 디지털 변환부(30)가 검출한 시간 정보를 전압 정보로 변환하므로 피드백부(40), 레벨 연산부(70) 및 적분기(10)의 주파수 특성을 완화해도 정밀도 좋은 디지털 신호를 생성할 수 있다.

도 9(a)는, 다비트 DA 변환부(90)의 구성 예를 나타내는 도면이다. 본 예의 다비트 DA 변환부(90)는 복수의 저항(91) 및 실렉터(92)를 가진다. 복수의 저항(91)은 양의 전압 Vp 및 음의 전압 Vn의 사이에 직렬로 설치된다. 각각의 저항(91)의 저항값은 동일하여도 된다.

실렉터(92)는 각각의 저항(91)의 단부에서의 전압을 수신한다. 즉, 실렉터(92)는 각각의 저항(91)에 의해 순차적으로 강압된 복수 종류의 전압을 수신한다. 그리고, 실렉터(92)는 디지털 변환부(30)로부터 수신된 타이밍 정보에 따른 전압을 선택하여 해당 전압의 피드백 신호를 레벨 연산부(70)에 공급한다.

도 9(b)는 다비트 DA 변환부(90)의 다른 구성 예를 나타내는 도면이다. 본 예의 다비트 DA 변환부(90)는 전류 제어부(93), 소스 측 전류원(94), 싱크 측 전류원(95) 및 콘덴서(96)를 가진다. 소스 측 전류원(94)은 설정되는 전류값의 소스 전류로 콘덴서(96)를 충전한다. 싱크 측 전류원(95)은 설정되는 전류값의 싱크 전류로 콘덴서(96)를 방전한다. 다비트 DA 변환부(90)는 콘덴서(96)의 전압에 따른 신호 레벨의 피드백 신호를 레벨 연산부(70)에 공급한다.

전류 제어부(93)는 디지털 변환부(30)로부터 수신된 타이밍 정보에 따라 소스측 전류원(94) 및 싱크 측 전류원(95)의 전류값을 설정한다. 예를 들어, 전류 제어부(93)는 설정하는 전류값으로 동작 주기의 1 사이클의 기간 동안 콘덴서(96)를 충방전함으로써 콘덴서(96)의 전압이 타이밍 정보에 따른 전압이 되도록 각각의 전류값을 설정해도 된다.

이상, 본 발명의 1 측면을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 명백하다. 이와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명백하다.

이상 설명한 실시 형태에 의하면, 델타 시그마 방식의 AD 변환기에서 샘플링 주파수를 향상시킴으로써 더욱 정밀도 좋은 디지털 신호를 생성할 수 있다. 예를 들어, 스트로브 신호의 간격을 10피코초로 했을 경우, 매초 100 기가 샘플로 초과 상태를 검출해 피드백하는 AD 변환기와 동등한 정밀도로 디지털 신호를 생성할 수 있다. 또한, 복수의 샘플링 결과를 이용해 하나의 피드백을 실시하므로 피드백 처리의 동작속도를 늦게 할 수 있다.

또한, 피드백에 다비트 DA 변환부를 이용함으로써 회로 소자 규모 및 소비 전력을 저감할 수 있다. 또한, 다비트 DA 변환부에서 시간 정보를 전압 정보로 변환하므로, 피드백부 등의 주파수 특성을 완화해도 정밀도 좋은 디지털 신호를 생성할 수 있다.

Claims

입력되는 아날로그 신호를 디지털 신호로 변환하는 AD 변환기에 있어서,

상기 아날로그 신호의 신호 레벨을 순차적으로 적분한 적분 파형을 출력하는 적분기;

상기 적분 파형의 신호 레벨과 소정의 참조값의 대소 관계가 미리 정해진 상태로 천이하는 천이 타이밍을 소정의 시간 분해능으로 검출하는 디지털 변환부;

상기 시간 분해능보다 큰 제어 주기로 상기 디지털 변환부에서의 검출 결과에 따라 상기 적분 파형의 신호 레벨을 제어하는 피드백부; 및

상기 디지털 변환부에서의 검출 결과에 기초하여 상기 디지털 신호를 생성하는 신호 처리부;

를 포함하는 AD 변환기.
제1항에 있어서,

상기 피드백부는, n을 2 이상의 정수로서 상기 시간 분해능의 n배의 상기 제어 주기로 상기 적분 파형의 신호 레벨을 제어하는 AD 변환기.
제2항에 있어서,

상기 피드백부는, 상기 제어 주기 내에서 상기 디지털 변환부가 검출한 상기 천이 타이밍에 대응하는 제어 타이밍으로 상기 적분 파형의 신호 레벨로부터 상기 참조값에 따른 신호 레벨을 가감산하는 AD 변환기.
제3항에 있어서,

상기 피드백부는, 상기 제어 주기 내에서의 상기 제어 타이밍을 상기 디지털 변환부에서의 시간 분해능과 실질적으로 동일한 시간 분해능으로 제어하는 AD 변환기.
제2항에 있어서,

상기 피드백부는, 상기 디지털 변환부가 검출한 상기 천이 타이밍에 따른 신호 레벨을 상기 적분 파형의 신호 레벨로부터 가감산하는 AD 변환기.
제5항에 있어서,

상기 피드백부는, 상기 제어 주기 내에서의 일정한 제어 타이밍으로 상기 적분 파형의 신호 레벨을 제어하는 AD 변환기.
제1항에 있어서,

상기 디지털 변환부는, 상기 적분 파형의 신호 레벨과 상기 소정의 참조값의 대소 관계가 소정 상태로 천이하였는지 여부를 상기 제어 주기보다 주기가 작은 샘플링 타이밍으로 순차적으로 검출하는 AD 변환기.
제4항에 있어서,

상기 디지털 변환부는, 상기 적분 파형의 신호 레벨과 상기 소정의 참조값의 대소 관계가 소정 상태로 천이하였는지 여부를 상기 제어 주기보다 주기가 작은 샘플링 타이밍으로 순차적으로 검출하고,

상기 피드백부는, 상기 디지털 변환부가 상기 천이 타이밍을 검출한 상기 샘플링 타이밍부터 복수의 상기 샘플링 타이밍이 경과한 후에 상기 적분 파형의 신호 레벨을 제어하는 AD 변환기.
제8항에 있어서,

상기 피드백부는, 상기 대소 관계가 소정 상태로 천이한 상태가 계속되는 기간에 따라 상기 적분 파형의 신호 레벨을 제어하는 AD 변환기.
제8항에 있어서,

상기 디지털 변환부는,

상기 제어 주기와 동일한 주기의 기준 클록을 순차적으로 지연시킨 복수의 스트로브 신호를 생성하며, 종속 접속된 복수의 지연 요소; 및

상기 기준 클록의 사이클마다 각각의 상기 지연 요소가 출력하는 각각의 상기 스트로브 신호에 따른 각각의 상기 샘플링 타이밍으로 상기 적분 파형의 신호 레벨과 상기 참조값의 대소 관계를 검출하는 검출 회로;

를 포함하는 AD 변환기.
제10항에 있어서,

상기 피드백부는, 상기 검출 회로가 상기 기준 클록의 어느 하나의 사이클로 상기 천이 타이밍을 검출했을 경우에 상기 기준 클록의 해당 사이클보다 후의 사이클로 상기 적분 파형의 신호 레벨로부터 미리 정해진 신호 레벨을 가감산하는 AD 변환기.
제11항에 있어서,

상기 검출 회로는, 상기 기준 클록의 어느 하나의 사이클로 상기 천이 타이밍을 검출했을 경우에 상기 천이 타이밍을 검출한 상기 스트로브 신호의 해당 사이클 내에서의 타이밍을 나타내는 타이밍 정보를 생성하고,

상기 피드백부는,

해당 사이클 이후의 사이클에서의 상기 기준 클록의 펄스를 상기 타이밍 정보에 따라 지연시킨 피드백 신호를 생성하는 타이밍 발생부; 및

상기 피드백 신호에 따라 상기 적분 파형의 신호 레벨로부터 미리 정해진 신호 레벨을 가감산하는 레벨 연산부;

를 포함하는 AD 변환기.
제10항에 있어서,

각각의 상기 지연 요소의 지연 시간을 설정하는 설정부;

를 더 포함하는 AD 변환기.
제10항에 있어서,

상기 적분 파형의 신호 레벨과 상기 참조값의 비교 결과에 따른 논리값을 출력하는 레벨 비교부;

를 더 포함하고,

상기 검출회로는, 상기 레벨 비교부가 출력하는 논리값을 각각의 상기 샘플링 타이밍에 검출하는 AD 변환기.
제1항에 있어서,

상기 적분기는, 제1 아날로그 신호의 신호 레벨을 순차적으로 적분한 적분 파형을 출력하고,

상기 디지털 변환부는, 제2 아날로그 신호의 신호 레벨을 순차적으로 적분해 얻을 수 있는 파형의 신호 레벨을 상기 소정의 참조값으로서 취득하는 AD 변환기.