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KR20090099409A - Method of forming a semiconductor device - Google Patents

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KR20090099409A
KR20090099409A KR1020080024626A KR20080024626A KR20090099409A KR 20090099409 A KR20090099409 A KR 20090099409A KR 1020080024626 A KR1020080024626 A KR 1020080024626A KR 20080024626 A KR20080024626 A KR 20080024626A KR 20090099409 A KR20090099409 A KR 20090099409A
Authority
KR
South Korea
Prior art keywords
forming
trench
semiconductor substrate
bit line
metal electrode
Prior art date
Application number
KR1020080024626A
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Korean (ko)
Inventor
김형기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 4F2 셀의 저(Low) 저항 비트라인을 형성하기 위하여 트렌치(Trench)를 형성한 후, 비트라인 정션(Junction)을 형성하기 위한 경사(Tilt) 이온 주입과 메탈 전극을 형성함으로써, 8F2 셀에 사용되는 비트라인 저항값을 구현할 수 있는 기술을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, wherein after forming a trench to form a low resistance bit line of a 4F2 cell, tilt ions for forming a bit line junction By forming an implant and a metal electrode, a technique for realizing a bit line resistance value used in an 8F2 cell is disclosed.

Description

반도체 소자의 형성 방법{Method for Manufacturing Semiconductor Device}Method for Forming Semiconductor Device {Method for Manufacturing Semiconductor Device}

도 1a 내지 도 1m은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.1A to 1M are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 사진도.Figure 2 is a photograph showing a method of forming a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명>  <Description of the symbols for the main parts of the drawings>

100: 반도체 기판 110: 절연막100: semiconductor substrate 110: insulating film

120, 210: 질화막 130: 트렌치 120, 210: nitride film 130: trench

140: 경사(Tilt) 이온주입 150: 스페이서(Spacer)140: Tilt ion implantation 150: Spacer

160: 리세스(Recess) 170: 메탈 전극 물질160: recess 170: metal electrode material

180: 매립 비트라인(Buried Bit Line) 190: 절연막180: buried bit line 190: insulating film

200: SEG(Silicon Epitaxial Growth) 210: 수직형 게이트 200: silicon epitaxial growth (SEG) 210: vertical gate

220: 필라 게이트 영역 220: pillar gate area

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 4F2 셀의 저(Low) 저항 비트라인을 형성하기 위하여 트렌치(Trench)를 형성한 후, 비트라인 정 션(Junction)을 형성하기 위한 경사(Tilt) 이온주입과 메탈 전극을 형성함으로써, 8F2 셀에 사용되는 비트라인 저항값을 구현할 수 있는 기술을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and after forming a trench to form a low resistance bit line of a 4F2 cell, a tilt for forming a bit line junction. By forming ion implantation and a metal electrode, a technique for realizing a bit line resistance value used in an 8F2 cell is disclosed.

반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.As the semiconductor devices are highly integrated, the line width of the gate is narrowed, and thus, the electrical characteristics of the semiconductor devices are deteriorated due to the decrease in the channel length. To overcome this, a recess gate is used. The recess gate is a technique capable of increasing the gate channel length by etching the semiconductor substrate in the gate predetermined region by a predetermined depth to increase the contact area between the active region and the gate.

이러한 반도체 소자의 트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문턱 전압(Threshold Voltage : Vt)이다. One of the most important parameters in the manufacture of transistors of such semiconductor devices is the threshold voltage (Vt).

문턱 전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도, 옥사이드 차아지(Oxide Charge) 및 게이트에 사용되는 물질에 의존하는 변수이다. The threshold voltage is a variable that depends on the gate oxide thickness, the channel doping concentration, the oxide charge and the material used for the gate.

이러한 문턱 전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다. As the size of the device decreases, the threshold voltage is inconsistent with theoretical values.

그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 숏(Short) 채널효과라 할 수 있겠다. One of the problems currently encountered is the short channel effect that occurs as the gate channel length decreases.

반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다. As semiconductor devices become more integrated, nanoscale devices require faster devices and devices that operate at lower operating voltages of 1 to 2 volts, which in turn require lower threshold voltages.

그러나 문턱 전압은 더 낮아지게 되면 숏(Short) 채널효과에 의해 소자를 제어하기가 불가능하게 된다. However, when the threshold voltage is lowered, it becomes impossible to control the device due to the short channel effect.

또한, 숏(Short) 채널효과는 핫 캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.In addition, the short channel effect has a problem of causing a drain induced built-in leakage (DIBL) phenomenon due to a hot carrier.

이러한 숏(Short) 채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완 상태이다. Although various studies are underway to reduce the short channel effect, a solution for satisfying this problem is still incomplete due to high integration of semiconductor devices.

현재 연구가 되고 있는 방향은 도핑(Doping) 농도를 조절하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 쇼트(Short) 채널효과의 해결 방법은 되지 못한다. The current direction is to find a solution by adjusting the doping concentration, but this is not the solution to the ultimate short channel effect.

현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping) 을 통한 SSR(Super Steep Retrograde Channel), 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(Laterally Abrupt Channel Doping) 방법, 큰 각의 경사이온주입(Large Angle Tilt Implant)방법을 통한 할로 구조(Halo Structure)를 갖는 채널(Channel) 형성 방법 등이 연구되고 있다.Currently known research methods include super steep retrograde channels (SSRs), near ion implant channels (Vertically Abrupt Channel Doping), and ion implant channels (Laterally Abrupt Channel Doping). A method of forming a channel having a halo structure through a large angle tilt implantation method, and the like, have been studied.

상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 4F2 셀 구조를 형성함에 있어서, 매립 비트라인 정션(Junction)을 형성하기 위하여 N형 이온 주입을 수행하여 정션(Junction)을 형성하기 때문에 고 저항 특성을 보이며, 이러한 비트라인의 저항 증가는 셀(Cell) 동작 시 센싱(Sensing) 능력을 저하시키는 문제가 발생한다.As described above, in the method of forming a semiconductor device according to the related art, in forming a 4F2 cell structure, a junction is formed by performing an N-type ion implantation to form a buried bitline junction. The resistance of the bit line is increased, which causes a problem of deteriorating the sensing ability during the cell operation.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 4F2 셀의 저(Low) 저항 비트라인을 형성하기 위하여 트렌치(Trench)를 형성한 후, 비트라인 정션(Junction)을 형성하기 위한 경사(Tilt) 이온주입과 메탈 전극을 형성함으로써, 8F2 셀에 사용되는 비트라인 저항값을 구현할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, wherein after forming a trench to form a low resistance bit line of a 4F2 cell, tilt ions for forming a bit line junction It is an object of the present invention to provide a method of forming a semiconductor device capable of realizing a bit line resistance value used in an 8F2 cell by forming an implant and a metal electrode.

본 발명에 따른 반도체 소자의 형성 방법은,       The method for forming a semiconductor device according to the present invention,

반도체 기판상에 패드 절연막을 형성하는 단계와,Forming a pad insulating film on the semiconductor substrate;

상기 패드 절연막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와,Etching the pad insulating film and the semiconductor substrate to form a trench;

상기 트렌치에 경사(Tilt) 이온 주입을 실시하여 비트라인 정션(Junction)을 형성하는 단계와,Forming a bit line junction by implanting Tilt ions into the trench;

상기 트렌치 측벽에 스페이서를 형성하는 단계와,Forming a spacer on sidewalls of the trench;

상기 스페이서 사이의 상기 반도체 기판을 등방성 식각하여 구형의 리세스를 형성하는 단계와,Isotropically etching the semiconductor substrate between the spacers to form a spherical recess;

상기 구형의 리세스를 매립한 메탈 전극 물질을 형성하는 단계와,Forming a metal electrode material filling the spherical recess;

상기 패드 절연막 및 스페이서를 마스크로 상기 메탈 전극 물질을 식각하여 매립 비트라인을 형성하는 단계 및Etching the metal electrode material using the pad insulating layer and the spacer as a mask to form a buried bit line; and

상기 메탈 전극 물질이 식각된 영역에 절연막을 매립하여 평탄화 식각하는 단계를 포함하는 것을 특징으로 한다.And planarization etching by embedding the insulating layer in the region where the metal electrode material is etched.

여기서, 상기 반도체 기판상에 SEG(Silicon Epitaxial Growth) 공정을 이용 하여 실리콘층을 형성하는 것과,Here, to form a silicon layer on the semiconductor substrate using a silicon epitaxial growth (SEG) process,

상기 트렌치는 100 ~ 1000Å 두께로 형성하는 것과,The trench is formed to a thickness of 100 ~ 1000Å,

상기 경사(Tilt) 이온 주입은 15 ~ 45도 각도로 실시하는 것과,Tilt ion implantation is carried out at an angle of 15 to 45 degrees,

상기 스페이서는 질화막으로 형성하는 것과,The spacer is formed of a nitride film,

상기 구형의 리세스는 염화수소(Hcl) 가스를 이용한 등방성 식각 공정으로 형성하는 것과,The spherical recess is formed by an isotropic etching process using hydrogen chloride (Hcl) gas,

상기 메탈 전극 물질은 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 선택된 어느 하나를 포함하여 형성되는 것과,The metal electrode material is formed including any one selected from tungsten, tungsten silicide and combinations thereof;

상기 반도체 기판상에 수직형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a vertical gate on the semiconductor substrate.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and if it is mentioned that the layer is on another layer or substrate it may be formed directly on another layer or substrate, Alternatively, a third layer may be interposed therebetween.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.

도 1a 내지 도 1m은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면 도이다.1A to 1M are cross-sectional views illustrating a method of forming a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 절연막(110) 및 질화막(120)을 순차적으로 형성한다.Referring to FIG. 1A, an insulating film 110 and a nitride film 120 are sequentially formed on the semiconductor substrate 100.

다음에는, 질화막(120) 상에 감광막을 형성한 후, 트렌치 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다.Next, after the photosensitive film is formed on the nitride film 120, the photosensitive film pattern is formed by an exposure and development process using a trench mask.

도 1b를 참조하면, 감광막 패턴을 마스크로 질화막(120) 및 절연막(110)을 식각하여 트렌치(130)를 형성한다.Referring to FIG. 1B, the trench 130 is formed by etching the nitride film 120 and the insulating film 110 using the photoresist pattern as a mask.

이때, 상기 트렌치는 100 ~ 1000Å 두께로 형성하는 것이 바람직하다.At this time, the trench is preferably formed to a thickness of 100 ~ 1000Å.

도 1c를 참조하면, 트렌치(130) 내측에 경사 이온 주입(Tilt Ion Implantation; 140)을 실시하여 비트라인 정션(Junction)을 형성한다.Referring to FIG. 1C, a bit line junction is formed by performing a tilt ion implantation 140 inside the trench 130.

이때, 경사 이온 주입(140)은 15 ~ 45도 각도로 형성하는 것이 바람직하다.At this time, the gradient ion implantation 140 is preferably formed at an angle of 15 to 45 degrees.

다음에는, 트렌치(130)를 포함한 전체 표면상에 질화막(미도시)을 형성한다.Next, a nitride film (not shown) is formed on the entire surface including the trench 130.

도 1d를 참조하면, 질화막을 식각하여 반도체 기판(100)을 노출시키고 트렌치(130) 측벽에 스페이서(150)를 형성한다.Referring to FIG. 1D, the nitride film is etched to expose the semiconductor substrate 100 and the spacer 150 is formed on the sidewalls of the trench 130.

도 1e를 참조하면, 스페이서(150) 사이의 반도체 기판(100)에 HCL 가스를 이용한 등방성 식각으로 구형의 리세스(Recess; 160)를 형성한다.Referring to FIG. 1E, a spherical recess 160 is formed in the semiconductor substrate 100 between the spacers 150 by isotropic etching using HCL gas.

도 1f를 참조하면, 구형의 리세스(160)를 포함한 전체 표면상에 메탈 전극 물질(170)을 매립한다.Referring to FIG. 1F, the metal electrode material 170 is embedded over the entire surface including the spherical recess 160.

이때, 메탈 전극 물질(170)은 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 선택된 어느 하나를 포함하여 형성되는 것이 바람직하다.In this case, the metal electrode material 170 is preferably formed including any one selected from tungsten, tungsten silicide and combinations thereof.

도 1g를 참조하면, 메탈 전극 물질(170)을 평탄화 식각하여 질화막(120)을 노출시킨다. Referring to FIG. 1G, the metal electrode material 170 is planarized and etched to expose the nitride film 120.

다음에는, 질화막(120)을 포함한 전체 표면상에 감광막을 형성한다.Next, a photosensitive film is formed on the entire surface including the nitride film 120.

도 1h를 참조하면, 매립 비트라인 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다.Referring to FIG. 1H, a photoresist pattern is formed by an exposure and development process using a buried bit line mask.

도 1i를 참조하면, 감광막 패턴을 마스크로 수직 방향의 메탈 전극 물질(170)을 식각하여 매립 비트라인(180)을 형성한다.Referring to FIG. 1I, the buried bit line 180 is formed by etching the metal electrode material 170 in the vertical direction using the photoresist pattern as a mask.

도 1j 및 도 1k를 참조하면, 매립 비트라인(180)을 포함한 식각된 영역에 절연막(190)을 매립한 후, 반도체 기판(100)이 노출될 때까지 절연막(190), 스페이서(150), 질화막(120) 및 절연막(110)을 평탄화 식각한다.1J and 1K, after the insulating film 190 is embedded in an etched region including the buried bit line 180, the insulating film 190, the spacer 150, and the semiconductor substrate 100 are exposed. The nitride film 120 and the insulating film 110 are planarized and etched.

도 1l을 참조하면, 반도체 기판(100) 상에 SEG(Silicon Epitaxial Growth) 공정을 이용하여 실리콘층(200)을 성장시킨다.Referring to FIG. 1L, a silicon layer 200 is grown on a semiconductor substrate 100 using a silicon epitaxial growth (SEG) process.

도 1m을 참조하면, 성장시킨 실리콘층(도 1l의 200)에 감광막을 형성한 후, 필라 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다.Referring to FIG. 1M, after forming a photoresist film on the grown silicon layer (200 of FIG. 1L), a photoresist pattern is formed by an exposure and development process using a pillar pattern mask.

그 다음에는, 감광막 패턴을 마스크로 실리콘층(도 1l의 200)을 식각하여 기둥 형태의 필라 패턴(미도시)을 형성한다.Next, the silicon layer (200 of FIG. 1L) is etched using the photoresist pattern as a mask to form a pillar-shaped pillar pattern (not shown).

다음에는, 필라 패턴 상에 질화막을 형성한 후, 식각하여 필라 패턴 측벽에 스페이서(210)를 형성한다. Next, after the nitride film is formed on the pillar pattern, the spacer 210 is formed on the sidewall of the pillar pattern by etching.

그 다음에는, 필라 패턴 사이를 등방성 식각한 후, 전체 표면상에 폴리실리콘층(미도시)을 형성한다.Then, after isotropic etching between the pillar patterns, a polysilicon layer (not shown) is formed on the entire surface.

다음에는, 폴리실리콘층을 에치백(Etchback)하여 필라 패턴 사이의 측벽에 폴리실리콘층을 남기는 필라 게이트 영역(220)을 형성한다.Next, the polysilicon layer is etched back to form a pillar gate region 220 that leaves the polysilicon layer on sidewalls between the pillar patterns.

도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 사진도이다.2 is a photograph showing a method of forming a semiconductor device according to the present invention.

도 2를 참조하면, 워드라인(230) 및 분리된 매립 비트라인(240) 사진을 도시한 것이다.Referring to FIG. 2, the word line 230 and the separated buried bit line 240 are illustrated.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 4F2 셀의 저(Low) 저항 비트라인을 형성하기 위하여 트렌치(Trench)를 형성한 후, 비트라인 정션(Junction)을 형성하기 위한 경사(Tilt) 이온주입과 메탈 전극을 형성함으로써, 8F2 셀에 사용되는 비트라인 저항값을 구현할 수 있는 기술을 개시한다.     BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, wherein after forming a trench to form a low resistance bit line of a 4F2 cell, tilt ions for forming a bit line junction By forming an implant and a metal electrode, a technique for realizing a bit line resistance value used in an 8F2 cell is disclosed.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것이다.     In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It belongs to the range.

Claims (8)

반도체 기판상에 패드 절연막을 형성하는 단계;Forming a pad insulating film on the semiconductor substrate; 상기 패드 절연막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;Etching the pad insulating film and the semiconductor substrate to form a trench; 상기 트렌치에 경사(Tilt) 이온 주입을 실시하여 비트라인 정션(Junction)을 형성하는 단계;Forming a bit line junction by implanting Tilt ions into the trench; 상기 트렌치 측벽에 스페이서를 형성하는 단계;Forming a spacer on the trench sidewalls; 상기 스페이서 사이의 상기 반도체 기판을 등방성 식각하여 구형의 리세스를 형성하는 단계;Isotropically etching the semiconductor substrate between the spacers to form a spherical recess; 상기 구형의 리세스를 매립한 메탈 전극 물질을 형성하는 단계;Forming a metal electrode material in which the spherical recess is buried; 상기 패드 절연막 및 스페이서를 마스크로 상기 메탈 전극 물질을 식각하여 매립 비트라인을 형성하는 단계; 및Etching the metal electrode material using the pad insulating layer and the spacer as a mask to form a buried bit line; And 상기 메탈 전극 물질이 식각된 영역에 절연막을 매립하여 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And embedding an insulating film in the region where the metal electrode material is etched to planarize etching. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판상에 SEG(Silicon Epitaxial Growth) 공정을 이용하여 실리콘층을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming a silicon layer on the semiconductor substrate using a silicon epitaxial growth (SEG) process. 제 1 항에 있어서,The method of claim 1, 상기 트렌치는 100 ~ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The trench is a method of forming a semiconductor device, characterized in that to form a thickness of 100 ~ 1000Å. 제 1 항에 있어서,The method of claim 1, 상기 경사(Tilt) 이온 주입은 15 ~ 45도 각도로 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of forming a semiconductor device, wherein the tilt ion implantation is performed at an angle of 15 to 45 degrees. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the spacer is formed of a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 구형의 리세스는 염화수소 가스를 이용한 등방성 식각 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The spherical recess is formed by an isotropic etching process using hydrogen chloride gas. 제 1 항에 있어서,The method of claim 1, 상기 메탈 전극 물질은 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 선택된 어느 하나를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The metal electrode material is formed of any one selected from tungsten, tungsten silicide and combinations thereof. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판상에 수직형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming a vertical gate on the semiconductor substrate.
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