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KR20090097726A - Phase change random access memory and test method of the same - Google Patents

Phase change random access memory and test method of the same Download PDF

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KR20090097726A
KR20090097726A KR1020080023045A KR20080023045A KR20090097726A KR 20090097726 A KR20090097726 A KR 20090097726A KR 1020080023045 A KR1020080023045 A KR 1020080023045A KR 20080023045 A KR20080023045 A KR 20080023045A KR 20090097726 A KR20090097726 A KR 20090097726A
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KR
South Korea
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test
pulse
programming pulse
phase change
normal
Prior art date
Application number
KR1020080023045A
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Korean (ko)
Inventor
김영수
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주식회사 하이닉스반도체
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Abstract

A phase change random access memory and a test method of the same are provided to apply continue stress to a phase change memory cell by controlling an enable period of a reset pulse. In a phase change random access memory and a test method of the same, a test pulse generating unit(10) receives a test mode signal and an external command signal. A test pulse generation unit generates a test programming pulse which is enable in response to a test mode signal. The test pulse generation unit generates the test programming pulse which is disabled by the external command signal. A write pulse generation unit(20) receives a normal programming pulse and a test programming pulse. The write pulse generation unit generates a write programming pulse in response to an enable period which is added with a normal programming pulse and a test programming pulse.

Description

상 변화 메모리 장치 및 그의 테스트 방법{PHASE CHANGE RANDOM ACCESS MEMORY AND TEST METHOD OF THE SAME}PHASE CHANGE RANDOM ACCESS MEMORY AND TEST METHOD OF THE SAME

본 발명은 상 변화 메모리 장치에 관한 것으로서, 더욱 상세하게는 상 변화 메모리 셀의 번인 스트레스가 가능한 상 변화 메모리 장치 및 그의 테스트 방법에 관한 것이다.The present invention relates to a phase change memory device, and more particularly, to a phase change memory device capable of burn-in stress of a phase change memory cell and a test method thereof.

일반적으로, 상 변화 물질을 이용한 상 변화 메모리 장치의 메모리 셀은 비정질 상태(Amorphous State)인 리셋 상태(Reset State)와 결정 상태(Crystal State)인 셋 상태(Set State) 중 어느 하나를 가지며, 이를 프로그래밍하기 위해 수십 ns에서 수백 ns 사이의 폭을 갖는 펄스가 이용된다.In general, a memory cell of a phase change memory device using a phase change material has any one of a reset state, which is an amorphous state, and a set state, which is a crystal state. Pulses with widths between tens of ns and hundreds of ns are used for programming.

즉, 도 1에 도시된 바와 같이, 상변화 물질은 고전압의 펄스에 의해 용융 온도(Melting Temperature; Tm)보다 높은 온도로 가열된 뒤 급랭(Quenching)을 통하여 비정질 상태(A)로 된다. 비정질 상태(A)는 보통 리셋 상태라 불리며, 데이터 '1'을 저장한다. 이와는 달리, 상변화 물질은 저전압의 펄스에 의해 결정화 온도(Crystallization Temperature; Tc)보다 높고 용융 온도(Tm)보다 낮은 온도에서 'T1'보다 긴 'T2'동안 가열된 뒤 서서히 냉각되어 비정질 상태(B)로 된다. 비정질 상태(B)는 보통 셋 상태라 불리며, 데이터 '0'을 저장한다.That is, as shown in Figure 1, the phase change material is heated to a temperature higher than the melting temperature (Tm) by a pulse of high voltage and then to an amorphous state (A) through quenching (Quenching). The amorphous state A is commonly called a reset state and stores data '1'. In contrast, the phase change material is heated by a low voltage pulse for a temperature higher than the crystallization temperature (Tc) and lower than the melting temperature (Tm) for 'T2' longer than 'T1' and then cooled slowly to an amorphous state (B ). The amorphous state B is usually called a set state and stores data '0'.

이러한 셋/리셋 상태를 반복하여 프로그래밍할 때, 리셋의 횟수에 따라 상변화 물질의 신뢰성이 열화되는 현상이 발생할 수 있다.When repeatedly programming such a set / reset state, the reliability of the phase change material may deteriorate depending on the number of resets.

즉, 도 2에 도시된 바와 같이, 리셋 에너지(Reset Energy)가 증가할수록 라이프 사이클 타임(Life Cycle Time)이 감소하여 신뢰성 불량 확률이 증가할 수 있다. 참고로, 리셋 상태에서 펄스 에너지를 수식으로 표현하면 아래와 같다.That is, as shown in FIG. 2, as the reset energy is increased, the life cycle time may decrease to increase the probability of reliability failure. For reference, the pulse energy in the reset state is expressed as a formula below.

E = I2 * Rdyn * TpwE = I 2 * Rdyn * Tpw

수학식 1에서 'E'는 펄스 에너지(Pulse Energy)를 의미하고, 'I'는 라이팅 커런트(Writing Current)를 의미하며, 'Rdyn'은 메모리 셀의 동적 저항(Dynamic Rs of Memory Cell)을 의미하고, 'Tpw'는 적용되는 펄스 폭(Applied Pulse Width)을 의미한다.In Equation 1, 'E' stands for Pulse Energy, 'I' stands for Writing Current, and 'Rdyn' stands for Dynamic Rs of Memory Cell. 'Tpw' means an applied pulse width.

펄스 에너지 'E'는 도 2와 같이 라이프 사이클 타임에 반비례하므로, 수학식 1을 통하여 불량 타임(Failure Time)은 라이팅 커런트 'I'와 적용되는 펄스 폭 'Tpw'에 비례함을 알 수 있다. 즉, 리셋 상태가 반복적으로 이루어지면 신뢰성 열화 확률이 증가할 수 있다.Since the pulse energy 'E' is inversely proportional to the life cycle time as shown in FIG. 2, it can be seen from Equation 1 that the failure time is proportional to the writing current 'I' and the applied pulse width 'Tpw'. That is, if the reset state is repeatedly performed, the probability of reliability deterioration may increase.

이러한 불량은 물리적인 결함에 의한 불량이 거의 대부분이므로, 이를 사전에 스크린하여 불량을 방지하는 것이 중요하다.Since these defects are mostly due to physical defects, it is important to screen them beforehand to prevent the defects.

종래의 DRAM과 같은 메모리 제품은 고전압을 이용하는 번인 테스트 모 드(Burn-In Test Mode)를 사용하여 이러한 불량을 사전에 스크린할 수 있으나, PRAM과 같이 상변화 물질을 사용하는 메모리 제품에서는 리셋 프로그래밍을 위하여 이미 충분한 고전압을 사용하므로, 그 이상의 고전압을 이용한 번인 테스트 모드와 같은 테스트 모드를 이용할 경우 소자 신뢰성의 한계를 넘을 수 있다.Conventional memory products, such as DRAM, can pre-screen these defects using Burn-In Test Mode, which uses high voltage, but reset programming is not required for memory products that use phase change materials such as PRAM. In order to use a sufficient high voltage, a test mode, such as a burn-in test mode using a higher voltage, may exceed the limit of device reliability.

따라서, 셋/리셋 상태의 반복에 의한 불량을 사전에 스크린하거나 상변화 셀에 스트레스를 지속적으로 주기 위한 다른 방법이 요구된다.Thus, there is a need for other methods to screen for failures due to repetition of the set / reset state in advance or to continuously stress the phase change cells.

본 발명은 리셋 상태의 반복에 의한 불량을 사전에 스크린할 수 있는 상 변화 메모리 장치를 제공한다.The present invention provides a phase change memory device capable of screening a failure due to repetition of a reset state in advance.

본 발명은 상 변화 메모리 셀에 지속적으로 스트레스를 가하여 불량을 테스트할 수 있는 상 변화 메모리 장치를 제공한다.The present invention provides a phase change memory device capable of continuously testing a failure by stressing a phase change memory cell.

본 발명에 따른 상 변화 메모리 장치는, 테스트 모드 신호와 외부 명령 신호를 입력받아서, 상기 테스트 모드 신호에 의해 인에이블되고 상기 외부 명령 신호에 의해 디스에이블되는 테스트 프로그래밍 펄스를 발생하는 테스트 펄스 발생부; 및 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 입력받아서, 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 합한 인에이블 구간에 대응되는 라이트 프로그래밍 펄스를 발생하는 라이트 펄스 발생부;를 포함함을 특징으로 한다.The phase change memory device may further include a test pulse generator configured to receive a test mode signal and an external command signal, and generate a test programming pulse enabled by the test mode signal and disabled by the external command signal; And a write pulse generator configured to receive a normal programming pulse and the test programming pulse, and to generate a write programming pulse corresponding to an enable period in which the normal programming pulse and the test programming pulse are added together.

상기 구성에서, 상기 테스트 펄스 발생부는, 상기 테스트 모드 신호와 상기 외부 명령 신호를 조합하여서, 상기 테스트 모드 신호의 인에이블 시점에 인에이블되고 상기 외부 명령 신호의 인에이블 시점에 디스에이블되는 테스트 펄스를 발생하는 조합부; 및 상기 테스트 펄스를 지연시켜 상기 테스트 프로그래밍 펄스로 출력하는 지연부;를 포함함이 바람직하다.In the above configuration, the test pulse generator is configured to combine the test mode signal and the external command signal to enable a test pulse that is enabled at the time of enabling the test mode signal and is disabled at the time of enabling the external command signal. Combination unit generated; And a delay unit delaying the test pulse to output the test programming pulse.

여기서, 상기 조합부는 상기 테스트 모드 신호와 상기 외부 명령 신호를 배 타적 논리합하여 상기 테스트 펄스를 발생하는 익스클루시브 오아 게이트를 포함함이 바람직하다. 그리고, 상기 지연부는 상기 테스트 프로그래밍 펄스의 인에이블 시점이 상기 노멀 프로그래밍 펄스의 인에이블 구간 내에 위치하도록 상기 테스트 펄스를 지연시켜 상기 테스트 프로그래밍 펄스로 출력함이 바람직하다.Here, the combination unit preferably includes an exclusive OR gate that generates the test pulse by exclusively ORing the test mode signal and the external command signal. The delay unit preferably outputs the test programming pulse by delaying the test pulse so that the enable time point of the test programming pulse is within the enable period of the normal programming pulse.

상기 구성에서, 상기 라이트 펄스 발생부는 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 조합하여서, 상기 노멀 프로그래밍 펄스가 인에이블되는 시점에 인에이블되고 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스가 모두 디스에이블되는 시점에 디스에이블되는 상기 라이트 프로그래밍 펄스를 발생함이 바람직하다.In the above configuration, the write pulse generator combines the normal programming pulse and the test programming pulse to enable the time when the normal programming pulse is enabled and the time point when both the normal programming pulse and the test programming pulse are disabled. It is desirable to generate the write programming pulses that are disabled.

여기서, 상기 라이트 펄스 발생부는 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 오아 연산하여 상기 라이트 프로그래밍 펄스를 발생하는 오아 게이트를 포함함이 바람직하다.The write pulse generator may include an OR gate configured to generate the write programming pulse by ORing the normal programming pulse and the test programming pulse.

상기 구성에서, 상기 노멀 프로그래밍 펄스는 노멀 라이트 동작시 상 변화 메모리 셀의 리셋 상태를 제어하는 펄스임이 바람직하다.In the above configuration, the normal programming pulse is preferably a pulse that controls the reset state of the phase change memory cell during normal write operation.

본 발명에 따른 상 변화 메모리 장치의 테스트 방법은, 테스트 모드로 진입하는 단계; 상기 테스트 모드 진입에 따라 테스트 프로그래밍 펄스가 인에이블되고, 라이트 프로그래밍에 의해 노멀 프로그래밍 펄스가 소정 구간 동안 인에이블되는 단계; 상기 노멀 프로그래밍 펄스가 인에이블되는 시점부터 상 변화 메모리 셀이 리셋 상태로 데이터를 라이트하고, 상기 테스트 프로그래밍 펄스에 의해 상기 상 변화 메모리 셀의 리셋 상태가 유지되는 단계; 테스트 종료 명령에 의해 상기 테스트 프로그래밍 펄스가 디스에이블되어 상기 상 변화 메모리 셀의 라이트가 종료되는 단계;를 포함함을 특징으로 한다.A test method of a phase change memory device according to the present invention may include: entering a test mode; A test programming pulse is enabled as the test mode enters, and a normal programming pulse is enabled for a predetermined period by write programming; A phase change memory cell writes data to a reset state from a time point at which the normal programming pulse is enabled, and the reset state of the phase change memory cell is maintained by the test programming pulse; And disabling the test programming pulse by a test termination command to terminate writing of the phase change memory cell.

여기서, 상기 노멀 프로그래밍 펄스는 노멀 라이트 동작시 상기 상 변화 메모리 셀의 리셋 상태를 제어하는 펄스임이 바람직하다.The normal programming pulse may be a pulse that controls the reset state of the phase change memory cell during a normal write operation.

또한, 상기 테스트 프로그래밍 펄스는 상기 테스트 모드 진입 시점부터 소정 시간 지연되어 상기 노멀 프로그래밍 펄스의 인에이블 구간 내에서 인에이블됨이 바람직하다.The test programming pulse may be enabled within the enable period of the normal programming pulse after a predetermined time delay from the test mode entry time.

본 발명은 테스트 모드시 리셋 펄스의 인에이블 구간을 늘려 상 변화 메모리 셀을 오랜 시간 동안 리셋 상태로 유지시킬 수 있는 상 변화 메모리 장치를 제공함으로써, 상기 상 변화 메모리 셀의 리셋 상태의 반복에 의한 불량을 사전에 스크린할 수 있는 효과가 있다.SUMMARY OF THE INVENTION The present invention provides a phase change memory device capable of keeping a phase change memory cell in a reset state for a long time by increasing an enable interval of a reset pulse in a test mode. This has the effect of screening in advance.

본 발명은 테스트 모드시 리셋 펄스의 인에이블 구간을 제어할 수 있는 상 변화 메모리 장치를 제공함으로써, 상기 리셋 펄스에 의해 상 변화 메모리 셀에 지속적인 스트레스를 가하여 상기 상 변화 메모리 셀의 불량을 테스트할 수 있는 효과가 있다.The present invention provides a phase change memory device capable of controlling an enable period of a reset pulse in a test mode, thereby applying a continuous stress to a phase change memory cell by the reset pulse to test failure of the phase change memory cell. It has an effect.

본 발명은 테스트 모드시 라이트 프로그래밍 펄스의 인에이블 구간을 늘려 상 변화 메모리 셀에 긴 시간 동안 스트레스를 줌으로써, 상 변화 메모리 셀의 불량을 스크린할 수 있는 상 변화 메모리 장치를 제공한다.The present invention provides a phase change memory device capable of screening defects of a phase change memory cell by stressing the phase change memory cell for a long time by increasing the enable period of the write programming pulse in the test mode.

구체적으로, 본 발명에 따른 상 변화 메모리 장치는, 도 3에 도시된 바와 같이, 테스트 펄스 발생부(10), 라이트 펄스 발생부(20), 및 라이트 드라이버(30)를 포함한다.Specifically, the phase change memory device according to the present invention includes a test pulse generator 10, a write pulse generator 20, and a write driver 30, as shown in FIG. 3.

테스트 펄스 발생부(10)는 테스트 모드 신호 TM와 외부 명령 신호 CMD를 입력받아서, 테스트 모드 신호 TM에 의해 인에이블되고 외부 명령 신호 CMD에 의해 디스에이블되는 테스트 프로그래밍 펄스 TPR를 발생한다.The test pulse generator 10 receives the test mode signal TM and the external command signal CMD, and generates a test programming pulse TPR that is enabled by the test mode signal TM and disabled by the external command signal CMD.

이러한 테스트 프로그래밍 펄스 TPR를 발생하는 테스트 펄스 발생부(10)는 조합부와 지연부(15)를 포함한다.The test pulse generator 10 generating the test programming pulse TPR includes a combination unit and a delay unit 15.

여기서, 상기 조합부는 테스트 모드 신호 TM와 외부 명령 신호 CMD를 조합하여서, 테스트 모드 신호 TM의 인에이블 시점에 인에이블되고 외부 명령 신호 CMD의 인에이블 시점에 디스에이블되는 테스트 펄스 TP를 발생한다. 특히, 상기 조합부는 테스트 모드 신호 TM와 외부 명령 신호 CMD를 배타적 논리합하여 테스트 펄스 TP를 발생하는 익스클루시브 오아 게이트(XOR)를 포함하여 구성됨이 바람직하다.Here, the combination unit combines the test mode signal TM and the external command signal CMD to generate a test pulse TP that is enabled at the enable time of the test mode signal TM and is disabled at the enable time of the external command signal CMD. In particular, the combination unit preferably includes an exclusive OR gate (XOR) that generates a test pulse TP by exclusively ORing the test mode signal TM and the external command signal CMD.

그리고, 지연부(15)는 테스트 펄스 TP를 지연시켜 테스트 프로그래밍 펄스 TPR로 출력하며, 특히, 테스트 프로그래밍 펄스 TPR의 인에이블 시점이 후술할 노멀 프로그래밍 펄스 NPR의 인에이블 구간 내에 위치하도록 테스트 펄스 TP를 지연시켜 테스트 프로그래밍 펄스 TPR로 출력함이 바람직하다.The delay unit 15 delays the test pulse TP and outputs it as a test programming pulse TPR. In particular, the delay unit 15 places the test pulse TP in an enable period of the normal programming pulse NPR to be described later. It is desirable to delay and output the test programming pulse TPR.

라이트 펄스 발생부(20)는 노멀 프로그래밍 펄스 NPR와 테스트 프로그래밍 펄스 TPR를 입력받아서, 노멀 프로그래밍 펄스 NPR와 테스트 프로그래밍 펄스 TPR를 합한 인에이블 구간에 대응되는 라이트 프로그래밍 펄스 WPR를 발생한다. 여기 서, 노멀 프로그래밍 펄스 NPR는 노멀 라이트 동작시 발생하는 리셋 펄스에 대응되며, 소정 제어 신호들(예컨대, /CS, /WE, /OE 등)의 조합에 의해 발생함이 바람직하다.The write pulse generator 20 receives the normal programming pulse NPR and the test programming pulse TPR, and generates the write programming pulse WPR corresponding to the enable period of the sum of the normal programming pulse NPR and the test programming pulse TPR. Here, the normal programming pulse NPR corresponds to a reset pulse generated during normal write operation, and is preferably generated by a combination of predetermined control signals (eg, / CS, / WE, / OE, etc.).

보다 구체적으로, 라이트 펄스 발생부(20)는 노멀 프로그래밍 펄스 NPR와 테스트 프로그래밍 펄스 TPR를 조합하여서, 노멀 프로그래밍 펄스 NPR가 인에이블되는 시점에 인에이블되고 노멀 프로그래밍 펄스 NPR와 테스트 프로그래밍 펄스 TPR가 모두 디스에이블되는 시점에 디스에이블되는 라이트 프로그래밍 펄스 WPR를 발생한다.More specifically, the write pulse generator 20 combines the normal programming pulse NPR and the test programming pulse TPR to enable the normal programming pulse NPR and to enable both the normal programming pulse NPR and the test programming pulse TPR. Generate a write programming pulse WPR that is disabled at the time it is enabled.

이러한 라이트 펄스 발생부(20)는 노멀 프로그래밍 펄스 NPR와 테스트 프로그래밍 펄스 TPR를 오아 연산하여 라이트 프로그래밍 펄스 WPR를 발생하는 오아 게이트를 포함하여 구성될 수 있다. 특히, 상기 오아 게이트는 노멀 프로그래밍 펄스 NPR와 테스트 프로그래밍 펄스 TPR를 노아 연산하는 노아 게이트(NOR)와, 노아 게이트(NOR)의 출력을 반전하는 인버터(INV)의 조합으로 구성될 수도 있다.The write pulse generator 20 may be configured to include an OR gate generating or generating a write programming pulse WPR by ORing the normal programming pulse NPR and the test programming pulse TPR. In particular, the OR gate may be configured by a combination of a NOA gate NOR for performing an NOR operation on a normal programming pulse NPR and a test programming pulse TPR, and an inverter INV for inverting the output of the NOA gate NOR.

라이트 드라이버(30)는 라이트 프로그래밍 펄스 WPR와 데이터 DATA를 입력받아서, 리셋 전류에 대응되는 라이트 프로그래밍 전류 WPRC를 선택된 상 변화 메모리 셀(도시되지 않음)로 제공한다.The write driver 30 receives the write programming pulse WPR and the data DATA and provides the write programming current WPRC corresponding to the reset current to the selected phase change memory cell (not shown).

이러한 구성을 갖는 본 발명에 따른 상 변화 메모리 장치의 동작을 도 3 및 도 4를 참조하여 살펴보면 아래와 같다.An operation of the phase change memory device having the above configuration will be described below with reference to FIGS. 3 and 4.

우선, 테스트 모드 진입시 테스트 모드 신호 TM가 인에이블되고, 테스트 모드 신호 TM가 인에이블됨에 따라 테스트 펄스 TP가 인에이블된다. 그리고, 테스트 펄스 TP는 지연부(15)를 통해 지연되어 테스트 프로그래밍 펄스 TPR로 발생한다. 이때, 테스트 펄스 TP는 도 4의 'D1'과 같이 노멀 프로그래밍 펄스 NPR의 인에이블 구간 내로 지연됨이 바람직하다.First, the test mode signal TM is enabled upon entering the test mode, and the test pulse TP is enabled as the test mode signal TM is enabled. The test pulse TP is delayed through the delay unit 15 to be generated as a test programming pulse TPR. At this time, the test pulse TP is preferably delayed within the enable period of the normal programming pulse NPR as shown in 'D1' of FIG.

그리고, 외부의 라이트 프로그래밍에 의해 라이트 명령 WT이 발생함에 따라 노멀 프로그램 펄스 NPR가 소정 시간 동안 인에이블된다.As the write command WT is generated by external write programming, the normal program pulse NPR is enabled for a predetermined time.

이러한 노멀 프로그램 펄스 NPR와 테스트 프로그래밍 펄스 TPR는 라이트 펄스부(20)로 입력되어 라이트 프로그래밍 펄스 WPR를 발생시키며, 라이트 프로그래밍 펄스 WPR는 노멀 프로그램 펄스 NPR의 인에이블 시점부터 인에이블되고, 테스트 프로그래밍 펄스 TPR에 의해 인에이블 상태를 유지한다.The normal program pulse NPR and the test programming pulse TPR are input to the write pulse unit 20 to generate the write programming pulse WPR. The write programming pulse WPR is enabled from the enable point of the normal program pulse NPR, and the test programming pulse TPR. Maintain an enabled state by

라이트 프로그래밍 펄스 WPR가 인에이블되는 동안 라이트 드라이버(30)를 통해 라이트 프로그래밍 전류 WPRC가 선택된 상 변화 메모리 셀(도시되지 않음)로 공급되고, 이에 따라, 상기 선택된 상 변화 메모리 셀은 리셋 상태로 데이터를 라이트한다.While the write programming pulse WPR is enabled, the write programming current WPRC is supplied to the selected phase change memory cell (not shown) through the write driver 30, whereby the selected phase change memory cell returns data to a reset state. Write.

그 후, 외부로부터 테스트 종료 명령이 입력되면, 외부 명령 신호 CMD가 인에이블되어 테스트 펄스 TP가 디스에이블되고, 테스트 프로그래밍 펄스 TPR가 테스트 펄스 TP의 디스에이블 시점부터 소정 지연, 예컨대, 도 4의 'D1'만큼 지연되어 디스에이블된다.Thereafter, when a test end command is input from the outside, the external command signal CMD is enabled so that the test pulse TP is disabled, and the test programming pulse TPR becomes a predetermined delay from the time of disabling the test pulse TP, for example, ' Delayed by D1 'and disabled.

그리고, 테스트 프로그래밍 펄스 TPR가 디스에이블됨에 따라 라이트 펄스부(20)를 통해 라이트 프로그래밍 펄스 WPR가 디스에이블되고, 라이트 드라이버(30)를 통해 상기 선택된 상 변화 메모리 셀로 라이트 프로그래밍 전류 WPRC의 공급이 중단된다. 따라서, 상기 선택된 상 변화 메모리 셀에서 리셋 상태로 데이터가 라이트되는 것이 중단된다.As the test programming pulse TPR is disabled, the write programming pulse WPR is disabled through the write pulse unit 20, and the supply of the write programming current WPRC is stopped through the write driver 30 to the selected phase change memory cell. . Thus, the data is not written to the reset state in the selected phase change memory cell.

이상에서 살펴본 바와 같이, 본 발명에 따른 상 변화 메모리 장치는 상 변화 메모리 셀의 불량을 테스트하기 위하여 테스트 모드로 진입하여 라이트 프로그래밍 펄스가 외부 명령이 발생하기 전까지 인에이블 상태로 유지되도록 제어한다. 그에 따라, 상 변화 메모리 셀은 리셋 상태, 즉, 고전압 상태를 유지하여 상기 상 변화 메모리 셀의 불량을 스크린할 수 있게 된다.As described above, the phase change memory device according to the present invention enters a test mode to test a failure of a phase change memory cell and controls the write programming pulse to be enabled until an external command is generated. Accordingly, the phase change memory cell can maintain a reset state, i.e., a high voltage state, so that the failure of the phase change memory cell can be screened.

즉, 본 발명에 따른 상 변화 메모리 장치는 기존 메모리 제품에서 사용할 수 없는 고전압의 번인 모드 전압(가속 인자로 계산되어 실제 유저 모드의 전압과 대비하여 고전압)을 상 변화 메모리 셀에 인가하기 위한 주변 회로가 단위소자(주로 트랜지스터)의 특성 저하로 불가능할 때 라이트 프로그래밍 펄스의 폭을 외부 명령에 의해 제어함으로써, 번인 테스트 모드와 같이 상 변화 메모리 셀의 불량을 스크린할 수 있는 효과가 있다.That is, the phase change memory device according to the present invention is a peripheral circuit for applying a high voltage burn-in mode voltage (high voltage in comparison with the voltage of an actual user mode calculated as an acceleration factor) that cannot be used in a conventional memory product. By controlling the width of the write programming pulse by an external command when it is impossible due to the deterioration of the characteristics of the unit device (mainly a transistor), there is an effect of screening the failure of the phase change memory cell as in the burn-in test mode.

도 1은 상 변화 물질의 특성을 설명하기 위한 파형도.1 is a waveform diagram illustrating the characteristics of a phase change material.

도 2는 상 변화 물질의 리셋 에너지에 따른 라이프 사이클 타임 변화를 설명하기 위한 파형도.2 is a waveform diagram illustrating a change in life cycle time according to a reset energy of a phase change material.

도 3은 본 발명에 따른 상 변화 메모리 장치를 나타내는 도면.3 illustrates a phase change memory device according to the present invention.

도 4는 도 3의 회로 동작을 설명하기 위한 파형도.FIG. 4 is a waveform diagram illustrating the circuit operation of FIG. 3. FIG.

Claims (10)

테스트 모드 신호와 외부 명령 신호를 입력받아서, 상기 테스트 모드 신호에 의해 인에이블되고 상기 외부 명령 신호에 의해 디스에이블되는 테스트 프로그래밍 펄스를 발생하는 테스트 펄스 발생부; 및A test pulse generator configured to receive a test mode signal and an external command signal and generate a test programming pulse enabled by the test mode signal and disabled by the external command signal; And 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 입력받아서, 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 합한 인에이블 구간에 대응되는 라이트 프로그래밍 펄스를 발생하는 라이트 펄스 발생부;를 포함함을 특징으로 하는 상 변화 메모리 장치.And a write pulse generator configured to receive a normal programming pulse and the test programming pulse, and to generate a write programming pulse corresponding to an enable period in which the normal programming pulse and the test programming pulse are added together. Device. 제 1 항에 있어서,The method of claim 1, 상기 테스트 펄스 발생부는,The test pulse generator, 상기 테스트 모드 신호와 상기 외부 명령 신호를 조합하여서, 상기 테스트 모드 신호의 인에이블 시점에 인에이블되고 상기 외부 명령 신호의 인에이블 시점에 디스에이블되는 테스트 펄스를 발생하는 조합부; 및A combination unit which combines the test mode signal and the external command signal to generate a test pulse that is enabled at an enable time of the test mode signal and is disabled at an enable time of the external command signal; And 상기 테스트 펄스를 지연시켜 상기 테스트 프로그래밍 펄스로 출력하는 지연부;를 포함하는 상 변화 메모리 장치.And a delay unit delaying the test pulse and outputting the test pulse as the test programming pulse. 제 2 항에 있어서,The method of claim 2, 상기 조합부는 상기 테스트 모드 신호와 상기 외부 명령 신호를 배타적 논리 합하여 상기 테스트 펄스를 발생하는 익스클루시브 오아 게이트를 포함하는 상 변화 메모리 장치.And the combiner includes an exclusive oar gate configured to exclusively sum the test mode signal and the external command signal to generate the test pulse. 제 2 항에 있어서,The method of claim 2, 상기 지연부는 상기 테스트 프로그래밍 펄스의 인에이블 시점이 상기 노멀 프로그래밍 펄스의 인에이블 구간 내에 위치하도록 상기 테스트 펄스를 지연시켜 상기 테스트 프로그래밍 펄스로 출력하는 상 변화 메모리 장치.And the delay unit delays the test pulse to output the test programming pulse so that an enable time point of the test programming pulse is within an enable period of the normal programming pulse. 제 1 항에 있어서,The method of claim 1, 상기 라이트 펄스 발생부는 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 조합하여서, 상기 노멀 프로그래밍 펄스가 인에이블되는 시점에 인에이블되고 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스가 모두 디스에이블되는 시점에 디스에이블되는 상기 라이트 프로그래밍 펄스를 발생하는 상 변화 메모리 장치.The write pulse generator combines the normal programming pulse and the test programming pulse to be enabled at the time when the normal programming pulse is enabled and to be disabled at the time when both the normal programming pulse and the test programming pulse are disabled. Phase change memory device for generating the write programming pulse. 제 5 항에 있어서,The method of claim 5, wherein 상기 라이트 펄스 발생부는 상기 노멀 프로그래밍 펄스와 상기 테스트 프로그래밍 펄스를 오아 연산하여 상기 라이트 프로그래밍 펄스를 발생하는 오아 게이트를 포함하는 상 변화 메모리 장치.And the write pulse generator comprises an OR gate configured to generate the write programming pulse by ORing the normal programming pulse and the test programming pulse. 제 1 항에 있어서,The method of claim 1, 상기 노멀 프로그래밍 펄스는 노멀 라이트 동작시 상 변화 메모리 셀의 리셋 상태를 제어하는 펄스인 상 변화 메모리 장치.And the normal programming pulse is a pulse controlling a reset state of a phase change memory cell during a normal write operation. 테스트 모드로 진입하는 단계;Entering a test mode; 상기 테스트 모드 진입에 따라 테스트 프로그래밍 펄스가 인에이블되고, 라이트 프로그래밍에 의해 노멀 프로그래밍 펄스가 소정 구간 동안 인에이블되는 단계;A test programming pulse is enabled as the test mode enters, and a normal programming pulse is enabled for a predetermined period by write programming; 상기 노멀 프로그래밍 펄스가 인에이블되는 시점부터 상 변화 메모리 셀이 리셋 상태로 데이터를 라이트하고, 상기 테스트 프로그래밍 펄스에 의해 상기 상 변화 메모리 셀의 리셋 상태가 유지되는 단계;A phase change memory cell writes data to a reset state from a time point at which the normal programming pulse is enabled, and the reset state of the phase change memory cell is maintained by the test programming pulse; 테스트 종료 명령에 의해 상기 테스트 프로그래밍 펄스가 디스에이블되어 상기 상 변화 메모리 셀의 라이트가 종료되는 단계;를 포함함을 특징으로 하는 상 변화 메모리 장치의 테스트 방법.Disabling the test programming pulse by a test termination command to terminate writing of the phase change memory cell. 제 8 항에 있어서,The method of claim 8, 상기 노멀 프로그래밍 펄스는 노멀 라이트 동작시 상기 상 변화 메모리 셀의 리셋 상태를 제어하는 펄스인 상 변화 메모리 장치의 테스트 방법.And the normal programming pulse is a pulse controlling a reset state of the phase change memory cell during a normal write operation. 제 8 항에 있어서,The method of claim 8, 상기 테스트 프로그래밍 펄스는 상기 테스트 모드 진입 시점부터 소정 시간 지연되어 상기 노멀 프로그래밍 펄스의 인에이블 구간 내에서 인에이블되는 상 변화 메모리 장치의 테스트 방법.The test programming pulse of the phase change memory device is enabled in the enable interval of the normal programming pulse delayed by a predetermined time from the test mode entry time.
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