KR20090071743A - 양자 트랩 비휘발성 메모리 소자 - Google Patents
양자 트랩 비휘발성 메모리 소자 Download PDFInfo
- Publication number
- KR20090071743A KR20090071743A KR1020070139622A KR20070139622A KR20090071743A KR 20090071743 A KR20090071743 A KR 20090071743A KR 1020070139622 A KR1020070139622 A KR 1020070139622A KR 20070139622 A KR20070139622 A KR 20070139622A KR 20090071743 A KR20090071743 A KR 20090071743A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- gate
- memory device
- nonvolatile memory
- Prior art date
Links
- 230000000903 blocking effect Effects 0.000 claims abstract description 35
- 150000004767 nitrides Chemical class 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 17
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 13
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000005641 tunneling Effects 0.000 abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052593 corundum Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 229910001845 yogo sapphire Inorganic materials 0.000 abstract 1
- 230000014759 maintenance of location Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
SONONOS 또는 BE-SONOS 구조의 비휘발성 메모리 소자에 관하여 개시한다. 본 발명에 따른 비휘발성 메모리 소자는 터널 ONO막과, 터널 ONO막 위에 형성된 트랩 질화막과, 트랩 질화막 위에 형성된 블로킹 산화막과, 블로킹 산화막 위에 형성된 게이트를 포함한다. 블로킹 산화막은 SiO2막 보다 유전율이 높은 고유전막으로 이루어진다. 게이트는 금속으로 이루어진다.
SONONOS, 블로킹 산화막, 고유전막, 금속 게이트, 소거, 백 F/N 터널링, Vt 포화
Description
본 발명은 양자 트랩 비휘발성 메모리 소자에 관한 것으로, 특히 SONONOS (Silicon-Oxide-Nitride-Oxide-Nitride-Oxide-Silicon) 또는 BE-SONOS (Bandgap Engineered SONOS) 구조를 가지는 양자 트랩 비휘발성 메모리 소자에 관한 것이다.
현재 상용화되어 있는 비휘발성 메모리 소자는 플로팅 게이트 (floating gate) 기반 비휘발성 메모리 소자이다. 플로팅 게이트 기반 비휘발성 메모리 소자는 60 nm 이하의 사이즈로 스케일링(scaling)되는 경우 셀 간 (cell-to-cell 간섭 효과로 인해 셀 간 한계 전압 산포 (Vt distribution)가 커지게 되어 데이터 독출시 오독출로 인한 에러가 발생된다. 이에 따라, 플로팅 게이트 기반 비휘발성 메모리 소자를 대체할 차세대 비휘발성 메모리 소자에 대한 연구가 활발히 이루어지고 있다. 이러한 차세대 비휘발성 메모리 소자로서 현재 가장 주목받고 있는 소자 중 하나가 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) 소자이다. SONOS 소자는 질화막 내에 존재하는 트랩 사이트에 전자 또는 정공을 트랩핑 (trapping) 및 디트랩핑 (de-trapping)시킴으로써 비휘발성 메모리 소자로서 동작하게 된다. 이러한 SONOS 소자는 셀 간 간섭 효과가 없기 때문에 60 nm 이하의 사이즈로 스케일링되어 도 셀 간 간섭 효과에 의한 셀 간 한계 전압 산포가 증가하는 문제가 발생하지 않는다. 이 때문에 차세대 비휘발성 메모리, 특히 NAND 플래시(flash) 메모리 소자용으로 활발히 연구 중에 있다.
SONOS 소자에서는 전자나 정공을 터널링시켜 프로그램 동작 또는 소거 동작을 행하므로, 터널 산화막 두께에 따라 SONOS 소자의 특성이 매우 민감하게 반응한다는 것이 큰 단점으로 작용한다. 예를 들면, 터널 산화막의 두께를 증가시키면 리텐션 (retention) 특성은 향상되나 소거 속도가 급격히 나빠지게 된다. 반대로, 터널 산화막의 두께를 감소시키면 소거 속도는 향상되나 리텐션 특성이 급격히 나빠지게 된다.
상기와 같이, SONOS 소자 기반 비휘발성 메모리 소자 경우에는, 소거 속도 및 리텐션 특성이 상호 트레이드오프 (trade-off) 관계에 있기 때문에, 소거 특성 및 리텐션 특성을 동시에 개선할 수 있는 SONOS 소자 구조에 대한 다양한 연구가 이루어지고 있다.
도 1은 종래 기술에 따른 SONONOS (BE-SONOS로도 불림) 구조를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 종래 기술에 따른 SONONOS 구조에서는 반도체 기판(10)상에 터널 산화막(102), 완충 질화막(103), 완충 산화막(104), 트랩 질화막(105), 블록킹 산화막(106), 및 게이트(110)가 차례로 적층되어 있다. 상기 블록킹 산화막(106)은 SiO2막으로 이루어진다. 상기 게이트(110)는 폴리실리콘으로 이루어진다. 상기 터널 산화막(102), 완충 질화막(103) 및 완충 산화막(104)은 ONO 배리어막을 구성한다. 도 1에서, 도면 참조부호 "12" 및 "14"는 각각 소스 및 드레인을 나타낸다.
도 2는 도 1의 SONONOS 구조에서의 에너지 밴드 다이어그램 (energy band diagram)이다.
도 1 및 도 2에 예시된 바와 같이, SONONOS 또는 BE-SONOS 구조는 기존의 SONOS 소자의 터널 산화막 대신 ONO막을 사용한다. SONONOS 또는 BE-SONOS 구조에서, 프로그램/소거 동작시에는 실리콘 기판쪽에 있는 산화막을 이용하여 전자나 정공이 터널링하도록 하여 프로그램/소거 속도를 빠르게 하는 동시에, 리텐션 모드에서는 터널링 산화막 대신 사용되는 ONO막의 전체 두께에 걸쳐서 터널 산화막과 같은 역할을 하는 동작을 하도록 하여 트랩된 전자나 정공의 백터널링(Back-Tunneling)이 발생될 가능성을 효과적으로 줄임으로써 리텐션 특성을 개선하게 된다.
도 3은 종래의 SONONOS 구조의 소거 Vt 포화 (saturation)를 보여주는 그래프이다.
종래의 SONONOS 구조에서는 터널링 산화막을 ONO로 대체함으로써 소거 속도 및 리텐션 특성을 동시에 개선시킬 수는 있으나, 도 3에서와 같이 소거 동작시 게이트(110)에서 블록킹 산화막(106)을 F/N (Fowler-Nordheim) 터널링하여 트랩 질화막(105) 내로 주입되는 백 F/N 터널링 전자 (Back F/N Tunneling Electron)에 의한 소거 Vt 포화 현상은 기존 SONOS 소자와 동일하게 발생하게 된다. 따라서, SONONOS 또는 BE-SONOS 구조의 메모리 소자에서는 소거 속도를 증가시키는 데 한계가 있으며, 또한 일정치의 소거 한계 전압 이하로 소거 상태의 Vt를 떨어뜨릴 수 없어 멀티레벨 비트 (Multi-Level Bit)를 구현하는 데에 한계가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 종래의 SONONOS 또는 BE-SONOS 소자에서 발생하는 소거 Vt 포화 현상을 개선시켜 소거 속도를 개선하고, Vt 윈도우 (window)를 넓혀 멀티레벨 비트를 구현할 수 있는 비휘발성 메모리 소자를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 비휘발성 메모리 소자는 반도체 기판상에 형성된 산화막/질화막/산화막의 적층 구조를 가지는 터널 ONO막과, 상기 터널 ONO막 위에 형성된 트랩 질화막과, 상기 트랩 질화막 위에 형성되고 SiO2막의 유전율 보다 더 높은 유전율을 가지는 고유전막으로 이루어지는 블로킹 산화막과, 상기 블로킹 산화막 위에 형성된 게이트를 포함한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 다른 양태에 따른 비휘발성 메모리 소자는 반도체 기판상에 형성된 산화막/질화막/산화막의 적층 구조를 가지는 터널 ONO막과, 상기 터널 ONO막 위에 형성된 트랩 질화막과, 상기 트랩 질화막 위에 형성된 블로킹 산화막과, 상기 블로킹 산화막 위에 형성된 금속 게이트를 포함한다.
본 발명에 따른 비휘발성 메모리 소자는 SONONOS 또는 BE-SONOS 구조를 채용 하면서 블로킹 산화막으로서 SiO2막 대신 Al2O3막과 같은 고유전막을 사용하거나 게이트로서 금속 게이트를 형성한다. 블로킹 산화막으로서 Al2O3막과 같은 고유전막을 사용함으로써 소거 동작시 백 F/N 터널링하는 전자를 효과적으로 억제함으로써 소거 속도 개선 및 소거 Vt 포화 현상을 개선할 수 있다. 또한, 금속 게이트의 전도대 (conduction band)는 Si의 미드갭 (mid-gap) 영역에 존재하기 때문에 소거 동작시 금속 게이트에서 백 F/N 터널링되는 전자의 터널링 길이가 폴리실리콘 게이트를 채용하는 경우보다 더 길어지게 된다. 따라서, 금속 게이트를 사용함으로써 소거 동작시 백 F/N 터널링되는 전자를 효과적으로 억제함으로써 소거 속도 개선 및 소거 Vt 포화 현상을 개선할 수 있다. 따라서, 소거 Vt 윈도우를 넓혀 멀티레벨 비트를 구현할 수 있는 비휘발성 메모리 소자를 제공할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자(200)의 요부 구성을 보여주는 단면도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자(200)는 반도체 기판(202)상에 형성된 산화막(212), 질화막(213), 및 산화막(214)의 적층 구조를 가지는 터널 ONO막(210)과, 상기 터널 ONO막(210) 위에 형성된 트랩 질화막(220)과, 상기 트랩 질화막(220) 위에 형성된 블로킹 산화막(230)과, 상기 블 로킹 산화막(230) 위에 형성된 게이트(240)가 차례로 적층된 구조를 가진다.
상기 구조에서, 상기 블로킹 산화막(230)은 SiO2막의 유전율 보다 더 높은 유전율을 가지는 고유전막, 예를 들면 Al2O3막으로 이루어진다.
상기 게이트(240)는 폴리실리콘 또는 금속으로 이루어질 수 있다. 상기 게이트(240)가 금속으로 이루어지는 경우, 상기 게이트(240)는 예를 들면 TiN 또는 TaN으로 이루어질 수 있다.
상기 트랩 질화막(220)은 실리콘 질화막 또는 실리콘 산화질화막으로 이루어질 수 있다. 도 4에서, 도면 참조부호 "252" 및 "254"는 각각 소스 및 드레인을 나타낸다.
도 5는 도 4에 도시된 비휘발성 메모리 소자(200)의 일 예에 따른 에너지 밴드의 연결 관계를 보여주는 그래프이다. 도 5에는 상기 비휘발성 메모리 소자(200)에서 상기 블로킹 산화막(230)이 Al2O3막으로 이루어지고, 상기 게이트(240)가 폴리실리콘으로 이루어지는 경우를 나타낸 것이다. 또한, 도 5에는 대조예로서 상기 블로킹 산화막(230)이 SiO2막으로 이루어지는 경우의 에너지 밴드가 함께 나타나 있다.
도 5에 나타낸 바와 같이, 상기 블로킹 산화막(230)이 Al2O3막으로 이루어지므로, 소거 동작시 폴리실리콘으로 이루어지는 게이트(240)에서 백 F/N 터널링되는 전자의 터널링 길이 (tunneling length)가 SiO2 블로킹 산화막을 채용하는 대조예의 경우보다 약 2 ∼ 2.5 배 더 길어지게 된다. 이는 Al2O3막의 유전율이 SiO2막의 유전율보다 약 2 ∼ 2.5 배 더 크기 때문이다. 터널링 전류는 터널링 길이에 지수함수적으로 감소하기 때문에, 상기 블로킹 산화막(230)을 Al2O3막과 같은 고유전막으로 형성함으로써 소거 동작시 게이트(240)에서 백 F/N 터널링하는 전자를 효과적으로 억제함으로써 소거 속도 및 소거 Vt 포화 현상을 개선할 수 있다.
도 6은 도 4에 도시된 비휘발성 메모리 소자(200)의 다른 예에 따른 에너지 밴드의 연결 관계를 보여주는 그래프이다. 도 6에는 상기 비휘발성 메모리 소자(200)에서 상기 블로킹 산화막(230)이 Al2O3막으로 이루어지고, 상기 게이트(240)가 금속으로 이루어지는 경우를 나타낸 것이다. 또한, 도 6에는 대조예로서 상기 블로킹 산화막(230)이 SiO2막으로 이루어지는 경우의 에너지 밴드가 함께 나타나 있다.
도 6에 나타낸 바와 같이, SONONOS (BE-SONOS)의 블로킹 산화막(230)을 SiO2막 대신 Al2O3막과 같은 고유전막을 사용하고, 게이트(240)는 금속 게이트로 형성함으로써 소거 동작시 백 F/N 터널링하는 전자를 효과적으로 억제함으로써 소거 속도 개선 및 소거 Vt 포화 현상을 개선할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(300)의 요부 구성을 보여주는 단면도이다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(300) 는 반도체 기판(302)상에 형성된 산화막(312), 질화막(313), 및 산화막(314)의 적층 구조를 가지는 터널 ONO막(310)과, 상기 터널 ONO막(310) 위에 형성된 트랩 질화막(320)과, 상기 트랩 질화막(320) 위에 형성된 블로킹 산화막(330)과, 상기 블로킹 산화막(330) 위에 형성된 게이트(340)가 차례로 적층된 구조를 가진다.
상기 구조에서, 상기 블로킹 산화막(330)은 SiO2막으로 이루어진다. 그리고, 상기 게이트(340)는 금속으로 이루어진다. 예를 들면, 상기 게이트(340)는 TiN 또는 TaN으로 이루어질 수 있다.
상기 트랩 질화막(320)은 실리콘 질화막 또는 실리콘 산화질화막으로 이루어질 수 있다. 도 7에서, 도면 참조부호 "352" 및 "354"는 각각 소스 및 드레인을 나타낸다.
도 8은 도 7에 도시된 비휘발성 메모리 소자(300)의 일 예에 따른 에너지 밴드의 연결 관계를 보여주는 그래프이다. 도 8에는 상기 비휘발성 메모리 소자(300)에서 상기 블로킹 산화막(330)이 SiO2막으로 이루어지고, 상기 게이트(240)가 금속으로 이루어지는 경우를 나타낸 것이다.
도 8에 나타낸 바와 같이, 상기 게이트(240)가 금속으로 이루어지는 경우, 금속 게이트의 전도대 (conduction band)는 Si의 미드갭 (mid-gap) 영역에 존재하기 때문에 소거 동작시 금속 게이트에서 백 F/N 터널링되는 전자의 터널링 길이가 폴리실리콘 게이트를 채용하는 경우보다 더 길어지게 된다. 이는 금속으로 이루어지는 게이트(330) 전도대의 블로킹 산화막 전도대에 대한 오프셋(offset)이 폴리실 리콘으로 이루어지는 게이트(330) 전도대의 경우 보다 크기 때문이다.
터널링 전류는 터널링 길이에 지수함수적으로 감소하기 때문에 금속 게이트를 사용함으로써 소거 동작시 폴리실리콘으로 이루어지는 게이트에서의 백 F/N 터널링되는 전자를 효과적으로 억제함으로써 소거 속도 개선 및 소거 Vt 포화 현상을 개선할 수 있다.
도 1은 종래 기술에 따른 SONONOS 또는 BE-SONOS의 구조를 개략적으로 도시한 단면도이다.
도 2는 도 1의 SONONOS 구조에서의 에너지 밴드 다이어그램이다.
도 3은 종래의 SONONOS 구조의 소거 Vt 포화를 보여주는 그래프이다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 요부 구성을 보여주는 단면도이다.
도 5는 도 4에 도시된 비휘발성 메모리 소자의 일 예에 따른 에너지 밴드의 연결 관계를 보여주는 그래프이다.
도 6은 도 4에 도시된 비휘발성 메모리 소자의 다른 예에 따른 에너지 밴드의 연결 관계를 보여주는 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 요부 구성을 보여주는 단면도이다.
도 8은 도 7에 도시된 비휘발성 메모리 소자의 일 예에 따른 에너지 밴드의 연결 관계를 보여주는 그래프이다.
<도면의 주요 부분에 대한 설명>
200, 300: 비휘발성 메모리 소자. 202, 302: 반도체 기판, 212, 312: 산화막, 213, 313: 질화막, 214, 314: 산화막, 210, 310: 터널 ONO막, 220, 320: 트랩 질화막, 230, 330: 블로킹 산화막, 240, 340: 게이트, 252, 352: 소스, 254, 354: 드레인.
Claims (9)
- 반도체 기판상에 형성된 산화막/질화막/산화막의 적층 구조를 가지는 터널 ONO막과,상기 터널 ONO막 위에 형성된 트랩 질화막과,상기 트랩 질화막 위에 형성되고 SiO2막의 유전율 보다 더 높은 유전율을 가지는 고유전막으로 이루어지는 블로킹 산화막과,상기 블로킹 산화막 위에 형성된 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 블로킹 산화막은 Al2O3막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 게이트는 폴리실리콘으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 게이트는 금속으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제4항에 있어서,상기 게이트는 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 트랩 질화막은 실리콘 질화막 또는 실리콘 산화질화막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판상에 형성된 산화막/질화막/산화막의 적층 구조를 가지는 터널 ONO막과,상기 터널 ONO막 위에 형성된 트랩 질화막과,상기 트랩 질화막 위에 형성된 블로킹 산화막과,상기 블로킹 산화막 위에 형성된 금속 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제7항에 있어서,상기 블로킹 산화막은 SiO2막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제7항에 있어서,상기 게이트는 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070139622A KR100937669B1 (ko) | 2007-12-28 | 2007-12-28 | 양자 트랩 비휘발성 메모리 소자 |
| TW097141701A TW200929549A (en) | 2007-12-28 | 2008-10-29 | Nonvolatile memory device and method for manufacturing the same |
| CNA2008101776758A CN101471384A (zh) | 2007-12-28 | 2008-11-24 | 非易失性存储器件及其制造方法 |
| US12/344,557 US20090166717A1 (en) | 2007-12-28 | 2008-12-28 | Nonvolatile memory device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070139622A KR100937669B1 (ko) | 2007-12-28 | 2007-12-28 | 양자 트랩 비휘발성 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090071743A true KR20090071743A (ko) | 2009-07-02 |
| KR100937669B1 KR100937669B1 (ko) | 2010-01-19 |
Family
ID=40797062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070139622A KR100937669B1 (ko) | 2007-12-28 | 2007-12-28 | 양자 트랩 비휘발성 메모리 소자 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20090166717A1 (ko) |
| KR (1) | KR100937669B1 (ko) |
| CN (1) | CN101471384A (ko) |
| TW (1) | TW200929549A (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI426610B (zh) * | 2009-07-22 | 2014-02-11 | Nat Univ Tsing Hua | 電荷儲存元件及其製造方法 |
| CN102117779B (zh) * | 2010-01-05 | 2013-03-13 | 上海华虹Nec电子有限公司 | 利用选择性外延提升sonos闪存器件可靠性的方法 |
| CN102136480B (zh) * | 2010-01-21 | 2013-03-13 | 上海华虹Nec电子有限公司 | Eeprom器件 |
| CN102376555B (zh) * | 2010-08-26 | 2013-09-11 | 上海华虹Nec电子有限公司 | On膜氧化作为隧穿电介质提升sonos可靠性的方法 |
| US8772059B2 (en) * | 2011-05-13 | 2014-07-08 | Cypress Semiconductor Corporation | Inline method to monitor ONO stack quality |
| US8772057B1 (en) | 2011-05-13 | 2014-07-08 | Cypress Semiconductor Corporation | Inline method to monitor ONO stack quality |
| CN102610654A (zh) * | 2012-03-14 | 2012-07-25 | 上海华力微电子有限公司 | 一种具有高擦除速度的锥形能带氮化硅层sonos结构器件 |
| WO2013148393A1 (en) * | 2012-03-31 | 2013-10-03 | Cypress Semiconductor Corporation | Integration of non-volatile charge trap memory devices and logic cmos devices |
| CN102769019B (zh) * | 2012-07-03 | 2015-09-30 | 上海华力微电子有限公司 | 一种利用非对称分层势垒提高sonns结构器件可靠性的方法 |
| US10720444B2 (en) | 2018-08-20 | 2020-07-21 | Sandisk Technologies Llc | Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426817B1 (ko) * | 2002-01-28 | 2004-04-14 | 삼성전자주식회사 | 에스오엔오에스 구조를 갖는 비휘발성 메모리소자 및 그의제조방법 |
| KR100701368B1 (ko) * | 2002-09-06 | 2007-03-28 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소노스 구조 |
| KR100501457B1 (ko) * | 2003-02-04 | 2005-07-18 | 동부아남반도체 주식회사 | 양자 트랩 디바이스를 위한 에스오엔오엔오에스 구조를 갖는 반도체 소자 |
| US7636257B2 (en) * | 2005-06-10 | 2009-12-22 | Macronix International Co., Ltd. | Methods of operating p-channel non-volatile memory devices |
| JP4965878B2 (ja) * | 2006-03-24 | 2012-07-04 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| TWI316746B (en) * | 2006-10-03 | 2009-11-01 | Macronix Int Co Ltd | Non-volatile memory and method of manufacturing the same |
| US20090039414A1 (en) * | 2007-08-09 | 2009-02-12 | Macronix International Co., Ltd. | Charge trapping memory cell with high speed erase |
| US7816727B2 (en) * | 2007-08-27 | 2010-10-19 | Macronix International Co., Ltd. | High-κ capped blocking dielectric bandgap engineered SONOS and MONOS |
| US7772072B2 (en) * | 2007-08-28 | 2010-08-10 | Macronix International Co., Ltd. | Method for manufacturing non-volatile memory |
-
2007
- 2007-12-28 KR KR1020070139622A patent/KR100937669B1/ko not_active IP Right Cessation
-
2008
- 2008-10-29 TW TW097141701A patent/TW200929549A/zh unknown
- 2008-11-24 CN CNA2008101776758A patent/CN101471384A/zh active Pending
- 2008-12-28 US US12/344,557 patent/US20090166717A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20090166717A1 (en) | 2009-07-02 |
| KR100937669B1 (ko) | 2010-01-19 |
| CN101471384A (zh) | 2009-07-01 |
| TW200929549A (en) | 2009-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100937669B1 (ko) | 양자 트랩 비휘발성 메모리 소자 | |
| US8481388B2 (en) | Non-volatile memory device having a nitride-oxide dielectric layer | |
| JP5281849B2 (ja) | 高κキャップ阻止誘電体‐バンドギャップ操作ＳＯＮＯＳ及びＭＯＮＯＳ | |
| KR100562743B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100652401B1 (ko) | 복수의 트랩막들을 포함하는 비휘발성 메모리 소자 | |
| US8023328B2 (en) | Memory device with charge trapping layer | |
| US20070297244A1 (en) | Top Dielectric Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window | |
| US20030062567A1 (en) | Non volatile dielectric memory cell structure with high dielectric constant capacitive coupling layer | |
| US8975687B2 (en) | Nonvolatile memory array with continuous charge storage dielectric stack | |
| US7092298B2 (en) | Methods of erasing a non-volatile memory device having discrete charge trap sites | |
| US20050285184A1 (en) | Flash memory device and method for programming/erasing the same | |
| US7599229B2 (en) | Methods and structures for expanding a memory operation window and reducing a second bit effect | |
| KR100501457B1 (ko) | 양자 트랩 디바이스를 위한 에스오엔오엔오에스 구조를 갖는 반도체 소자 | |
| KR100602939B1 (ko) | 비휘발성 메모리 소자 | |
| US7512013B2 (en) | Memory structures for expanding a second bit operation window | |
| KR20120121139A (ko) | 비휘발성 메모리 소자의 구동 방법 | |
| US20080121980A1 (en) | Bottom Dielectric Structures and High-K Memory Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window | |
| JP2007242216A (ja) | メモリ素子及びその動作方法 | |
| Ramkumar | Materials and device reliability in SONOS memories | |
| Furnemont et al. | Physical understanding of SANOS disturbs and VARIOT engineered barrier as a solution | |
| KR100606929B1 (ko) | 플래시 메모리 소자의 프로그래밍/소거 방법 | |
| US20050110057A1 (en) | Endurance improvement by sidewall nitridation of poly floating gate for nonvolatile memory devices using substrate or drain-side erase scheme | |
| KR100806087B1 (ko) | 비 휘발성 메모리 및 그 제조방법 | |
| KR20050116975A (ko) | 플래시 메모리 소자 및 이의 소거 방법 | |
| JP2009289823A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |