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KR20090055874A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Publication number
KR20090055874A
KR20090055874A KR1020070122732A KR20070122732A KR20090055874A KR 20090055874 A KR20090055874 A KR 20090055874A KR 1020070122732 A KR1020070122732 A KR 1020070122732A KR 20070122732 A KR20070122732 A KR 20070122732A KR 20090055874 A KR20090055874 A KR 20090055874A
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KR
South Korea
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electrode lines
electrode
memory device
nonvolatile memory
data storage
Prior art date
Application number
KR1020070122732A
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English (en)
Inventor
진영구
박윤동
김원주
이승훈
김석필
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to CN200810212778.3A priority patent/CN101447502B/zh
Priority to JP2008288981A priority patent/JP2009135489A/ja
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Abstract

적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자 및 그 경제적인 제조 방법이 제공된다. 비휘발성 메모리 소자는 적어도 한 쌍의 제 1 전극 라인들을 포함한다. 적어도 하나의 제 2 전극 라인은 적어도 한 쌍의 제 1 전극 라인들 사이에 개재된다. 데이터 저장층은 적어도 한 쌍의 제 1 전극 라인들 및 적어도 하나의 제 2 전극 라인 사이에 개재되고, 국부적으로 저항 변화를 저장할 수 있다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 저항 변화를 저장할 수 있는 데이터 저장층을 이용하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 단층 구조 대신에 다층 구조의 비휘발성 메모리 소자는 고집적화에 유리하다.
다층 구조를 이용하면, 단층 구조와 동일한 영역 상에 메모리셀들을 수직으로 적층할 수 있다. 하지만, 다층 구조의 비휘발성 메모리소자에서 각층의 메모리셀들을 연결하고 각층의 메모리셀들을 선택하는 방법이 쉽지 않다. 또한, 다층 구조의 비휘발성 메모리 소자는 그 적층 수가 증가함에 따라서 제조 공정이 증가하여 비용이 증대하는 문제가 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 한 쌍의 제 1 전극 라인들이 제공된다. 적어도 하나의 제 2 전극 라인은 상기 적어도 한 쌍의 제 1 전극 라인들 사이에 개재된다. 데이터 저장층은 상기 적어도 한 쌍의 제 1 전극 라인들 및 상기 적어도 하나의 제 2 전극 라인 사이에 개재되고, 국부적으로 저항 변화를 저장할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 제 1 도전형의 반도체를 포함하고, 상기 적어도 하나의 제 2 전극 라인은 상기 제 1 도전형과 반대인 제 2 도전형의 반도체를 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 제 1 반도체층이 상기 적어도 하나의 제 2 전극 라인 및 상기 데이터 저장층 사이에 개재되고, 제 2 반도체층이 상기 제 1 반도체층 및 상기 적어도 하나의 제 2 전극 라인 사이에 개재될 수 있다. 상기 제 1 반도체층은 제 1 도전형을 갖고, 상기 제 2 반도체층은 상기 제 1 도전형과 반대인 제 2 도전형을 가질 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 적 어도 한 쌍의 제 1 전극 라인들은 나란히 배열된 복수의 제 1 전극 라인들을 포함하고, 상기 적어도 하나의 제 2 전극 라인은 상기 복수의 제 1 전극 라인들 사이에 개재된 복수의 제 2 전극 라인들을 포함할 수 있다. 나아가, 제 1 워드 라인은 상기 복수의 제 1 전극 라인들을 가운데 짝수 번째에 배열된 것을 전기적으로 연결하고, 제 2 워드 라인은 상기 복수의 제 1 전극 라인들 가운데 홀수 번째에 배열된 것들을 전기적으로 연결할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 더 다른 예에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 복수의 층으로 적층된 복수의 쌍들의 제 1 전극 라인들을 포함할 수 있다. 나아가, 상기 적어도 하나의 제 2 전극 라인은 상기 복수의 쌍들의 제 1 전극 라인들을 따라서 수직으로 신장될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 적어도 한 쌍의 제 1 전극 라인들을 형성한다. 상기 적어도 한 쌍의 제 1 전극 라인들의 측벽 상에 국부적으로 저항 변화를 저장할 수 있는 데이터 저장층을 형성한다. 상기 적어도 한 쌍의 제 1 전극 라인들 사이에 배치되도록 상기 데이터 저장층 상에 적어도 하나의 제 2 전극 라인을 형성한다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들을 형성하는 단계는, 복수의 제 1 전극층들 및 복수의 절연층들을 교대로 적층하는 단계; 및 상기 복수의 제 1 전극층들 내에 복수의 트렌치들을 형성하여 상기 복수의 트렌치들에 의해서 이격된 복수의 제 1 전극 라인들을 한정하는 단계를 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 다른 예에 있어서, 상기 적어도 하나의 제 2 전극 라인을 형성하는 단계는, 상기 복수의 트렌치들 내에 제 2 전극층을 채우는 단계; 및 상기 제 2 전극층을 패터닝하여 복수의 제 2 전극 라인들을 한정하는 단계를 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 또 다른 예에 있어서, 상기 데이터 저장층은 상기 복수의 트렌치들 내부를 채우도록 형성할 수 있다. 나아가, 상기 적어도 하나의 제 2 전극 라인을 형성하는 단계는, 상기 데이터 저장층 내에 복수의 홀들을 형성하는 단계; 및 상기 복수의 홀들 내에 복수의 제 2 전극 라인들을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 비휘발성 메모리 소자는 적층 구조로 용이하게 확장될 수 있다. 따라서, 비휘발성 메모리 소자는 메모리셀들의 적층 수, 즉 제 1 전극 라인들의 적층 수를 늘림으로써 고용량화되고 고집적화될 수 있다. 따라서, 비휘발성 메모리 소자는 고용량화 및 고집적화 제품에 적합할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 적층 구조의 메모리셀들이 동시에 제조될 수 있다. 따라서, 적층 구조의 비휘발성 메모리 소자의 제조 단계가 단순화되고, 제조 비용이 절감될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으 로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 기본 구조의 비휘발성 메모리 소자(100a)를 보여주는 사시도이다.
도 1을 참조하면, 한 쌍의 제 1 전극 라인들(115a, 115b)이 제공될 수 있다. 제 1 전극 라인들(115a, 115b)은 소정 거리만큼 이격되도록 배치되고, 바람직하게는 평행하게 신장될 수 있다. 하지만, 이러한 배치는 예시적으로 제시되었고 본 발명의 범위가 이에 제한되지는 않는다. 예를 들어, 제 1 전극 라인들(115a, 115b)은 서로 직접 연결되지 않는 범위 내에서 평행하지 않을 수도 있다. 다른 예로, 제 1 전극 라인들(115a, 115b)은 평행한 부분과 평행하지 않은 부분들을 모두 포함할 수도 있다.
복수의 제 2 전극 라인들(140a)은 제 1 전극 라인들(115a, 115b) 사이에 개재될 수 있다. 제 2 전극 라인들(140a)은 제 1 전극 라인들(115a, 115b)의 신장 방향을 따라서 서로 이격되게 배치될 수 있다. 제 2 전극 라인들(140a)의 수는 제 1 전극 라인들(115a, 115b)의 길이에 따라서 선택될 수 있고, 본 발명의 범위를 제한하지 않는다. 따라서, 하나의 제 2 전극 라인(140a)이 제 1 전극 라인들(115a, 115b) 사이에 개재될 수도 있다.
제 2 전극 라인들(140a)은 사각 기둥 형태로 도시되었지만, 이 실시예에 따른 본 발명의 범위는 이러한 형태에 제한되지 않는다. 예를 들어, 제 2 전극 라인들(140a)은 다양한 다각 기둥 또는 원 기둥 형태를 가질 수도 있다.
바람직하게는, 제 1 전극 라인들(115a, 115b)은 제 1 도전형의 반도체를 포함하고, 제 2 전극 라인들(140a)은 제 1 도전형의 반대인 제 2 도전형의 반도체를 포함할 수 있다. 예를 들어, 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택될 수 있다. 하지만, 이 실시예의 변형된 예에서, 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140a)은 도전체로 구성될 수도 있다.
데이터 저장층(130)은 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140a) 사이에 개재될 수 있다. 예를 들어, 데이터 저장층(130)은 제 1 전극 라인들(115a, 115b)의 측벽들 상에 제 1 전극 라인들(115a, 115b)을 따라서 신장되도록 배치될 수 있다. 이 경우, 데이터 저장층(130)은 하나의 층으로 제공할 수 있다. 다른 예로, 데이터 저장층(130)은 제 1 전극 라인들(115, 115b) 및 제 2 전극 라인들 사이에만 국한되도록 복수의 층들로 제공될 수도 있다. 하지만, 이러한 형태는 예로 제공되었고, 데이터 저장층(130)의 모양은 다양하게 변형될 수 있음은 자명하다.
데이터 저장층(130)은 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140a) 사이에서 전류의 흐름을 제어할 수 있다. 데이터 저장층(130)은 저항 변화를 국부적으로 저장할 수 있다. 예를 들어, 데이터 저장층(130)은 인가된 전압에 따라서 고저항, 저저항 또는 절연체의 특성을 가질 수 있다. 이러한 데이터 저장 층(130)의 가변적인 저항 특성이 비휘발성 메모리 소자(100a)의 데이터 저장에 이용될 수 있다.
예를 들어, 데이터 저장층(130)은 상전이 저항체를 포함할 수 있고, 이 경우 비휘발성 메모리 소자(100a)는 PRAM(phase-change random access memory)으로 동작할 수 있다. 예를 들어, 상전이 저항체는 칼코게나이드 화합물, 예컨대 GST(GeSbxTey)를 포함할 수 있다. 상전이 저항체는 그 결정 상태에 따라서 고저항 상태와 저저항 상태를 가질 수 있다.
다른 예로, 데이터 저장층(130)은 가변 저항체를 포함할 수 있고, 이 경우 비휘발성 메모리 소자(100a)는 RRAM(resistance random access memory)으로 동작할 수 있다. 가변 저항체는 그 물질 상태 변화 없이 그 저항 값이 변화될 수 있다는 점에서 상전이 저항체와 구분될 수 있다. 하지만, 가변 저항체가 상전이 저항체를 포함하는 넓은 개념으로 사용될 수도 있다. 예를 들어, 가변 저항체는 NiO, Nb2O5 또는 ZnO를 포함할 수 있다.
또 다른 예로, 데이터 저장층(130)은 절연 파괴 물질을 포함할 수 있다. 예컨대, 데이터 저장층(130)은 인가된 전압에 따라서 절연 파괴가 가능한 절연물, 예컨대 산화물을 포함할 수 있다. 이러한 절연 파괴 물질은 다시 절연 특성을 회복할 수 없기 때문에, 이러한 비휘발성 메모리 소자(100a)는 일회성 프로그램(one-time program; OTP) 메모리로 이용될 수 있다. 이러한 OTP 메모리는 그 단점에도 불구하고 매우 높은 메모리 용량을 요구하는 제품에서 이용될 수 있다.
비휘발성 메모리 소자(100a)에서, 제 1 전극 라인들(115a, 115b)은 한 쌍의 워드 라인들의 일부로 이용되고, 제 2 전극 라인들(140a)은 비트 라인들의 일부로 이용될 수 있다. 다만, 비휘발성 메모리 소자(100a)에서 워드 라인들 및 비트 라인들이 구조적으로 명확히 구분되지 않기 때문에, 서로 반대로 불릴 수도 있다. 한편, 데이터 저장층(130)이 도전성을 갖는 경우, 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140a)은 다이오드 접합을 형성할 수 있다. 따라서, 이 다이오드 접합의 방향성에 따라서, 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140a)은 비트 라인들 및 워드 라인들로 구분될 수도 있다.
제 2 전극 라인들(140a)은 제 1 전극 라인들(115a, 115b) 사이에서 공유될 수 있다. 따라서, 제 1 전극 라인들(115a, 115b)의 하나 및 제 2 전극 라인들(140a) 가운데 하나 사이에 하나의 메모리셀(MC)이 한정될 수 있다. 따라서, 제 2 전극 라인들(140a) 각각의 양쪽에 한 쌍의 메모리셀들(MC)이 한정될 수 있다.
메모리셀(MC)의 프로그램은 제 1 전극 라인들(115a, 115b)의 하나 및 제 2 전극 라인들(140a) 가운데 하나 사이에 프로그램 전압을 인가하여 수행할 수 있다. 이 경우, 전류 집중의 특성에 의해서 제 2 전극 라인들(140a) 가운데 선택된 하나와 제 1 전극 라인들(115a, 115b)의 선택된 하나 사이의 최단 거리 부근의 데이터 저장층(130)에서 국부적으로 일어날 수 있다. 즉, 데이터 저장층(130) 내에 저항 변화는 국부적으로 발생할 수 있다. 따라서, 데이터 저장층(130)이 하나의 층으로 제공되더라도, 프로그램은 국부적으로 수행될 수 있다.
메모리셀(MC)의 판독(reading)은 제 1 전극 라인들(115a, 115b)의 하나 및 제 2 전극 라인들(140a) 가운데 하나 사이에 읽기 전압을 인가하여 수행할 수 있다. 이 경우, 데이터 저장층(130)의 국부적인 저항 변화를 전류의 양으로 측정할 수 있다.
도 2는 본 발명의 일 실시예에 따른 단층 어레이 구조의 비휘발성 메모리 소자(100b)를 보여주는 사시도이다.
도 2를 참조하면, 제 1 전극 라인들(115a, 115b)이 어레이 구조로 배치될 수 있다. 예를 들어, 제 1 전극 라인들(115a, 115b)은 나란하게 복수의 칼럼들로 배치될 수 있다. 즉, 비휘발성 메모리 소자(100b)는 도 1의 비휘발성 메모리 소자(100a)가 복수의 칼럼들로 반복하여 배치된 것에 대응할 수 있다. 다만, 서로 다른 칼럼들의 제 2 전극 라인들(140a) 사이에서 제 1 전극 라인들(115a, 115b)은 공유될 수 있다.
따라서, 제 1 전극 라인들(115a, 115b)은 서로 교대로 배치될 수 있다. 예를 들어, 제 1 전극 라인들(115a)은 짝수 번째 칼럼에 배치되고, 제 2 전극 라인들(115b)은 홀수 번째 칼럼에 배치될 수 있다. 다른 예로, 제 1 전극 라인들(115a)이 홀수 번째 칼럼에 배치되고, 제 2 전극 라인들(115b)이 짝수 번째 칼럼에 배치될 수도 있다. 따라서, 이 실시예에서, 홀수 번째 또는 짝수 번째는 교대로 배열된 제 1 전극 라인들(115a, 115b)을 구분하기 위하여 상대적으로 사용될 뿐, 절대적인 의미로 사용되지 않는다.
제 1 워드 라인(117a)은 제 1 전극 라인들(115a)을 전기적으로 연결하고, 제 2 워드 라인(117b)은 제 2 전극 라인들(115b)을 전기적으로 연결하도록 배치될 수 있다. 제 1 워드 라인(117a) 및 제 2 워드 라인(117b)은 제 1 전극 라인들(115a, 115b)의 양단부에 서로 분리되게 배치될 수 있다. 예를 들어, 제 1 워드 라인(117a)은 제 1 전극 라인들(115a)의 일 단부에 연결되고, 제 2 워드 라인(117b)은 제 2 전극 라인들(115b)의 타 단부에 연결될 수 있다.
전술한 바와 같이, 제 1 전극 라인들(115a)은 제 1 워드 라인(117a)의 일부로 불릴 수도 있다. 유사하게, 제 2 전극 라인들(115b)은 제 2 워드 라인(117b)의 일부로 불릴 수도 있다.
비휘발성 메모리 소자(100b)에서 제 1 전극 라인들(115a, 115b)에 대한 선택은 제 1 워드 라인(117a) 및 제 2 워드 라인(117b) 가운데 하나를 선택함으로써 수행할 수 있다. 이 경우, 서로 다른 칼럼에 배치된 제 2 전극 라인들(140a)은 서로 독립적으로 선택될 수 있다.
도 3은 본 발명의 일 실시예에 따른 적층 구조의 비휘발성 메모리 소자(100c)를 보여주는 사시도이다. 도 4는 도 3의 비휘발성 메모리 소자(100c)의 IV-IV'선에서 절취한 단면도이다.
도 3 및 도 4를 참조하면, 도 2의 비휘발성 메모리 소자(100b)가 복수의 층들로 적층될 수 있다. 예를 들어, 복수의 쌍들의 제 1 전극 라인들(115a, 115b)은 복수의 층들로 적층될 수 있다. 이 경우, 복수의 층들의 제 1 전극 라인들(115a, 115b) 사이에는 절연층(120)이 개재될 수 있다. 복수의 쌍들의 제 1 및 제 2 워드 라인들(117a, 117b)도 제 1 전극 라인들(115a, 115b)과 유사하게 복수의 층들로 적층될 수 있다. 이에 따라, 서로 다른 층에 속한 제 1 전극 라인들(115a, 115b)은 서로 분리되고, 서로 다른 층에 속한 제 1 및 제 2 워드 라인(117a, 117b)은 서로 분리될 수 있다.
제 2 전극 라인들(140a)은 복수의 층들로 적층된 제 1 전극 라인들(115a, 115b)의 측벽을 따라서 수직으로 신장될 수 있다. 따라서, 제 2 전극 라인들(140a)은 서로 다른 층에 배치된 제 1 전극 라인들(115a, 115b) 사이에서 공유될 수 있다. 복수의 층들 사이에서 제 2 전극 라인들(140a)이 공유되어도, 제 1 전극 라인들(115a, 115b)이 서로 분리되어 있기 때문에, 복수의 층들에 속한 메모리셀들(MC)은 분리되어 동작할 수 있다.
데이터 저장층(130)은 복수의 층들로 적층된 제 1 전극 라인들(115a, 115b)의 측벽을 따라서 수직으로 신장될 수 있다. 나아가, 데이터 저장층(130)은 제 1 및 제 2 워드 라인들(117a, 117b)의 측벽 상으로 더 신장될 수 있다. 예를 들어, 데이터 저장층(130)은 하나의 칼럼에 배치된 제 2 전극 라인들(140a)의 측벽을 둘러싸는 통 형태를 가질 수 있다. 전술한 바와 같이, 데이터 저장층(130)은 국부적으로 저항을 저장할 수 있기 때문에, 메모리셀들(MC)에서 여러 형태로 공유될 수 있다.
비휘발성 메모리 소자(100c)의 동작은 도 1의 비휘발성 메모리 소자(100a) 및 도 2의 비휘발성 메모리 소자(100b)의 동작을 참조할 수 있다. 비휘발성 메모리 소자(100c)는 복수의 층들로 배치된 메모리셀들(MC)을 분리하여 동작시킬 수 있다. 따라서, 비휘발성 메모리 소자(100c)는 메모리셀들(MC)의 적층 수, 즉 제 1 전극 라인들(115a, 115b)의 적층 수를 늘림으로써 고용량화될 수 있다. 그럼에도 불구하 고, 비휘발성 메모리 소자(100c)는 도 2의 비휘발성 메모리 소자(100b)와 동일한 단면적을 갖기 때문에, 매우 높은 집적도를 가질 수 있다. 따라서, 비휘발성 메모리 소자(100c)는 고용량화 및 고집적화 제품에 적합할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 적층 구조의 비휘발성 메모리 소자(200c)를 보여주는 사시도이다. 비휘발성 메모리 소자(200c)는 도 3의 비휘발성 메모리 소자(100c)의 변형된 예에 해당할 수 있고, 따라서 중복된 설명은 생략된다.
도 5를 참조하면, 제 2 전극 라인들(140b)은 원 기둥 형태를 가질 수 있다. 하지만, 제 2 전극 라인들(140b)은 도 3에 도시된 바와 같이 사각 기둥 형태를 가질 수도 있고, 나아가 다른 다각 기둥 형태를 가질 수도 있다.
데이터 저장층(130a)은 제 2 전극 라인들(140b)을 둘러싸도록 배치될 수 있다. 따라서, 데이터 저장층(130a)은 제 1 전극 라인들(115a, 115b) 사이를 매립하는 형태를 갖고, 제 2 전극 라인들(140b)은 데이터 저장층(130a) 내부로 리세스 된 형태를 가질 수 있다.
비휘발성 메모리 소자(200c)에서 데이터 저장층(130a)의 저항 변화는 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140b)의 최단 거리 부근에서 국부적으로 일어날 수 있다. 따라서, 비휘발성 메모리 소자(200c)의 동작은 도 3의 비휘발성 메모리 소자(100c)의 동작과 거의 같다.
한편, 기본 구조 및 단일층 어레이 구조의 비휘발성 메모리 소자에 대한 도시는 생략되었지만, 이들 구조는 도 1 및 도 2의 기본 구조 및 단일층 어레이 구조 의 비휘발성 메모리 소자들(100a, 100b)을 참조하여 비휘발성 메모리 소자(200c)로부터 용이하게 도출될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 기본 구조의 비휘발성 메모리 소자(300a)를 보여주는 사시도이다. 비휘발성 메모리 소자(300a)는 도 1의 비휘발성 메모리 소자(100a)의 변형에 해당하고, 따라서 중복된 설명은 생략된다.
도 6을 참조하면, 제 2 전극 라인들(140c)은 원 기둥 형태를 가질 수 있다. 하지만, 제 2 전극 라인들(140c)은 도 1에 도시된 바와 같이 사각 기둥 형태를 가질 수도 있고, 나아가 다른 다각 기둥 형태를 가질 수도 있다. 데이터 저장층(130a)은 제 2 전극 라인들(140c)을 둘러싸도록 배치될 수 있다. 따라서, 데이터 저장층(130a)은 제 1 전극 라인들(115a, 115b) 사이를 매립하는 형태를 갖고, 제 2 전극 라인들(140c)은 데이터 저장층(130a) 내부로 리세스 된 형태를 가질 수 있다.
제 1 반도체층(150)은 제 2 전극 라인들(140c) 및 데이터 저장층(130a) 사이에 개재되고, 제 2 반도체층(160)은 제 1 반도체층(150) 및 제 2 전극 라인들(140c) 사이에 개재될 수 있다. 예를 들어, 제 2 반도체층(160)은 제 2 전극 라인들(140c)을 둘러싸고, 제 1 반도체층(150)은 제 2 반도체층(160)을 둘러쌀 수 있다.
제 1 반도체층(150) 및 제 2 반도체층(160)은 다이오드 접합을 형성할 수 있다. 예를 들어, 제 1 반도체층(150)이 제 1 도전형을 가지면, 제 2 반도체층(160)은 제 1 도전형과 반대인 제 2 도전형을 가질 수 있다. 이 다이오드 접합은 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140c) 사이의 전류의 흐름을 정류할 수 있다. 이와 같이, 다이오드 접합이 있기 때문에, 제 1 전극 라인들(115a, 115b) 및 제 2 전극 라인들(140c)은 도 1에서와는 달리 도전체로 구성될 수 있다.
비휘발성 메모리 소자(300a)의 동작은 도 1의 비휘발성 메모리 소자(100a)의 동작을 참조할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 적층 구조의 비휘발성 메모리 소자(300c)를 보여주는 사시도이다. 도 8은 도 7의 비휘발성 메모리 소자(300c)의 VIII-VIII'선에서 절취한 단면도이다.
도 7 및 도 8을 참조하면, 도 6의 비휘발성 메모리 소자(300a)는 단일층 어레이 구조로 확장되고, 나아가 이러한 단일층 어레이 구조가 복수의 층들로 적층될 수 있다. 예를 들어, 복수의 쌍들의 제 1 전극 라인들(115a, 115b)은 복수의 층들로 적층될 수 있다. 이 경우, 복수의 층들의 제 1 전극 라인들(115a, 115b) 사이에는 절연층들(120)이 개재될 수 있다.
복수의 쌍들의 제 1 및 제 2 워드 라인들(117a, 117b)도 제 1 전극 라인들(115a, 115b)과 유사하게 복수의 층들로 적층될 수 있다. 이에 따라, 서로 다른 층에 속한 제 1 전극 라인들(115a, 115b)은 서로 분리되고, 서로 다른 층에 속한 제 1 및 제 2 워드 라인(117a, 117b)은 서로 분리될 수 있다.
제 2 전극 라인들(140c)은 복수의 층들로 적층된 제 1 전극 라인들(115a, 115b)의 측벽을 따라서 수직으로 신장될 수 있다. 따라서, 제 2 전극 라인들(140c)은 서로 다른 층에 배치된 제 1 전극 라인들(115a, 115b) 사이에서 공유될 수 있다. 복수의 층들 사이에서 제 2 전극 라인들(140c)이 공유되어도, 제 1 전극 라인 들(115a, 115b)이 서로 분리되어 있기 때문에, 복수의 층들에 속한 메모리셀들은 분리되어 동작할 수 있다.
데이터 저장층(130a)은 복수의 층들로 적층된 제 1 전극 라인들(115a, 115b)의 측벽을 따라서 수직으로 신장될 수 있다. 나아가, 데이터 저장층(130a)은 제 1 및 제 2 워드 라인들(117a, 117b)의 측벽 상으로 더 신장될 수 있다. 예를 들어, 데이터 저장층(130a)은 하나의 칼럼에 배치된 제 2 전극 라인들(140c)의 측벽을 둘러싸는 통 형태를 가질 수 있다.
비휘발성 메모리 소자(300c)의 동작은 도 3의 비휘발성 메모리 소자(100c)의 동작을 참조할 수 있다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 9를 참조하면, 복수의 제 1 전극층들(110) 및 복수의 절연층들(120)을 교대로 적층할 수 있다. 예를 들어, 제 1 전극층들(110)은 반도체층, 예컨대 에피택셜층 또는 폴리실리콘층으로 형성할 수 있다. 제 1 전극층들(110)은 제 1 도전형의 불순물로 도핑될 수 있다.
도 10을 참조하면, 제 1 전극층들(110) 및 절연층들(120) 내에 복수의 트렌치들(125)을 형성할 수 있다. 트렌치들(125)의 측벽을 따라서 복수의 칼럼으로 배치된 복수의 제 1 전극층들(110) 부분은 제 1 전극 라인들(115)의 일부로 한정될 수 있다. 나아가, 트렌치들(125)의 단부를 따라서 배치된 복수의 제 1 전극층들(110) 부분은 워드 라인(117)의 일부로 한정될 수 있다. 따라서, 트렌치들(125) 은 제 1 전극 라인들(115) 및 워드 라인(117)의 형상에 따라서 적절하게 형성될 수 있다.
도 11을 참조하면, 트렌치들(125) 내부에 데이터 저장층(130)을 형성할 수 있다. 따라서, 데이터 저장층(130)은 제 1 전극 라인들(115)의 측벽을 따라서 수직으로 신장되고, 트렌치들(125)을 채우지 않도록 소정 두께로 형성될 수 있다. 예를 들어, 데이터 저장층(130)은 상전이 저항체, 가변 저항체 또는 파괴 가능한 절연체로 형성할 수 있다.
도 12를 참조하면, 트렌치들(125)을 매립하도록 데이터 저장층(130) 상에 제 2 전극층(140)을 형성할 수 있다. 예를 들어, 제 2 전극층(140)은 화학기상증착법을 이용하여 제 2 도전형의 반도체층을 형성하고 이를 평탄화하여 하여 형성할 수 있다. 예를 들어, 제 2 전극층(140)은 에피택셜층 또는 폴리실리콘으로 형성하고, 제 2 도전형의 불순물로 도핑될 수 있다. 평탄화는 에치백(etch back) 또는 화학적기계적평탄화(CMP)를 이용할 수 있다.
도 13을 참조하면, 제 2 전극층(140)을 패터닝하여 제 1 전극 라인들(115) 사이에 개재되고 제 1 전극 라인들(115)을 따라서 이격 배치된 복수의 제 2 전극 라인들(140a)을 한정할 수 있다. 이러한 패터닝은 포토리소그래피 및 식각을 이용할 수 있다. 제 2 전극 라인들(140a)의 폭 및 개수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 조절될 수 있다.
도 14를 참조하면, 제 1 전극 라인들(115)과 워드 라인(117)을 적절하게 분리하여, 제 1 전극 라인들(115a, 115b), 제 1 워드 라인(117a) 및 제 2 워드 라 인(117b)을 한정할 수 있다. 예를 들어, 제 1 전극 라인들(115a)은 제 1 전극 라인들(115) 가운데 짝수 번째에 배치된 것으로 한정되고, 제 1 전극 라인들(115b)은 제 1 전극 라인들(115) 가운데 홀수 번째에 배치된 것으로 한정될 수 있다.
제 1 워드 라인(117a)은 제 1 전극 라인들(115a)에 연결되고 제 1 전극 라인들(115b)과는 분리될 수 있다. 제 2 워드 라인(117b)은 제 1 전극 라인들(115b)에 연결되고, 제 1 전극 라인들(115a)과는 분리될 수 있다.
전술한 제조 단계들에 의해서, 도 1 내지 도 4의 비휘발성 메모리 소자들(100a, 100b, 100c)이 제조될 수 있다. 전술한 제조 방법에 따르면, 적층 구조의 메모리셀들이 동시에 형성될 수 있다. 따라서, 전술한 제조 방법은 공정 단계를 단순화하여 제조 비용을 감소시킬 수 있다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다. 도 15의 제조 단계는 도 9 및 도 10의 제조 단계에 이어서 수행될 수 있다.
도 15를 참조하면, 트렌치들(125)을 매립하도록 데이터 저장층(130a)을 형성할 수 있다. 데이터 저장층(130a)은 화학기상증착법을 이용하여 상전이 저항층, 가변 저항층 또는 파괴 가능한 절연층을 형성하고 이를 평탄화하여 형성할 수 있다. 예를 들어, 평탄화는 에치백(etch back) 또는 화학적기계적평탄화(CMP)를 이용할 수 있다.
도 16을 참조하면, 데이터 저장층(130a) 내에 복수의 홀들(135)을 형성할 수 있다. 예를 들어, 홀들(135)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 17을 참조하면, 홀들(135) 내에 제 2 전극 라인들(140b)을 매립할 수 있다. 제 2 전극 라인들(140b)은 화학기상증착법을 이용하여 제 2 전극층을 형성하고, 이를 평탄화하여 형성할 수 있다. 예를 들어, 제 2 전극 라인들(140b)은 제 2 도전형의 반도체로 형성할 수 있다.
이어서, 제 1 전극 라인(115) 및 워드 라인(117)을 적절하게 분리하여, 제 1 전극 라인들(115a, 115b), 제 1 워드 라인(117a) 및 제 2 워드 라인(117b)을 한정할 수 있다. 제 1 워드 라인(117a)은 제 1 전극 라인들(115a)에 연결되고 제 1 전극 라인들(115b)과는 분리될 수 있다. 제 2 워드 라인(117b)은 제 1 전극 라인들(115b)에 연결되고, 제 1 전극 라인들(115a)과는 분리될 수 있다.
전술한 방법에 따르면, 도 5의 비휘발성 메모리 소자(200c)가 제조될 수 있다.
도 18 및 도 19는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다. 도 18은 도 16의 제조 단계에 이어서 수행될 수 있다. 다만, 이 실시예에서, 제 1 전극층(110)은 도전체로 형성할 수 있다.
도 18을 참조하면, 홀들(135) 내의 데이터 저장층(130a) 표면상에 제 1 반도체층(150)을 형성하고, 제 1 반도체층(150) 상에 제 2 반도체층(160)을 형성할 수 있다. 이어서, 홀들(135)을 매립하도록 제 2 반도체층(160) 상에 제 2 전극 라인들(140c)을 형성할 수 있다.
도 19를 참조하면, 제 1 전극 라인(115) 및 워드 라인(117)을 적절하게 분리 하여, 제 1 전극 라인들(115a,115b) 및 제 1 및 제 2 워드 라인들(117a, 117b)을 한정할 수 있다. 제 1 워드 라인(117a)은 제 1 전극 라인들(115a)에 연결되고 제 1 전극 라인들(115b)과는 분리될 수 있다. 제 2 워드 라인(117b)은 제 1 전극 라인들(115b)에 연결되고, 제 1 전극 라인들(115a)과는 분리될 수 있다.
전술한 방법에 따르면, 도 6 내지 도 8의 비휘발성 메모리 소자들(300a, 300c)이 제조될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일부 구조를 보여주는 사시도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단층 어레이 구조를 보여주는 사시도이고;
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 적층 구조를 보여주는 사시도이고;
도 4는 도 3의 비휘발성 메모리 소자의 IV-IV'선에서 절취한 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 적층 구조를 보여주는 사시도이고;
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 일부 구조를 보여주는 사시도이고;
도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 적층 구조를 보여주는 사시도이고;
도 8은 도 7의 비휘발성 메모리 소자의 VIII-VIII'선에서 절취한 단면도이고;
도 9 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고;
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고; 그리고
도 18 및 도 19는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.

Claims (25)

  1. 적어도 한 쌍의 제 1 전극 라인들;
    상기 적어도 한 쌍의 제 1 전극 라인들 사이에 개재된 적어도 하나의 제 2 전극 라인; 및
    상기 적어도 한 쌍의 제 1 전극 라인들 및 상기 적어도 하나의 제 2 전극 라인 사이에 개재되고, 국부적으로 저항 변화를 저장할 수 있는 데이터 저장층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 제 1 도전형의 반도체를 포함하고, 상기 적어도 하나의 제 2 전극 라인은 상기 제 1 도전형과 반대인 제 2 도전형의 반도체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 제 1 도전형 및 상기 제 2 도전형은 n형 및 p형에서 선택된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 제 2 전극 라인은 서로 이격 배치된 복수의 제 2 전극 라인들 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 4 항에 있어서, 상기 데이터 저장층은 상기 복수의 제 2 전극 라인들을 따라서 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 데이터 저장층은 상기 적어도 하나의 제 2 전극 라인을 둘러싸도록 상기 적어도 한 쌍의 제 1 전극 라인들 사이에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 적어도 하나의 제 2 전극 라인은 원기둥 또는 다각 기둥 형태를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 데이터 저장층은 가변 저항체 또는 상전이 저항체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 데이터 저장층은 1회의 데이터 저장이 가능하도록 전기적으로 파괴 가능한 산화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 1 항에 있어서, 상기 적어도 하나의 제 2 전극 라인 및 상기 데이터 저장층 사이에 개재되고 제 1 도전형을 갖는 제 1 반도체층; 및
    상기 제 1 반도체층 및 상기 상기 적어도 하나의 제 2 전극 라인 사이에 개재되고 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 2 반도체층을 더 포함하 는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 10 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들 및 상기 적어도 하나의 제 2 전극 라인은 도전체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 나란히 배열된 복수의 제 1 전극 라인들을 포함하고,
    상기 적어도 하나의 제 2 전극 라인은 상기 복수의 제 1 전극 라인들 사이에 개재된 복수의 제 2 전극 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 12 항에 있어서, 상기 복수의 제 1 전극 라인들을 가운데 짝수 번째에 배열된 것을 전기적으로 연결하는 제 1 워드 라인; 및
    상기 복수의 제 1 전극 라인들 가운데 홀수 번째에 배열된 것들을 전기적으로 연결하는 제 2 워드 라인을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 13 항에 있어서, 상기 제 1 워드 라인 및 상기 제 2 워드 라인은 상기 복수의 제 1 전극 라인들의 양쪽 단부에 서로 분리되게 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 1 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 복수의 층으로 적층된 복수의 쌍들의 제 1 전극 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 15 항에 있어서, 상기 적어도 하나의 제 2 전극 라인은 상기 복수의 쌍들의 제 1 전극 라인들을 따라서 수직으로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 15 항에 있어서, 상기 데이터 저장층은 상기 복수의 쌍들의 제 1 전극 라인들을 따라서 수직으로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 적어도 한 쌍의 제 1 전극 라인들을 형성하는 단계;
    상기 적어도 한 쌍의 제 1 전극 라인들의 측벽 상에 국부적으로 저항 변화를 저장할 수 있는 데이터 저장층을 형성하는 단계;
    상기 적어도 한 쌍의 제 1 전극 라인들 사이에 배치되도록 상기 데이터 저장층 상에 적어도 하나의 제 2 전극 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들을 형성하는 단계는,
    복수의 제 1 전극층들 및 복수의 절연층들을 교대로 적층하는 단계;
    상기 복수의 제 1 전극층들 내에 복수의 트렌치들을 형성하여 상기 복수의 트렌치들에 의해서 이격된 복수의 제 1 전극 라인들을 한정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 적어도 하나의 제 2 전극 라인을 형성하는 단계는,
    상기 복수의 트렌치들 내에 제 2 전극층을 채우는 단계; 및
    상기 제 2 전극층을 패터닝하여 복수의 제 2 전극 라인들을 한정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  21. 제 19 항에 있어서, 상기 데이터 저장층은 상기 복수의 트렌치들 내부를 채우도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 적어도 하나의 제 2 전극 라인을 형성하는 단계는,
    상기 데이터 저장층 내에 복수의 홀들을 형성하는 단계; 및
    상기 복수의 홀들 내에 복수의 제 2 전극 라인들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 제 19 항에 있어서, 상기 복수의 트렌치들의 단부에, 상기 복수의 제 1 전극 라인들의 양단부를 연결하는 제 1 워드 라인 및 제 2 워드 라인을 더 한정하는 단계; 및
    상기 복수의 제 1 전극 라인들 가운데 짝수 번째와 상기 제 2 워드 라인의 연결을 절단하고, 상기 복수의 제 1 전극 라인들 가운데 홀수 번째와 상기 제 1 워드 라인의 연결을 절단하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  24. 제 22 항에 있어서,
    상기 복수의 제 2 전극 라인들을 형성하는 단계 전에, 상기 복수의 홀들 내부 표면상에 제 1 도전형을 갖는 제 1 반도체층을 형성하는 단계;
    상기 복수의 홀들 내의 상기 제 1 반도체층 상에 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 2 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  25. 제 19 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 제 1 도전형의 반도체를 포함하도록 형성하고, 상기 적어도 하나의 제 2 전극 라인은 상기 제 1 도전형과 반대인 제 2 도전형의 반도체를 포함하도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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