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KR20090011198A - Semiconductor package and fabricating?method thereof - Google Patents

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KR20090011198A
KR20090011198A KR1020070074551A KR20070074551A KR20090011198A KR 20090011198 A KR20090011198 A KR 20090011198A KR 1020070074551 A KR1020070074551 A KR 1020070074551A KR 20070074551 A KR20070074551 A KR 20070074551A KR 20090011198 A KR20090011198 A KR 20090011198A
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KR
South Korea
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semiconductor die
metal layer
conductive
under bump
bump metal
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Korean (ko)
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백종식
박두현
이기욱
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Abstract

A semiconductor package including conductive pillar and a manufacturing method thereof are provided to reduce a pattern width of a first conductive pattern formed in a substrate by reducing a vertical width of a second surface of a conductive pillar in comparison with a first surface of the conductive pillar. A semiconductor package(100) comprises a semiconductor die(110), a under bumped metallurgy(120), a conductive pillar(130), a substrate(140), and a under fill(150). The under bumped metallurgy is formed in the semiconductor die. The conductive pillar is connected to the under bumped metallurgy. The substrate is connected to the conductive pillar. The under fill is formed in an outer circumference of the conductive pillar. The semiconductor die includes a first surface(110a) and a second surface(110b). The conductive pillar includes a first surface(130a), a second surface(130b), and a third surface(130c). The first surface is contacted with the under bumped metallurgy. A solder cap is formed on the second surface. The third surface connects the first surface and the second surface. A plurality of bonding pads(112) is formed on the first surface of the semiconductor die.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}Semiconductor package and manufacturing method thereof {SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 파인 피치의 대응에 유리한 도전성 필러를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same, comprising a conductive filler that is advantageous for dealing with fine pitch.

최근 모바일 폰이나 PMP 등 휴대용 전가기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구 되고 있다. 이러한 추세에 따라서 도전성 와이어를 이용한 와이어 본딩(Wire Bonding) 대신에 범프(Bump)를 사용하여 반도체 다이와 기판을 전기 접속하는 플립칩(Filp Chip) 기술을 이용한 반도체 패키지(Semiconductor Package)가 발전하고 있다. 플립칩 기술은 와이어 본딩 방식에 비하여 파인 피치(Fine Pitch) 접속이 용이하고, 반도체 다이의 실장 밀도를 더 높일 수 있을 뿐만 아니라, 반도체 다이와 기판 간의 배선 거리가 짧아 전기적 특성이 더 우수한 특성이 있다. Recently, portable electronic devices such as mobile phones and PMPs are required to be compact, lightweight, and low in price while being highly functionalized. In accordance with this trend, a semiconductor package using a flip chip technology that electrically connects a semiconductor die and a substrate using bumps instead of wire bonding using conductive wires has been developed. Compared to wire bonding, flip chip technology facilitates fine pitch connection, increases the mounting density of the semiconductor die, and provides excellent electrical characteristics due to a shorter wiring distance between the semiconductor die and the substrate.

상기 플립칩 기술을 이용한 반도체 패키지는 범프의 종류에 따라 현재 다양한 구조 및 이를 위한 공법이 제안 및 실용화되고 있다. 이 중에서 구리 필러(Cu Pillar)를 이용한 범프 형성 방식은 무연 솔더(Leadless Solder)의 신뢰성 문제를 해결할 수 있으며, 구리 성분이 상대적으로 높은 강도를 갖고 반도체 다이와 기판 사이를 지지할 수 있을 뿐만 아니라, 열피로 수명을 연장할 수 있다는 점에서 유용한 특징을 갖는다. 종래에는 반도체 다이에 포토레지스트(PR: Photo Resist)를 도포한 후, 전기 도금 방법으로 구리 필러를 형성하였다. 이에 따라 반도체 다이와 기판 사이에 기둥 형상의 구리 필러가 형성되었다. BACKGROUND OF THE INVENTION In the semiconductor package using the flip chip technology, various structures and methods for the same have been proposed and put into practice according to the types of bumps. Among these, bump formation using copper pillars solves the reliability problem of leadless solder, and the copper component has a relatively high strength and can support the semiconductor die and the substrate. It is a useful feature in that fatigue life can be extended. Conventionally, after applying photoresist (PR) to a semiconductor die, the copper filler was formed by the electroplating method. As a result, a columnar copper filler was formed between the semiconductor die and the substrate.

그러나 종래의 구리 필러는 기판과 연결되는 부분이 반도체 다이와 연결되는 부분에 비하여 상대적으로 넓은 면적을 갖기 때문에 기판의 도전 패턴을 상대적으로 크게 형성해야 하는 문제점이 있다. 이에 따라 파인 피치에 대응하는 것이 어려운 문제점이 있다. 또한, 도금 공정에서 구리 필러의 높이에 대응하여 양품률이 낮아지기 때문에 공정 비용이 상승되는 문제점이 있다. 또한, 종래의 구리 범프 형성 방법으로는 구리 필러의 표면을 균일하게 형성하는 것이 어렵고, 포토레스트를 사용하는 공법 상 구조의 형성에 많은 제약이 따르는 문제점이 있다. However, the conventional copper filler has a problem in that the conductive pattern of the substrate should be formed relatively large because the portion connected to the substrate has a relatively large area than the portion connected to the semiconductor die. As a result, it is difficult to cope with fine pitch. In addition, since the yield is lowered corresponding to the height of the copper filler in the plating process, there is a problem that the process cost is increased. In addition, in the conventional copper bump forming method, it is difficult to uniformly form the surface of the copper filler, and there are problems in that many restrictions are placed on the formation of a structure in the process using a photorest.

본 발명은 상술한 종래의 문제점을 해소하기 위한 것으로, 본 발명의 목적은 파인 피치의 대응에 유리한 도전성 필러를 포함하는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor package and a method for manufacturing the same, comprising a conductive filler advantageous for coping with fine pitch.

본 발명에 의한 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면 으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이, 상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층, 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러, 상기 솔더 캡과 전기적으로 연결되는 서브스트레이트를 포함여 이루어질 수 있다. 이때, 상기 서브스트레이트는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 형성된 다수의 제 1 도전 패턴을 포함하며, 상기 제 1 도전 패턴에는 상기 솔더 캡이 융착될 수 있다. 또한, 상기 서브스트레이트는 상기 서브스트레이트의 제 2 면에 형성되고, 도전성 비아를 통해서 상기 제 1 도전 패턴과 전기적으로 연결되는 다수의 제 2 도전 패턴 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 일부를 노출하도록 형성되는 제 1 솔더 마스크 및 제 2 솔더 마스크를 더 포함하여 이루어질 수 있다. 여기서, 상기 반도체 다이는 상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어질 수 있다. 이때, 상기 언더 범프 메탈층은 상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성될 수 있다. 상기 도전성 필러는 동박으로 이루어지는 것을 특징으로 할 수 있다. 그리고, 상기 언더 범프 메탈층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 솔더 캡은 주석/납 또는 무연 주석으로 이루어질 수 있다. 본 발명에서 상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결 합(eutectic joint) 또는 금속간화합물 결합으로 이루어질 수 있다. 한편 본발명은, 상기 반도체 다이 및 상기 서브스트레이트 사이 중 상기 도전성 필러의 외주연에 형성되는 언더필을 더 포함하여 이루어질 수 있다. The semiconductor package according to the present invention has a flat first surface and a second surface that is flat as an opposite surface of the first surface, and a semiconductor die having a plurality of bond pads formed on the first surface, and an undersurface electrically connected to the bond pads. A bump metal layer, a first flat surface and a surface opposite to the first surface, having a second surface relatively narrower than the first surface, wherein the first surface is in contact with the under bump metal layer, and the second surface A conductive cap having a solder cap formed thereon may be formed, including a substrate electrically connected to the solder cap. In this case, the substrate includes a first flat surface and a second surface that is flat as an opposite surface of the first surface, and includes a plurality of first conductive patterns formed on the first surface, wherein the solder includes the solder. The cap may be fused. In addition, the substrate may be formed on a second surface of the substrate, and may include a plurality of second conductive patterns electrically connected to the first conductive pattern through conductive vias, and the first conductive pattern and the second conductive pattern. It may further comprise a first solder mask and a second solder mask formed to expose a portion. Here, the semiconductor die may further include a passivation layer covering the first surface of the semiconductor die and having an opening for exposing a portion of the bond pad. In this case, the under bump metal layer may be formed to fill a portion of the opening to cover a portion of the surface of the passivation layer which is the outer periphery of the opening. The said conductive filler can be characterized by consisting of copper foil. The under bump metal layer may be formed of any one or an alloy thereof selected from copper (Cu), lead (Pb), silver (Ag), and tin (Sn). In addition, the solder cap may be made of tin / lead or lead-free tin. In the present invention, the under bump metal layer and the conductive filler may be made of an eutectic joint or an intermetallic compound bond. Meanwhile, the present invention may further include an underfill formed on an outer circumference of the conductive filler between the semiconductor die and the substrate.

또한, 본 발명에 따른 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이, 상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층, 평평한 제 1 면 및 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러, 상기 솔더 캡과 전기적으로 연결되는 리드 프레임 및 상기 반도체 다이의 외주연 및 상기 리드 프레임을 감싸는 인캡슐란트를 포함하여 이루어질 수 있다. 여기서, 상기 리드 프레임은 대략 평평한 제 1 면과, 상기 제 1 면의 반대면으로써 단부에 부분 에칭부가 형성된 제 2 면을 갖고, 상기 반도체 다이를 안착시키는 다이 패들 및 상기 평평한 제 1 면 및 상기 제 1 면과 반대면으로써 상기 다이 패들을 향하는 단부에 부분 에칭부가 형성된 제 2 면을 갖고, 상기 다이 패들의 외주연에 이격되도록 형성되는 다수의 리드를 포함하여 이루어질 수 있다. 이때, 상기 다이 패들은 상기 다이 패들의 제 1 면에 형성되는 접지 패드를 더 포함하며, 상기 접지 패드에는 상기 솔더 캡이 융착될 수 있다. 또한, 상기 리드는 상기 리드의 제 1 면에 형성된 도전 패드를 더 포함하여, 상기 도전 패드에 상기 솔더 캡이 융착될 수 있다. 한편, 상기 인캡슐란트는 상기 다이 패들 및 상기 리드의 제 2 면을 외부로 노출시키는 것을 특징으로 할 수 있다. 이때, 상기 반도 체 다이는 상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어질 수 있다. 여기서, 상기 언더 범프 메탈층은 상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성될 수 있다. 본 발명에 따르면, 상기 도전성 필러는 동박으로 이루어질 수 있다. 또한, 상기 언더 범프 메탈층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 그리고, 상기 솔더 캡은 주석/납 또는 무연 주석으로 이루어질 수 있다. 본 발명에서 상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결합(eutectic joint) 또는 금속간화합물 결합으로 이루어질 수 있다. In addition, the semiconductor package according to the present invention is a semiconductor die having a flat first surface and a flat second surface as an opposite surface of the first surface, and having a plurality of bond pads formed on the first surface, and electrically connected to the bond pads. An under bump metal layer, a flat first face and a first face opposite to the first face, the second face being relatively narrower than the first face, the first face being in contact with the under bump metal layer, and the second face being It may include a conductive filler having a solder cap, a lead frame electrically connected to the solder cap, and an encapsulant surrounding the outer periphery of the semiconductor die and the lead frame. Here, the lead frame has a first surface that is substantially flat, and a second surface having a partial etching portion at an end portion opposite to the first surface, and a die paddle for seating the semiconductor die and the flat first surface and the first surface. It may include a plurality of leads formed to be spaced apart from the outer circumference of the die paddle having a second surface formed with a partial etching portion at the end facing the die paddle as one surface and the opposite side. In this case, the die paddle may further include a ground pad formed on the first surface of the die paddle, and the solder cap may be fused to the ground pad. The lead may further include a conductive pad formed on the first surface of the lead, and the solder cap may be fused to the conductive pad. On the other hand, the encapsulant may be characterized by exposing the die paddle and the second surface of the lead to the outside. In this case, the semiconductor die may further include a passivation layer covering the first surface of the semiconductor die and having an opening for exposing a portion of the bond pad. Here, the under bump metal layer may be formed to fill a portion of the opening to cover a portion of the surface of the passivation layer which is the outer circumference of the opening. According to the present invention, the conductive filler may be made of copper foil. In addition, the under bump metal layer may be formed of any one or an alloy thereof selected from copper (Cu), lead (Pb), silver (Ag), and tin (Sn). The solder cap may be made of tin / lead or lead-free tin. In the present invention, the under bump metal layer and the conductive filler may be made of an eutectic joint or an intermetallic compound bond.

또한, 본 발명에 따른 반도체 패키지의 제조 방법은 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 형성되는 다수의 본드 패드 및, 개구부가 형성되어 상기 개구부로부터 상기 본드 패드를 노출시키는 패시베이션층을 포함하는 반도체 다이를 준비하는 반도체 다이 준비 단계, 상기 본드 패드와 전기적으로 연결되고, 상기 개구부를 매립하여 상기 패시베이션층의 표면 일부를 덮는 언더 범프 메탈층을 형성하는 언더 범프 메탈층 형성 단계, 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러를 형성하는 도전성 필러 형성 단계 및 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 제 1 도전 패턴이 형성된 서브스트레이트에 상기 반도체 다이를 마운팅하는 반 도체 다이 마운팅 단계를 포함하여 이루어질 수 있다. 이때, 상기 언더 범프 메탈층은 전해 도금 또는 무전해 도금 방식으로 이루어질 수 있다. 이때, 상기 도전성 필러 형성 단계는 평평한 제 1 면 및 상기 제 1 면과 반대면으로 평평한 제 2 면을 갖는 동박을 상기 반도체 다이에 적층한 후 상기 동박을 상기 반도체 다이에 열압착하여, 상기 언더 범프 메탈층 및 상기 동박의 제 1 면이 공융 결합 또는 금속간화합물 결합되는 동박 라미네이팅 단계, 상기 동박의 제 2 면에 솔더 캡을 형성하는 솔더 캡 형성 단계 및 상기 동박을 패터닝하여 상기 도전성 필러를 완성하는 동박 패터닝 단계로 이루어질 수 있다. 이때, 상기 솔더 캡 형성 단계는 상기 동박의 제 2 면에 상기 솔더 캡의 형성 위치가 표시된 주형 패턴을 현상하는 단계 및 상기 주형 패턴을 이용하여 상기 동박의 제 2 면을 도금하는 도금 단계를 통하여 이루어질 수 있다. 여기서, 상기 동박 패터닝 단계는 습식 식각(Wet etching) 방식으로 이루어질 수 있다. 그리고, 상기 반도체 다이 마운팅 단계는 상기 제 1 도전 패턴에 플럭스를 도포하는 플럭스 도포 단계, 상기 제 1 도전 패턴에 상기 솔더 캡을 얼라인먼트하여 안착시키는 솔더 캡 안착 단계 및 상기 솔더 캡을 리플로우하여 상기 제 1 도전 패턴에 융착시키는 리플로우 단계를 포함하여 이루어질 수 있다. 한편, 상기 언더 범프 메탈층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 솔더 캡은 주석/납 또는 무연 주석으로 이루어질 수 있다. 또한, 본 발명은 상기 반도체 다이 및 상기 서브스트레이트의 사이 중 상기 도전성 필러의 외주연에 언더필을 형성하는 언더필 형성 단계를 더 포함하여 이루어질 수 있다. In addition, the method of manufacturing a semiconductor package according to the present invention has a flat first surface and a second surface that is flat as an opposite surface of the first surface, and a plurality of bond pads formed on the first surface and openings are formed. Preparing a semiconductor die including a passivation layer exposing the bond pad from an opening, an under bump metal layer electrically connected to the bond pad and filling the opening to cover a portion of a surface of the passivation layer; A step of forming the under bump metal layer, the first flat surface and the opposite surface of the first surface having a second surface relatively narrower than the first surface, the first surface is in contact with the under bump metal layer, A conductive filler forming step of forming a conductive filler having a solder cap formed on the second surface and a flat first surface and a half of the first surface And a semiconductor die mounting step of mounting the semiconductor die on a substrate having a second planar surface facing and having a plurality of first conductive patterns formed on the first surface. In this case, the under bump metal layer may be formed by electrolytic plating or electroless plating. In this case, the forming of the conductive filler may include laminating a copper foil having a first flat surface and a second surface flat to the opposite surface to the first surface, and then thermally compressing the copper foil to the semiconductor die to form the under bumps. A copper foil laminating step in which a metal layer and the first surface of the copper foil are eutectic bonds or intermetallic compounds bonded, a solder cap forming step of forming a solder cap on the second surface of the copper foil, and patterning the copper foil to complete the conductive filler Copper foil patterning step can be made. In this case, the forming of the solder cap may be performed by developing a mold pattern on which the formation position of the solder cap is indicated on the second surface of the copper foil, and a plating step of plating the second surface of the copper foil using the mold pattern. Can be. Here, the copper foil patterning step may be performed by a wet etching method. The semiconductor die mounting may include a flux coating step of applying flux to the first conductive pattern, a solder cap mounting step of aligning and mounting the solder cap on the first conductive pattern, and reflowing the solder cap. It may comprise a reflow step of fusion to one conductive pattern. The under bump metal layer may be formed of any one or an alloy thereof selected from copper (Cu), lead (Pb), silver (Ag), and tin (Sn). In addition, the solder cap may be made of tin / lead or lead-free tin. The present invention may further include an underfill forming step of forming an underfill on the outer circumference of the conductive filler between the semiconductor die and the substrate.

본 발명에 의한 반도체 패키지 및 그 제조 방법에 따르면, 반도체 다이와 서브스트레이트 사이에 형성되어 제 1 면 및 제 2 면을 갖는 도전성 필러에 있어서, 제 2 면이 제 1 면에 비하여 상대적으로 좁은 수평폭을 갖도록 형성됨으로써, 서브스트레이트에 형성되는 제 1 도전 패턴의 패턴폭을 줄일 수 있고, 이에 따라 파인 피치를 갖는 반도체 패키지를 구현할 수 있는 효과가 있다. According to the semiconductor package and the manufacturing method thereof according to the present invention, in the conductive filler formed between the semiconductor die and the substrate and having the first and second surfaces, the second surface has a relatively narrow horizontal width than the first surface. By being formed to have a width, the pattern width of the first conductive pattern formed on the substrate can be reduced, thereby realizing a semiconductor package having a fine pitch.

또한, 본 발명에 의하면 파인 피치를 갖는 서브스트레이트의 설계가 가능해짐으로써, 배선 밀도를 향상시키고 이에 따라 서브스트레이트의 크기를 줄일 수 있다. 또한, 리드 프레임을 이용하는 경우, 도전성 필러의 제 2 면과 연결되는 리드 및 다이 패들의 크기를 줄일 수 있으며, 각각의 리드 간의 간격을 좁힐 수 있다. 따라서, 서브스트레이트 또는 리드 프레임의 활용 면에서 보다 작고 고성능의 반도체 패키지를 이용할 수 있는 효과가 있다. In addition, according to the present invention, it is possible to design a substrate having a fine pitch, so that the wiring density can be improved and thus the size of the substrate can be reduced. In addition, when using a lead frame, the size of leads and die paddles connected to the second surface of the conductive filler can be reduced, and the spacing between the leads can be narrowed. Therefore, there is an effect that a smaller and higher performance semiconductor package can be used in terms of utilization of the substrate or the lead frame.

또한, 본 발명에 의하면, 동박을 식각하는 방법에 의하여 도전성 필러가 형성되므로, 도전성 필러의 두께가 두껍더라도 비교적 쉽게 형성할 수 있어서 공정이 단순해지며, 저비용으로 도전성 필러를 구현할 수 있는 효과가 있다. In addition, according to the present invention, since the conductive filler is formed by a method of etching the copper foil, even if the thickness of the conductive filler is thick can be formed relatively easily, the process is simplified, there is an effect that can implement the conductive filler at low cost. .

또한, 동박은 대략 평평한 표면을 갖기 때문에 언더 범프 메탈층 또는 솔더 캡과 접하는 면이 평평하기 때문에 반도체 다이와 서브스트레이트 사이에서 전기가 균일하게 흐를 수 있는 효과가 있다. In addition, since the copper foil has an approximately flat surface, the surface in contact with the under bump metal layer or the solder cap is flat, so that electricity can flow uniformly between the semiconductor die and the substrate.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명하기로 한다. 도면에서 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 사용하여 설명하기로 한다. Hereinafter, a semiconductor package and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings and embodiments. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 단면도가 도시되어 있고, 도 2를 참조하면, 도 1의 A 부분을 확대한 단면도가 도시되어 있다. Referring to FIG. 1, a cross-sectional view of a semiconductor package according to an exemplary embodiment of the inventive concept is illustrated, and referring to FIG. 2, an enlarged cross-sectional view of portion A of FIG. 1 is illustrated.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(110), 반도체 다이(110)에 형성되는 언더 범프 메탈층(120, Under Bumped Metallurgy: UBM), 언더 범프 메탈층(120)에 전기적으로 연결되는 도전성 필러(130), 도전성 필러(130)와 전기적으로 연결되는 서브스트레이트(140) 및 도전성 필러(130)의 외주연에 형성되는 언더필(150)을 포함하여 이루어질 수 있다. As shown in FIG. 1, the semiconductor package 100 according to an embodiment of the present invention may include a semiconductor die 110, an under bump metallurgy (UBM) 120 formed on the semiconductor die 110, A conductive filler 130 electrically connected to the under bump metal layer 120, a substrate 140 electrically connected to the conductive filler 130, and an underfill 150 formed at an outer circumference of the conductive filler 130. It can be made, including.

상기 반도체 다이(110)는 대략 평평한 제 1 면(110a) 및 제 1 면(110a)의 반대면으로써 대략 평평한 제 2 면(110b)을 포함하여 이루어질 수 있다. 반도체 다이(110)의 제 1 면(100a)에는 다수의 본드 패드(112)가 형성된다. 본드 패드(112)는 제 1 면(110a) 중 대략 가장자리 또는 대략 중앙에 형성될 수 있다. 본드 패드(112)는 구리(Cu) 및 알루미늄(Al) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이러한, 본드 패드(112)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 반도체 다이(110)는 또한 제 1 면(110a)에 형성되어 본드 패드(112)의 일부를 노출시키는 패시베이션층(114)을 더 포함할 수 있다. 즉, 패시베이션층(114)에는 본드 패드(112)의 일부를 노출시키기 위한 개구부(114a)가 형성되어 있다. 패시베이션층(114)은 반도체 다이(110)의 대략 제 1 면(110a)을 덮음으로써, 반도체 다이(110)를 보호하는 역할을 한다. 패시베이션층(114)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 패시베이션층(114)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 증착된 후, 개구부(114a)를 식각하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 이와 같은 반도체 다이(110)는 이하에서 설명될 도전성 필러(130)를 매개로 하여 서브스트레이트(140)와 전기적으로 연결될 수 있다. The semiconductor die 110 may include an approximately flat first surface 110a and an approximately flat second surface 110b as an opposite surface of the first surface 110a. A plurality of bond pads 112 are formed on the first surface 100a of the semiconductor die 110. The bond pad 112 may be formed at approximately the edge or approximately the center of the first surface 110a. The bond pad 112 may be made of copper (Cu) and aluminum (Al) or an equivalent thereof, but is not limited thereto. The bond pad 112 may be formed by sputtering, vacuum deposition, or photolithography, but is not limited thereto. The semiconductor die 110 may also further include a passivation layer 114 formed on the first surface 110a to expose a portion of the bond pad 112. That is, the opening 114a for exposing a part of the bond pad 112 is formed in the passivation layer 114. The passivation layer 114 covers the approximately first surface 110a of the semiconductor die 110, thereby protecting the semiconductor die 110. The passivation layer 114 may be made of any one material selected from a common oxide film, a nitride film, a polyimide, or an equivalent thereof, but is not limited thereto. In addition, the passivation layer 114 may be formed by chemical vapor deposition or any method equivalent thereto, and then formed by etching the opening 114a, but the present invention is not limited thereto. The semiconductor die 110 may be electrically connected to the substrate 140 through the conductive filler 130 to be described below.

상기 언더 범프 메탈층(120)은 반도체 다이(110)에 전기적으로 연결되도록 형성된다. 언더 범프 메탈층(120)은 패시베이션층(114)으로부터 노출된 본드 패드(112)와 전기적으로 연결되도록 형성될 수 있다. 보다 상세하게 설명하면, 언더 범프 메탈층(120)은 패시베이션층(114)의 개구부(114a)를 매립하여, 개구부(114a)의 외주연인 패시베이션층(114) 표면(114b)의 일부를 덮도록 형성될 수 있다. 언더 범프 메탈층(120)은 이하에서 설명될 도전성 필러(130)와의 결합 및 이에 따른 전기적 특성을 향상시키기 위하여 형성될 수 있다. 언더 범프 메탈층(120)은 도전성 필러(130)와 공융 결합(eutectic joint) 또는 고상확산을 통한 금속간화합물 결합 방식으로 결합될 수 있다. 도전성 필러(130)와 접하는 언더 범프 메탈층(120)의 표면(120a)은 대략 평평하게 이루어질 수 있다. 이에 따라, 언더 범프 메탈층(120)와 도전성 필러(130) 사이의 접합면이 균일해지고, 전기 전도성이 향상될 수 있다. 이 러한 언더 범프 메탈층(120)은 구리(Cu)로 이루어지거나, 본드 패드(112)와 접하는 제 1 층은 구리(Cu)로 이루어지고, 도전성 필러(130)와 접하는 제 2 층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 또는 이에 등가하는 재질 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수도 있다. 그러나, 본 발명에서 언더 범프 메탈층(120)의 재질을 한정하는 것은 아니다. 언더 범프 메탈층(120)은 전해 도금 및 무전해 도금 또는 이에 등가하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The under bump metal layer 120 is formed to be electrically connected to the semiconductor die 110. The under bump metal layer 120 may be formed to be electrically connected to the bond pad 112 exposed from the passivation layer 114. In more detail, the under bump metal layer 120 is formed to fill the opening 114a of the passivation layer 114 to cover a part of the surface 114b of the passivation layer 114, which is the outer periphery of the opening 114a. Can be. The under bump metal layer 120 may be formed to improve the coupling with the conductive filler 130 and thus the electrical characteristics thereof. The under bump metal layer 120 may be combined with the conductive filler 130 in an intermetallic compound bonding method through eutectic joint or solid phase diffusion. The surface 120a of the under bump metal layer 120 in contact with the conductive filler 130 may be formed to be substantially flat. Accordingly, the bonding surface between the under bump metal layer 120 and the conductive filler 130 may be uniform, and electrical conductivity may be improved. The under bump metal layer 120 is made of copper (Cu), or the first layer in contact with the bond pad 112 is made of copper (Cu), and the second layer in contact with the conductive filler 130 is made of copper (Cu). Cu, lead (Pb), silver (Ag) and tin (Sn) or may be made of any one or an alloy thereof. However, the material of the under bump metal layer 120 is not limited in the present invention. The under bump metal layer 120 may be formed by an electrolytic plating and an electroless plating or an equivalent thereto, but is not limited thereto.

상기 도전성 필러(130)는 반도체 다이(110)와 이하에서 설명되는 서브스트레이트(140)를 전기적으로 연결한다. 도전성 필러(130)는 대략 평평한 제 1 면(130a), 제 1 면(130a)의 반대면으로써 대략 평평한 제 2 면(130b) 및 제 1 면(130a)과 제 2 면(130b)을 연결하는 제 3 면(130c)를 포함하여 이루어질 수 있다. 도전성 필러(130)는 제 2 면(130b)에 형성되는 솔더 캡(132)을 포함하여 이루어진다. 도전성 필러(130)는 동박으로 형성될 수 있다. 이때, 솔더 캡(132)은 주석/납(Sn/Pb) 및 무연 주석(Leadless Sn) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 도전성 필러(130)는 언더 범프 메탈층(120)에 동박(Copper Foil)을 열 압착시킨 후 습식 식각(Wet etching) 방식으로 패터닝하여 형성할 수 있다. 이때, 솔더 캡(132)은 동박이 패터닝되기 이전에 도금 방식으로 동박 표면에 형성될 수 있다. 도전성 필러(130)에 대해서는 이하에서 다른 도면을 참조하여 보다 상세하게 설명하기로 한다. The conductive filler 130 electrically connects the semiconductor die 110 and the substrate 140 described below. The conductive filler 130 is an approximately flat first surface 130a, an opposite surface of the first surface 130a, which connects the substantially flat second surface 130b and the first surface 130a and the second surface 130b. The third surface 130c may be formed. The conductive filler 130 includes a solder cap 132 formed on the second surface 130b. The conductive filler 130 may be formed of copper foil. In this case, the solder cap 132 may be made of tin / lead (Sn / Pb) and lead-free tin (Leadless Sn) or equivalent materials, but is not limited thereto. The conductive filler 130 may be formed by thermally compressing a copper foil on the under bump metal layer 120 and patterning the same by wet etching. In this case, the solder cap 132 may be formed on the surface of the copper foil by plating before the copper foil is patterned. The conductive filler 130 will be described in more detail with reference to the other drawings below.

상기 서브스트레이트(140)는 도전성 필러(130)를 통하여 반도체 다이(110)와 전기적으로 연결된다. 서브스트레이트(140)는 절연층(141)을 중심으로 대략 평평한 제 1 면(140a)과 제 1 면(140a)의 반대면으로써 대략 평평한 제 2 면(140b) 및 제 1면(140a) 및 제 2면(140b)과 대략 수직을 이루는 제 3 면(140c)을 포함하여 이루어질 수 있다. 또한, 서브스트레이트(140)는 제 1 면(140a)에 형성되는 다수의 제 1 도전 패턴(142) 및 제 2 면(140b)에 형성되는 다수의 제 2 도전 패턴(143)을 포함하여 이루어진다. 제 1 도전 패턴(142)에는 솔더 캡(132)이 융착될 수 있다. 이에 따라, 서브스트레이트(140)와 반도체 다이(110)가 전기적으로 연결된다. 적어도 하나의 제 1 도전 패턴(142)과 적어도 하나의 제 2 도전 패턴(143)은 도전성 비아(144)를 통해서 전기적으로 연결될 수 있다. 또한, 서브스트레이트(140)는 제 1 도전 패턴(142)과 제 2 도전 패턴(143) 각각의 일부를 덮는 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)를 더 포함할 수 있다. 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)는 각각, 제 1 도전 패턴(142)과 제 2 도전 패턴(143)이 외부로 과도하게 노출되어 산화 또는 부식되는 것을 방지하는 역할을 한다. 서브스트레이트(140)는 통상의 경성 인쇄회로기판(Rigid Printed Circuit Board : RPCB) 및 연성 인쇄회로기판(Flexible Printed Circuit Board : FPCB) 또는 그 등가물 중에 선택되는 어느 하나일 수 있으나, 본 발명에서 그 종류를 한정하는 것은 아니다. 한편, 제 2 도전 패턴(143)에는 외부 기기와 다른 배선 부재(예를 들어, 솔더 패드 또는 솔더볼 등)가 전기적으로 연결될 수 있으나, 본 발명에서 이를 따로 도시하지는 않았다. The substrate 140 is electrically connected to the semiconductor die 110 through the conductive filler 130. The substrate 140 is a surface opposite to the first surface 140a and the first surface 140a that is approximately flat about the insulating layer 141, and the second surface 140b and the first surface 140a and the first surface 140a that are substantially flat. The third surface 140c may be substantially perpendicular to the two surfaces 140b. In addition, the substrate 140 includes a plurality of first conductive patterns 142 formed on the first surface 140a and a plurality of second conductive patterns 143 formed on the second surface 140b. The solder cap 132 may be fused to the first conductive pattern 142. Accordingly, the substrate 140 and the semiconductor die 110 are electrically connected. At least one first conductive pattern 142 and at least one second conductive pattern 143 may be electrically connected through the conductive via 144. In addition, the substrate 140 may further include a first solder mask 145 and a second solder mask 146 covering portions of each of the first conductive pattern 142 and the second conductive pattern 143. Each of the first solder mask 145 and the second solder mask 146 serves to prevent the first conductive pattern 142 and the second conductive pattern 143 from being excessively exposed to the outside to be oxidized or corroded. . The substrate 140 may be any one selected from a conventional rigid printed circuit board (RPCB), a flexible printed circuit board (FPCB), or an equivalent thereof, but the type thereof may be used in the present invention. It is not intended to be limiting. Meanwhile, an external device and another wiring member (eg, a solder pad or a solder ball, etc.) may be electrically connected to the second conductive pattern 143, but are not separately illustrated in the present invention.

상기 언더필(150)은 반도체 다이(110) 및 서브스트레이트(140)의 사이 중에 서 도전성 필러(130)의 외주연을 감싸도록 형성될 수 있다. 언더필(150)은 열응력으로 인한 도전성 필러(130)의 손상을 방지하고, 반도체 패키지(100)의 피로 수명을 향상시킨다. 이러한 언더필(150)은 에폭시 수지, 열경화성 수지 및 폴리머 중합체 또는 이에 등가하는 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.The underfill 150 may be formed to surround the outer circumference of the conductive filler 130 between the semiconductor die 110 and the substrate 140. The underfill 150 prevents damage of the conductive filler 130 due to thermal stress and improves the fatigue life of the semiconductor package 100. The underfill 150 may be formed of an epoxy resin, a thermosetting resin and a polymer polymer, or an equivalent thereof, but is not limited thereto.

도 2에 도시된 바와 같이, 도전성 필러(130)는 언더 범프 메탈층(120)과 서브스트레이트(140)의 제 1 도전 패턴(142) 사이에 형성될 수 있다. 도전성 필러(130)의 제 1 면(130a)은 언더 범프 메탈층(120)과 접하며, 도전성 필러(130)의 제 2 면(130b)에는 솔더 캡(132)이 형성된다. 이때, 도전성 필러(130)는 제 2 면(130b)이 제 1 면(130a)에 비하여 상대적으로 좁은 수평폭을 갖도록 형성될 수 있다. 제 1 면(130a)의 수평폭(W1)은 언더 범프 메탈층(120)의 표면(120a)과 대응하도록 형성된다. 제 2 면(130b)의 수평폭(W2)은 도전성 필러(130)를 패터닝하는 과정에서 제 1 면(130a)의 수평폭(W1)에 비하여 좁게 형성된다. 이는 도전성 필러(130)를 형성하는 과정에서 제 2 면(130b)으로부터 제 1 면(130a)으로 수평, 수직 방향 모두에서 식각이 진행되는 등방성 식각에 의해 자연스럽게 제 2 면(130b)의 수평폭(W2)이 좁게 형성되는 것이다. 이때, 제 2 면(130b)은 솔더 캡(132)과 경계를 이루며, 언더컷(Undercut) 현상으로 인하여 제 1 면(130a)에 비하여 더욱 좁은 수평폭(W2)을 갖게 된다. 이러한 도전성 필러(130)는 반도체 다이(110)와 서브스트레이 트(140)를 전기적으로 연결할 뿐만 아니라, 동시에 반도체 다이(110)와 서브스트레이트(140) 사이를 구조적으로 지지하는 역할을 한다. 이러한, 도전성 필러(130)의 제 1 면(130a) 및 제 2 면(130b) 사이는 대략 50㎛ 내지 100㎛의 두께로 형성될 수 있다. 이에 따라, 도전성 필러(130)는 반도체 다이(110)와 서브스트레이트(140) 사이의 갭(Gap)을 일관적으로 유지하는 것이 어려울 수 있다. 그러나, 본 발명에서 도전성 필러(130)의 두께를 여기에 한정하는 것을 아니다. As illustrated in FIG. 2, the conductive filler 130 may be formed between the under bump metal layer 120 and the first conductive pattern 142 of the substrate 140. The first surface 130a of the conductive filler 130 is in contact with the under bump metal layer 120, and a solder cap 132 is formed on the second surface 130b of the conductive filler 130. In this case, the conductive filler 130 may be formed such that the second surface 130b has a relatively narrow horizontal width than the first surface 130a. The horizontal width W 1 of the first surface 130a is formed to correspond to the surface 120a of the under bump metal layer 120. The horizontal width W 2 of the second surface 130b is narrower than the horizontal width W 1 of the first surface 130a in the process of patterning the conductive filler 130. The horizontal width of the second surface 130b is naturally formed by isotropic etching in which the etching proceeds from the second surface 130b to the first surface 130a in both the horizontal and vertical directions in the process of forming the conductive filler 130. W 2 ) is narrowly formed. In this case, the second surface 130b forms a boundary with the solder cap 132 and has a narrower horizontal width W 2 than the first surface 130a due to the undercut phenomenon. The conductive filler 130 not only electrically connects the semiconductor die 110 and the substrate 140, but also structurally supports the semiconductor die 110 and the substrate 140. The first and second surfaces 130a and 130b of the conductive filler 130 may have a thickness of about 50 μm to 100 μm. Accordingly, it may be difficult for the conductive filler 130 to consistently maintain a gap between the semiconductor die 110 and the substrate 140. However, in the present invention, the thickness of the conductive filler 130 is not limited thereto.

한편, 도전성 필러(130)의 제 2 면(130b)에는 솔더 캡(132)이 형성되어, 반도체 다이(110)와 서브스트레이트(140)가 기계적으로 안정적인 결합을 할 수 있도록 돕는다. 솔더 캡(132)은 실질적으로 도전성 필러(130)의 제 2 면(130b)의 수평폭(W2)에 대응하는 직경(D)을 갖는다. 이러한 솔더 캡(132)은 제 1 도전 패턴(142)에 융착될 수 있다. 이때, 제 1 도전 패턴(142)은 솔더 캡(132)이 정상적으로 융착될 수 있도록 적절한 패턴폭(W3)을 갖는다. 솔더 캡(132)의 직경(D)이 좁을수록, 제 1 도전 패턴(142)의 패턴폭(W3)은 작아질 수 있다. 즉, 제 1 도전 패턴(142)은 도전성 필러(130)의 제 2 면(130b)이 갖는 수평폭(W2)에 대응하는 패턴폭(W3)을 갖는다. 솔더 캡(132)은 대략 20㎛ 내지 40㎛의 두께를 갖도록 형성될 수 있다. 이에 따라, 반도체 다이(110)와 서브스트레이트(140)는 안정적인 결합이 가능해짐으로써, 반도체 패키지(100)의 수율이 향상될 수 있다. 솔더 캡(132)의 두께를 두껍게 형성하는 경우, 솔더 캡 융착과 관련된 신뢰성 문제들이 더 야기될 수 있으므로 바람직하지 않다. 그러나, 본 발명에서 솔더 캡(132)의 두께를 이에 한정하는 것은 아니며, 반 도체 패키지(100)의 신뢰성을 저해하지 않는 범위 내에서 다양하게 선택될 수 있음은 물론이다. On the other hand, a solder cap 132 is formed on the second surface 130b of the conductive filler 130 to help the semiconductor die 110 and the substrate 140 to be mechanically stable. The solder cap 132 has a diameter D that substantially corresponds to the horizontal width W 2 of the second surface 130b of the conductive filler 130. The solder cap 132 may be fused to the first conductive pattern 142. In this case, the first conductive pattern 142 has an appropriate pattern width W 3 so that the solder cap 132 may be normally fused. As the diameter D of the solder cap 132 is narrower, the pattern width W 3 of the first conductive pattern 142 may be smaller. That is, the first conductive pattern 142 has a pattern width W 3 corresponding to the horizontal width W 2 of the second surface 130b of the conductive filler 130. The solder cap 132 may be formed to have a thickness of approximately 20 μm to 40 μm. Accordingly, since the semiconductor die 110 and the substrate 140 can be stably coupled, the yield of the semiconductor package 100 can be improved. In the case where the thickness of the solder cap 132 is formed thick, reliability problems related to solder cap fusion may be further caused, which is not preferable. However, in the present invention, the thickness of the solder cap 132 is not limited thereto, and may be variously selected within a range that does not impair the reliability of the semiconductor package 100.

상술한 본 발명의 일 실시예에 따르면, 반도체 패키지(100)는 솔더 캡(132)을 통해서 서브스트레이트(140)와 접하는 도전성 필러(130) 중 제 2 면(130b)의 수평폭을 좁게 형성함으로써 파인 피치의 구현에 유리한 구조를 갖는다. 상술한 바와 같이 도전성 필러(130)의 제 2 면(130b)을 좁게 형성함으로써, 이에 대응하는 솔더 캡(132)의 직경(D)을 줄일 수 있게 된다. 이때, 솔더 캡(132)이 융착되는 서브스트레이트(140)의 제 1 도전 패턴(142)은 솔더 캡(132)을 수용가능하도록 적절한 패턴폭(W3)으로 설계되어야 한다. 따라서, 솔더 캡(132)의 직경(D)이 작아질수록 제 1 도전 패턴(142)의 패턴폭(W3)이 작아지는 것이 가능하게 됨으로써, 파인 피치를 갖는 서브스트레이트(140)의 구현이 가능해진다. 또한, 제 1 도전 패턴(142)의 패턴폭(W3)이 좁아지면, 그만큼 동일 면적 내에 배선 밀도를 더 높일 수 있기 때문에 좀 더 작은 면적으로 고성능의 서브스트레이트(140) 설계가 가능해진다. 이에 따라 더욱 작고 고성능의 반도체 패키지(100)를 이용할 수 있다. According to one embodiment of the present invention, the semiconductor package 100 is formed by narrowing the horizontal width of the second surface 130b of the conductive filler 130 in contact with the substrate 140 through the solder cap 132 It has a structure advantageous for the implementation of the fine pitch. As described above, by narrowly forming the second surface 130b of the conductive filler 130, the diameter D of the solder cap 132 corresponding thereto may be reduced. In this case, the first conductive pattern 142 of the substrate 140 to which the solder cap 132 is fused should be designed to have an appropriate pattern width W 3 to accommodate the solder cap 132. Accordingly, as the diameter D of the solder cap 132 is smaller, the pattern width W 3 of the first conductive pattern 142 may be smaller, thereby implementing the substrate 140 having a fine pitch. It becomes possible. In addition, when the pattern width W 3 of the first conductive pattern 142 is narrowed, the wiring density can be further increased within the same area, thereby enabling the design of the high-performance substrate 140 with a smaller area. Accordingly, a smaller and higher performance semiconductor package 100 can be used.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도가 도시되어 있다. Referring to FIG. 3, there is shown a cross-sectional view of a semiconductor package in accordance with another embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 다이(210), 반도체 다이(210)에 형성되는 언더 범프 메탈 층(220), 언더 범프 메탈층(220)과 전기적으로 연결되는 도전성 필러(230), 도전성 필러(230)와 전기적으로 연결되는 리드 프레임(240) 및 반도체 다이(210)의 외주연 및 리드 프레임(240)의 일부를 감싸는 인캡슐란트(250)를 포함하여 이루어질 수 있다. 도 3의 반도체 패키지(200)는 일부 구성이 도 1의 반도체 패키지(100)와 유사하거나 같으므로, 이하에서는 그 차이점을 위주로 설명하기로 한다. As shown in FIG. 3, the semiconductor package 200 according to another exemplary embodiment of the present invention may include a semiconductor die 210, an under bump metal layer 220 and an under bump metal layer 220 formed on the semiconductor die 210. ) And an encapsulant surrounding the outer circumference of the lead frame 240 and the semiconductor die 210 and a part of the lead frame 240 electrically connected to the conductive filler 230 and the conductive filler 230. 250). Since the semiconductor package 200 of FIG. 3 is partially similar to or the same as the semiconductor package 100 of FIG. 1, the following description will focus on the differences.

상기 반도체 다이(210)는 대략 평평한 제 1 면(210a) 및 제 1 면(210a)의 반대면으로써 대략 평평한 제 2 면(210b)을 포함하여 이루어질 수 있다. 반도체 다이(210)의 제 1 면(210a)에는 다수의 본드 패드(212) 및 본드 패드(212)의 일부를 노출시키도록 제 1 면(210a)을 덮는 패시베이션층(214)을 더 포함할 수 있다. 패시베이션층(214)은 개구부(214a)를 통하여 본드 패드(212)를 노출시킨다. 실질적으로, 반도체 다이(210)는 도 1의 반도체 다이(210)와 동일하다. The semiconductor die 210 may include an approximately flat first surface 210a and an approximately flat second surface 210b as an opposite surface of the first surface 210a. The first surface 210a of the semiconductor die 210 may further include a plurality of bond pads 212 and a passivation layer 214 covering the first surface 210a to expose a portion of the bond pads 212. have. The passivation layer 214 exposes the bond pads 212 through the openings 214a. Substantially, the semiconductor die 210 is identical to the semiconductor die 210 of FIG. 1.

상기 언더 범프 메탈층(220)은 반도체 다이(210)에 전기적으로 연결되도록 형성된다. 언더 범프 메탈층(220)은 패시베이션층(214)으로부터 노출된 본드 패드(212)와 전기적으로 연결되도록 형성될 수 있다. 언더 범프 메탈층(220)은 패시베이션층(214)의 개구부(214a)를 매립하여, 개구부(214a)의 외주연인 패시베이션층(214) 표면(214b)의 일부를 덮도록 형성될 수 있다. 실질적으로, 언더 범프 메탈층(220)은 도 1의 언더 범프 메탈층(220)과 동일하다. The under bump metal layer 220 is formed to be electrically connected to the semiconductor die 210. The under bump metal layer 220 may be formed to be electrically connected to the bond pad 212 exposed from the passivation layer 214. The under bump metal layer 220 may be formed to fill a portion of the passivation layer 214 surface 214b, which is an outer circumference of the opening 214a by filling the opening 214a of the passivation layer 214. Substantially, the under bump metal layer 220 is the same as the under bump metal layer 220 of FIG. 1.

상기 도전성 필러(230)는 반도체 다이(210)와 이하에서 설명되는 리드 프레임(240)을 전기적으로 연결한다. 도전성 필러(230)는 대략 평평한 제 1 면(230a), 제 1 면(230a)의 반대면으로써 대략 평평한 제 2 면(230b) 및 제 1 면(230a)과 제 2 면(230b)을 연결하는 제 3 면(230c)를 포함하여 이루어질 수 있다. 도전성 필러(230)는 제 2 면(230b)에는 솔더 캡(232)이 형성될 수 있다. 솔더 캡(232)은 리드 프레임(240)에 융착되어, 반도체 다이(210)와 리드 프레임(240)을 전기적으로 연결한다. 실질적으로 도전성 필러(230)의 재질 및 형성 방법은 도 1의 도전성 필러(130)와 동일하다. The conductive filler 230 electrically connects the semiconductor die 210 and the lead frame 240 described below. The conductive filler 230 is an approximately flat first surface 230a, an opposite surface of the first surface 230a, and connecting the approximately flat second surface 230b and the first surface 230a and the second surface 230b. It may include a third surface 230c. The conductive filler 230 may have a solder cap 232 formed on the second surface 230b. The solder cap 232 is fused to the lead frame 240 to electrically connect the semiconductor die 210 and the lead frame 240. The material and the formation method of the conductive filler 230 are substantially the same as those of the conductive filler 130 of FIG. 1.

상기 리드 프레임(240)은 반도체 다이(210)를 안착시키는 다이 패들(242) 및 다이 패들(242)의 외주연으로 이격되어 형성되는 다수의 리드(244)를 포함하여 이루어진다. 다이 패들(242)은 대략 평평한 제 1 면(242a)과 제 1 면(242a)의 반대면으로대략 평평한 제 2 면(242b)을 갖는다. 제 2 면(242b) 중 리드(244)와 마주보는 단부에는 부분 에칭부(242c)가 형성될 수 있다. 부분 에칭부(242c)는 다이 패들(242)이 인캡슐란트(250)에 의해서 밀봉된 후, 반도체 패키지(200)를 이탈하지 않도록 한다. 이때, 다이 패들(242)의 제 2 면(242b)은 외부로 노출되도록 형성된다. 다이 패들(242)는 제 1 면(242a)에 형성되는 반도체 패키지(200)의 접지를 위한 접지 패드(243)를 더 포함하여 이루어질 수 있다. 또한, 접지 패드(243)에 솔더 캡(232)이 융착될 수도 있다. 접지 패드(243)는 금(Ag), 납(Pb), 니켈(Ni) 및 은(Au) 또는 이에 등가하는 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 리드(244)는 대략 평평한 제 1 면(244a)과 제 1 면(244a)의 반대면으로써 대략 평평한 제 2 면(244b)을 포함한다. 이러한 리드(244)는 다이 패들(242)을 향하는 단부에 형성되는 부분 에칭부(244c)를 더 포함한다. 부분 에칭부(244c)는 다이 패들(242)의 부분 에칭부(242c)와 같은 방법으로 형성될 수 있다. 다수의 리 드(244)는 다이 패들(242)을 기준으로 대략 방사상으로 형성될 수 있다. 이러한 리드(244)에는 도전성 필러(230)의 솔더 캡(232)이 융착될 수 있다. 리드(244)는 제 1 면(244a) 중 솔더 캡(132)이 융착되는 부분에 형성되는 도전 패드(245)를 포함하여 이루어질 수 있다. 도전 패드(245)는 반도체 패키지(200)의 전기적 특성을 향상시키면서, 리드 프레임(240)이 산화되는 것을 방지한다. 도전 패드(245)는 접지 패드(243)와 대략 동일한 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 한편, 도시하지는 않았으나 다이 패들(242) 및 리드(244) 각각의 제 2 면(242b, 244b)에는 솔더 또는 솔더볼이 전기적으로 더 연결될 수 있다. 이러한, 다이 패들(242) 및 리드(244)는 구리 합금 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지는 않는다.The lead frame 240 includes a die paddle 242 for mounting the semiconductor die 210 and a plurality of leads 244 formed spaced apart from the outer circumference of the die paddle 242. The die paddle 242 has a substantially flat first face 242a and a second flat face 242b that is roughly opposite to the first face 242a. A partial etching portion 242c may be formed at an end portion of the second surface 242b that faces the lead 244. The partial etching portion 242c prevents the paddle 242 from leaving the semiconductor package 200 after the die paddle 242 is sealed by the encapsulant 250. At this time, the second surface 242b of the die paddle 242 is formed to be exposed to the outside. The die paddle 242 may further include a ground pad 243 for grounding the semiconductor package 200 formed on the first surface 242a. In addition, the solder cap 232 may be fused to the ground pad 243. The ground pad 243 may be formed of gold (Ag), lead (Pb), nickel (Ni), and silver (Au) or an equivalent thereof, but is not limited thereto. The lead 244 includes a substantially flat first surface 244a and a second surface 244b that is approximately flat as the opposite surface of the first surface 244a. This lead 244 further includes a partial etch 244c formed at an end facing the die paddle 242. The partial etching portion 244c may be formed in the same manner as the partial etching portion 242c of the die paddle 242. Multiple leads 244 may be formed approximately radially relative to die paddle 242. The solder cap 232 of the conductive filler 230 may be fused to the lead 244. The lead 244 may include a conductive pad 245 formed at a portion of the first surface 244a to which the solder cap 132 is fused. The conductive pad 245 prevents the lead frame 240 from being oxidized while improving electrical characteristics of the semiconductor package 200. The conductive pad 245 may be formed of substantially the same material as the ground pad 243, but is not limited thereto. Although not shown, solder or solder balls may be further electrically connected to the second surfaces 242b and 244b of each of the die paddle 242 and the lead 244. The die paddle 242 and the lead 244 may be made of a copper alloy or equivalent thereto, but are not limited thereto.

상기 인캡슐란트(250)는 반도체 다이(210)의 외주연 및 리드 프레임(240)의 일부를 감싸도록 형성된다. 인캡슐란트(250)는 다이 패들(242) 및 리드(244)의 제 2면(242b, 244b)이 노출되도록 리드 프레임(240)을 감싼다. 인캡슐란트(250)는 반도체 다이(210) 및 리드 프레임(240)을 외부의 충격으로부터 보호하며, 이들이 산화되는 것을 방지함으로써 반도체 패키지(200)의 수명을 향상시킨다. 이러한 인캡슐란트(250)는 몰드를 통하여 밀봉을 수행하는 에폭시 컴파운드 및 디스펜서를 통하여 밀봉을 수행하는 액상 봉지재 또는 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(250)의 재질을 한정하지는 않는다. The encapsulant 250 is formed to surround the outer circumference of the semiconductor die 210 and a part of the lead frame 240. Encapsulant 250 wraps lead frame 240 such that die paddle 242 and second surfaces 242b and 244b of lead 244 are exposed. The encapsulant 250 protects the semiconductor die 210 and the lead frame 240 from external shocks and prevents them from being oxidized to improve the life of the semiconductor package 200. The encapsulant 250 may be any one selected from an epoxy compound for sealing through a mold and a liquid encapsulant for sealing through a dispenser or an equivalent thereof, but the material of the encapsulant 250 in the present invention. It does not limit.

상술한 본 발명의 다른 실시예에 따르면, 반도체 패키지(200)는 솔더 캡(232)을 통해서 리드 프레임(240)과 접하는 도전성 필러(230) 중 제 2 면(230b) 의 수평폭을 좁게 형성함으로써 파인 피치의 구현에 유리한 구조를 갖는다. 도전성 필러(230)의 제 2 면(230b)을 좁게 형성함으로써, 여기에 접하는 솔더 캡(232)을 작게 형성할 수 있기 때문에, 솔더 캡(232)이 융착되는 다이 패들(242) 또는 리드(244)의 공간 활용이 보다 자유롭다. 즉, 리드(244)의 배선 밀도를 보다 조밀하게 할 수 있기 때문에, 다이 패들(242) 및 리드(244)의 크기를 작게 설계하는 것이 가능해진다. 이에 따라 더욱 작고 고성능의 반도체 패키지(200)를 이용할 수 있다. According to another embodiment of the present invention, the semiconductor package 200 by forming a narrow horizontal width of the second surface 230b of the conductive filler 230 in contact with the lead frame 240 through the solder cap 232 It has a structure advantageous for the implementation of the fine pitch. By narrowly forming the second surface 230b of the conductive filler 230, the solder cap 232 in contact with it can be formed small, so that the die paddle 242 or the lead 244 to which the solder cap 232 is fused is formed. ) Is more free to use space. That is, since the wiring density of the lead 244 can be made more compact, the size of the die paddle 242 and the lead 244 can be designed smaller. Accordingly, a smaller and higher performance semiconductor package 200 can be used.

다음으로 본 발명에 의한 반도체 패키지의 제조 방법을 설명하기로 한다. 여기서는 도 1에 도시된 반도체 패키지(100)를 기준으로 그 제조 방법을 설명하기로 한다. 그러나 반도체 패키지의 제조 방법은 다른 실시예에서도 동일하게 적용될 수 있음은 물론이다. Next, a method of manufacturing a semiconductor package according to the present invention will be described. Here, the manufacturing method will be described with reference to the semiconductor package 100 shown in FIG. 1. However, the manufacturing method of the semiconductor package may be applied in the same manner in other embodiments.

도 4를 참조하면, 본 발명에 의한 반도체 패키지의 제조 방법을 나타내는 플로우 차트가 도시되어 있고, 도 5a 내지 도 5e를 참조하면, 도 4의 플로우 차트에 따른 단계별 제조 방법이 도시되어 있다. Referring to FIG. 4, a flowchart illustrating a method of manufacturing a semiconductor package according to the present invention is illustrated, and FIGS. 5A to 5E illustrate a step-by-step manufacturing method according to the flowchart of FIG. 4.

도 4에 도시된 바와 같이, 본 발명에 따른 반도체 패키지의 제조 방법은 반도체 다이 준비 단계(S110), 언더 범프 메탈층 형성 단계(S120), 도전성 필러 형성 단계(S130), 반도체 다이 마운팅 단계(S140) 및 언더필 형성 단계(S150)를 포함하여 이루어질 수 있다. As shown in FIG. 4, the method of manufacturing a semiconductor package according to the present invention includes a semiconductor die preparation step (S110), an under bump metal layer forming step (S120), a conductive filler forming step (S130), and a semiconductor die mounting step (S140). ) And an underfill forming step (S150).

도 5a에 도시된 바와 같이, 상기 반도체 다이 준비 단계(S110)는 대략 평평 한 제 1 면(110a), 제 1 면(110a)의 반대면으로써 대략 평평한 제 2 면(110b) 및 제 1 면(110a)과 제 2 면(110b)을 연결하는 제 3 면(110c)을 포함하는 반도체 다이(110)를 준비하는 단계이다. 반도체 다이(110)의 제 1 면(100a)에는 다수의 본드 패드(112)가 형성된다. 본드 패드(112)는 제 1 면(110a) 중 대략 가장자리 또는 대략 중앙에 형성될 수 있다. 본드 패드(112)는 구리(Cu) 및 알루미늄(Al) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이러한, 본드 패드(112)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 반도체 다이(110)는 또한 제 1 면(110a)에 형성되어 본드 패드(112)의 일부를 노출시키는 패시베이션층(114)을 더 포함할 수 있다. 즉, 패시베이션층(114)에는 본드 패드(112)의 일부를 노출시키기 위한 개구부(114a)가 형성되어 있다. 패시베이션층(114)은 반도체 다이(110)의 대략 제 1 면(110a)을 덮음으로써, 반도체 다이(110)를 보호하는 역할을 한다. 패시베이션층(114)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 패시베이션층(114)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 증착된 후, 개구부(114a)를 식각하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 이와 같은 반도체 다이(110)는 이하에서 설명될 도전성 필러(130)를 매개로 하여 서브스트레이트(140)와 전기적으로 연결될 수 있다. As shown in FIG. 5A, the semiconductor die preparation step S110 may be a substantially flat first surface 110a, an opposite surface of the first surface 110a, and a substantially flat second surface 110b and a first surface ( A step of preparing a semiconductor die 110 including a third surface 110c connecting the 110a and the second surface 110b is performed. A plurality of bond pads 112 are formed on the first surface 100a of the semiconductor die 110. The bond pad 112 may be formed at approximately the edge or approximately the center of the first surface 110a. The bond pad 112 may be made of copper (Cu) and aluminum (Al) or an equivalent thereof, but is not limited thereto. The bond pad 112 may be formed by sputtering, vacuum deposition, or photolithography, but is not limited thereto. The semiconductor die 110 may also further include a passivation layer 114 formed on the first surface 110a to expose a portion of the bond pad 112. That is, the opening 114a for exposing a part of the bond pad 112 is formed in the passivation layer 114. The passivation layer 114 covers the approximately first surface 110a of the semiconductor die 110, thereby protecting the semiconductor die 110. The passivation layer 114 may be made of any one material selected from a common oxide film, a nitride film, a polyimide, or an equivalent thereof, but is not limited thereto. In addition, the passivation layer 114 may be formed by chemical vapor deposition or any method equivalent thereto, and then formed by etching the opening 114a, but the present invention is not limited thereto. The semiconductor die 110 may be electrically connected to the substrate 140 through the conductive filler 130 to be described below.

도 5b에 도시된 바와 같이, 상기 언더 범프 메탈층 형성 단계(S120)는 반도 체 다이(110)에 전기적으로 연결되는 언더 범프 메탈층(120)을 형성하는 단계이다. 언더 범프 메탈층(120)은 패시베이션층(114)으로부터 노출된 본드 패드(112)와 전기적으로 연결되도록 형성될 수 있다. 보다 상세하게 설명하면, 언더 범프 메탈층(120)은 패시베이션층(114)의 개구부(114a)를 매립하여, 개구부(114a)의 외주연인 패시베이션층(114) 표면(114b)의 일부를 덮도록 형성될 수 있다. 언더 범프 메탈층(120)은 이하에서 설명될 도전성 필러(130)와의 결합 및 이에 따른 전기적 특성을 향상시키기 위하여 형성될 수 있다. 언더 범프 메탈층(120)은 도전성 필러(130)와 공융 결합(eutectic joint) 또는 금속간화합물 결합 방식으로 결합될 수 있다. 도전성 필러(130)와 접하는 언더 범프 메탈층(120)의 표면(120a)은 대략 평평하게 이루어질 수 있다. 이에 따라, 언더 범프 메탈층(120)와 도전성 필러(130) 사이의 접합면이 균일해지고, 전기 전도성이 향상될 수 있다. 이러한 언더 범프 메탈층(120)은 구리(Cu)로 이루어지거나, 본드 패드(112)와 접하는 제 1 층은 구리(Cu)로 이루어지고, 도전성 필러(130)와 접하는 제 2 층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 또는 이에 등가하는 재질 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수도 있다. 그러나, 본 발명에서 언더 범프 메탈층(120)의 재질을 한정하는 것은 아니다. 언더 범프 메탈층(120)은 전해 도금 및 무전해 도금 또는 이에 등가하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. As shown in FIG. 5B, the under bump metal layer forming step (S120) is a step of forming the under bump metal layer 120 electrically connected to the semiconductor die 110. The under bump metal layer 120 may be formed to be electrically connected to the bond pad 112 exposed from the passivation layer 114. In more detail, the under bump metal layer 120 is formed to fill the opening 114a of the passivation layer 114 to cover a part of the surface 114b of the passivation layer 114, which is the outer periphery of the opening 114a. Can be. The under bump metal layer 120 may be formed to improve the coupling with the conductive filler 130 and thus the electrical characteristics thereof. The under bump metal layer 120 may be coupled to the conductive filler 130 by eutectic joint or intermetallic compound bonding. The surface 120a of the under bump metal layer 120 in contact with the conductive filler 130 may be formed to be substantially flat. Accordingly, the bonding surface between the under bump metal layer 120 and the conductive filler 130 may be uniform, and electrical conductivity may be improved. The under bump metal layer 120 is made of copper (Cu), or the first layer in contact with the bond pad 112 is made of copper (Cu), and the second layer in contact with the conductive filler 130 is copper (Cu). ), Lead (Pb), silver (Ag) and tin (Sn) or may be made of any one or an alloy thereof. However, the material of the under bump metal layer 120 is not limited in the present invention. The under bump metal layer 120 may be formed by an electrolytic plating and an electroless plating or an equivalent thereto, but is not limited thereto.

도 5c에 도시된 바와 같이, 상기 도전성 필러 형성 단계(S130)는 반도체 다이(110)와 서브스트레이트(140를 전기적으로 연결하는 도전성 필러(130)를 형성하 는 단계이다. 도전성 필러 형성 단계(S130)는 동박 라미네이팅 단계(S131), 솔더 캡 형성 단계(S132) 및 동박 패터닝 단계(S133)를 포함하여 이루어질 수 있다. As shown in Figure 5c, the conductive filler forming step (S130) is a step of forming a conductive filler 130 for electrically connecting the semiconductor die 110 and the substrate 140. Conductive filler forming step (S130) ) May include a copper foil laminating step (S131), a solder cap forming step (S132), and a copper foil patterning step (S133).

상기 동박 라미네이팅 단계(S131)는 반도체 다이(110)의 제 1 면(110a)에 도전성 필러(130)의 원자재에 해당하는 동박(Cf : Copper Foil)을 라미네이팅(Laminating)하는 단계이다. 동박(Cf)은 대략 평평한 제 1 면(Cf1), 제 1 면(Cf1)의 반대면으로써 대략 평평한 제 2 면(Cf2) 및 제 1 면(Cf1) 및 제 2 면(Cf2)을 연결하는 제 3 면(Cf3)을 갖는다. 동박(Cf)은 제 3 면(Cf3)이 반도체 다이(110)의 제 3 면(110c)과 동일한 평면상에 얼라인먼트(Alignment) 되도록 반도체 다이(110)에 적층될 수 있다. 그러나, 본 발명에서 이를 한정하는 것은 아니며, 도전성 필러(130)가 형성될 위치, 즉, 언더 범프 메탈층(120)의 표면(120a)과 얼라인먼트 될 수 있으면 만족할 것이다. 이때, 동박(Cf)의 두께는 형성하고자 하는 도전성 필러(130)의 두께(T1)와 대략 동일한 것으로 선택된다. 동박(Cf)은 열압착 방식을 통하여 반도체 다이(110)의 제 1 면(130a)에 압착된다. 보다 상세하게 설명하면, 열에 의하여 언더 범프 메탈층(120)의 표면 및 동박(Cf)의 제 1 면(Cf1)이 동시에 용융되면서 언더 범프 메탈층(120)과 동박(Cf)이 공융 결합(eutectic joint) 되거나, 열에 의하여 언더 범프 메탈층(120)의 표면 및 동박(Cf)의 제 1 면(Cf1) 사이에 고상 확산이 일어나 언더 범프 메탈층(120)과 동박(Cf)이 금속간화합물 결합될 수 있다. The copper foil laminating step S131 is a step of laminating a copper foil (Cf: Copper Foil) corresponding to the raw material of the conductive filler 130 on the first surface 110a of the semiconductor die 110. Copper (Cf) is generally flat first surface (Cf 1), the generally flat second surface as a surface opposite to the first surface (Cf 1) (Cf 2) and the first surface (Cf 1) and a second side (Cf 2 ) Has a third face Cf 3 . The copper foil Cf may be stacked on the semiconductor die 110 such that the third surface Cf 3 is aligned on the same plane as the third surface 110c of the semiconductor die 110. However, the present invention is not limited thereto, and it will be satisfied if the conductive filler 130 may be aligned with the surface 120a of the under bump metal layer 120. At this time, the thickness of the copper foil Cf is selected to be substantially the same as the thickness T 1 of the conductive filler 130 to be formed. Copper foil Cf is crimped | bonded to the 1st surface 130a of the semiconductor die 110 by the thermocompression bonding method. In more detail, while the surface of the under bump metal layer 120 and the first surface Cf 1 of the copper foil Cf are simultaneously melted by heat, the under bump metal layer 120 and the copper foil Cf are eutectic bonded ( eutectic joint, or a solid phase diffusion occurs between the surface of the under bump metal layer 120 and the first surface Cf 1 of the copper foil Cf due to heat, so that the under bump metal layer 120 and the copper foil Cf are intermetallic. Compounds can be combined.

상기 솔더 캡 형성 단계(S132)는 동박(Cf)의 제 2 면(Cf2)에 솔더 캡(132)을 형성하는 단계이다. 솔더 캡 형성 단계(S132)는, 먼저, 동박(Cf)의 제 2 면(Cf2)에 솔더 캡(132)이 형성될 위치(P1, P2)를 정하는 주형 패턴(Tp : Template Photo Pattern)을 현상한 후, 이를 도금하는 방법을 통하여 형성될 수 있다. 이에 따라, 동박(Cf)의 제 2 면(Cf2)에 솔더 캡(132)이 형성된다. 이때, 솔더 캡(132)은 주석/납(Sn/Pb) 및 무연 주석(Leadless Sn) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The solder cap forming step S132 is a step of forming the solder cap 132 on the second surface Cf 2 of the copper foil Cf. In the solder cap forming step (S132), first, a template pattern (Tp: Template Photo Pattern) defining a position (P 1 , P 2 ) on which the solder cap 132 is to be formed on the second surface Cf 2 of the copper foil Cf. After developing), it can be formed through the method of plating it. As a result, the solder cap 132 is formed on the second surface (Cf 2) of the copper foil (Cf). In this case, the solder cap 132 may be made of tin / lead (Sn / Pb) and lead-free tin (Leadless Sn) or equivalent materials, but is not limited thereto.

상기 동박 패터닝 단계(S133)는 동박(Cf)을 패터닝하여 도전성 필러(130)를 완성하는 단계이다. 이때, 동박(Cf)은 습식 식각(Wet etching) 또는 이에 등가하는 방식 중 선택되는 어느 하나의 방식으로 패터닝될 수 있다. 동박(Cf)은 수평, 수직 방향 모두에서 식각이 진행되는 등방성 식각에 의해 제 2 면(Cf2)이 제 1 면(Cf1)에 비하여 더 많이 식각된다. 또한 이때, 솔더 캡(132)과 경계를 이루는 제 2 면(Cf1)과 제 3 면(Cf3) 사이는 금속 간 언더컷(Undercut) 현상에 의하여 더 많이 식각된다. 이에 따라 제 1 면(130a)의 수평 폭(W1)에 비하여 제 2 면(130b)이 상대적으로 좁은 수평폭(W2)을 갖는 도전성 필러(130)가 형성된다. 도전성 필러(130)의 제 2 면(130b)은 솔더 캡(132)과 경계를 이루며, 언더컷(Undercut) 현상으로 인하여 제 1 면(130a)의 수평폭(W1)에 비하여 더욱 좁은 수평폭(W2)을 갖게 된다. 완성된 도전 성 필러(130)는 언더 범프 메탈층(120)과 서브스트레이트(140) 사이를 전기적으로 연결하는 배선 역할을 담당한다. 도전성 필러(130)의 제 1 면(130a)은 언더 범프 메탈층(120)과 접하며, 도전성 필러(130)의 제 2 면(130b)에는 솔더 캡(132)이 연결된다. 솔더 캡(132)은 이하에서 설명될 서브스트레이트(140)의 제 1 도전 패턴(142)에 융착될 수 있다. 이러한 도전성 필러(130)는 반도체 다이(110)와 서브스트레이트(140)를 전기적으로 연결할 뿐만아니라, 동시에 반도체 다이(110)와 서브스트레이트(140) 사이를 구조적으로 지지하는 역할을 한다.The copper foil patterning step S133 is a step of completing the conductive filler 130 by patterning the copper foil Cf. In this case, the copper foil Cf may be patterned by any one method selected from wet etching or an equivalent thereto. In the copper foil Cf, the second surface Cf 2 is etched more than the first surface Cf 1 by isotropic etching in which etching is performed in both the horizontal and vertical directions. In addition, at this time, between the second surface Cf 1 and the third surface Cf 3 , which borders the solder cap 132, is more etched by an undercut between metals. As a result, the conductive filler 130 having the horizontal width W 2 having a relatively narrower width than the horizontal width W 1 of the first surface 130a is formed. The second surface 130b of the conductive filler 130 borders the solder cap 132 and has a narrower horizontal width than the horizontal width W 1 of the first surface 130a due to the undercut phenomenon. W 2 ). The completed conductive filler 130 serves as a wiring for electrically connecting the under bump metal layer 120 and the substrate 140. The first surface 130a of the conductive filler 130 is in contact with the under bump metal layer 120, and the solder cap 132 is connected to the second surface 130b of the conductive filler 130. The solder cap 132 may be fused to the first conductive pattern 142 of the substrate 140 to be described below. The conductive filler 130 not only electrically connects the semiconductor die 110 and the substrate 140, but also structurally supports the semiconductor die 110 and the substrate 140.

도 5d에 도시된 바와 같이, 상기 반도체 다이 마운팅 단계(S140)는 반도체 다이(110)를 서브스트레이트(140)에 마운팅하는 단계이다. 반도체 다이 마운팅 단계(S140)는 준비된 서브스트레이트(140)에 플럭스를 도포한 후, 서브스트레이트(140)에 반도체 다이(110)를 안착시키고, 이어서 리플로우 단계 및 냉각 단계를 통하여 솔더 캡(132)을 서브스트레이트(140)에 완전히 융착시키는 과정에 의해 형성된다. 먼저, 서브스트레이트(140)는 절연층(141)을 중심으로 대략 평평한 제 1 면(140a)과 제 1 면(140a)의 반대면으로써 대략 평평한 제 2 면(140b) 및 제 1 면(140a) 및 제 2면(140b)과 대략 수직을 이루는 제 3 면(140c)을 포함하여 이루어질 수 있다. 서브스트레이트(140)는 제 1 면(140a)에 형성되는 다수의 제 1 도전 패턴(142) 및 제 2 면(140b)에 형성되는 다수의 제 2 도전 패턴(143)을 포함하여 이루어진다. 제 1 도전 패턴(142)에는 솔더 캡(132)이 융착되며, 적어도 하나의 제 1 도전 패턴(142)과 적어도 하나의 제 2 도전 패턴(143)은 도전성 비아(144)를 통해서 전기적으로 연결될 수 있다. 또한, 서브스트레이트(140)는 제 1 도전 패 턴(142)과 제 2 도전 패턴(143) 각각의 일부를 덮는 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)를 더 포함할 수 있다. 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)는 각각, 제 1 도전 패턴(142)과 제 2 도전 패턴(143)이 외부로 과도하게 노출되어 산화 또는 부식되는 것을 방지하는 역할을 한다. 서브스트레이트(140)는 통상의 경성 인쇄회로기판(Rigid Printed Circuit Board : RPCB) 및 연성 인쇄회로기판(Flexible Printed Circuit Board : FPCB) 또는 그 등가물 중에 선택되는 어느 하나일 수 있으나, 본 발명에서 그 종류를 한정하는 것은 아니다. 한편, 제 2 도전 패턴(143)에는 외부 기기와 다른 배선 부재(예를 들어, 솔더 패드 또는 솔더볼 등)가 전기적으로 연결될 수 있으나, 본 발명에서 이를 따로 도시하지는 않았다. As shown in FIG. 5D, the semiconductor die mounting step S140 is a step of mounting the semiconductor die 110 to the substrate 140. In the semiconductor die mounting step S140, after flux is applied to the prepared substrate 140, the semiconductor die 110 is seated on the substrate 140, and then the solder cap 132 is reflowed and cooled. It is formed by the process of fusion completely to the substrate 140. First, the substrate 140 is a surface opposite to the first surface 140a and the first surface 140a which are approximately flat around the insulating layer 141, and the second surface 140b and the first surface 140a which are approximately flat. And a third surface 140c substantially perpendicular to the second surface 140b. The substrate 140 includes a plurality of first conductive patterns 142 formed on the first surface 140a and a plurality of second conductive patterns 143 formed on the second surface 140b. The solder cap 132 may be fused to the first conductive pattern 142, and the at least one first conductive pattern 142 and the at least one second conductive pattern 143 may be electrically connected through the conductive via 144. have. In addition, the substrate 140 may further include a first solder mask 145 and a second solder mask 146 covering portions of each of the first conductive pattern 142 and the second conductive pattern 143. . Each of the first solder mask 145 and the second solder mask 146 serves to prevent the first conductive pattern 142 and the second conductive pattern 143 from being excessively exposed to the outside to be oxidized or corroded. . The substrate 140 may be any one selected from a conventional rigid printed circuit board (RPCB), a flexible printed circuit board (FPCB), or an equivalent thereof, but the type thereof may be used in the present invention. It is not intended to be limiting. Meanwhile, an external device and another wiring member (eg, a solder pad or a solder ball, etc.) may be electrically connected to the second conductive pattern 143, but are not separately illustrated in the present invention.

다음으로, 서브스트레이트(140)의 제 1 도전 패턴(142)에 플럭스를 도포한 후, 반도체 다이(110)를 서브스트레이트(140)에 안착시킨다. 이때, 솔더 캡(132)과 제 1 도전 패턴(142)이 얼라인먼트되도록 안착시킬 수 있다. 제 1 도전 패턴(142)에 도포된 플럭스는 솔더 캡(132)의 안착성이 향상될 수 있도록 점성이 있는 물질로 형성될 수 있으며, 휘발성 물질로 리플로우 단계에서 대부분 휘발된다. Next, after flux is applied to the first conductive pattern 142 of the substrate 140, the semiconductor die 110 is seated on the substrate 140. In this case, the solder cap 132 and the first conductive pattern 142 may be mounted to be aligned. The flux applied to the first conductive pattern 142 may be formed of a viscous material to improve the seating property of the solder cap 132, and is mostly volatilized in the reflow step with a volatile material.

마지막으로 반도체 다이(110)가 안착된 서브스트레이트(140)에 열을 가하여 솔더 캡(132)이 제 1 도전 패턴(142)에 완전히 융착될 수 있도록 리플로우하는 리플로우 단계 및 냉각 단계를 통하여 솔더 캡(132)이 제 1 도전 패턴(142)에 완전히 결합된다. Finally, the solder is subjected to a reflow step and a cooling step of applying heat to the substrate 140 on which the semiconductor die 110 is seated so that the solder cap 132 may be completely fused to the first conductive pattern 142. Cap 132 is fully coupled to first conductive pattern 142.

도 5e에 도시된 바와 같이, 상기 언더필 형성 단계(S150)는 반도체 다 이(110) 및 서브스트레이트(140)의 사이 중, 도전성 필러(130)의 외주연에 언더필(150)을 도포하는 단계이다. 언더필(150)은 열응력으로 인한 도전성 필러(130)의 손상을 방지하고, 반도체 패키지(100)의 피로 수명을 향상시킨다. 언더필(150)은 에폭시 수지, 열경화성 수지 및 폴리머 중합체 또는 이에 등가하는 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.As shown in FIG. 5E, the underfill forming step S150 is a step of applying the underfill 150 to the outer periphery of the conductive filler 130 among the semiconductor die 110 and the substrate 140. . The underfill 150 prevents damage of the conductive filler 130 due to thermal stress and improves the fatigue life of the semiconductor package 100. The underfill 150 may be formed of an epoxy resin, a thermosetting resin and a polymer polymer, or an equivalent thereof, but is not limited thereto.

상술한 반도체 패키지의 제조 방법에 따르면, 솔더 캡(132)을 통해서 서브스트레이트(140)와 접하는 도전성 필러(130) 중 제 2 면(130b)의 수평폭을 제 1 면(130a) 비하여 상대적으로 좁게 형성하는 것이 가능해짐으로써, 파인 피치의 구현에 유리한 구조를 갖는 반도체 패캐지(100)를 제조할 수 있다. 이때, 도전성 필러(130)가 동박을 식각하여 이루어지기 때문에 도전성 필러(130)의 두께가 두껍더라도 비교적 쉽게 형성할 수 있어서 공정이 단순해지며, 저비용으로 도전성 필러(130)를 구현할 수 있다. 동박은 대략 평평한 표면(Cf1, Cf2)을 갖기 때문에 언더 범프 메탈층(120) 또는 솔더 캡(132)과 접하는 면이 평평하기 때문에 반도체 다이(110)와 서브스트레이트(140) 사이에서 전기가 균일하게 흐를 수 있게 된다. According to the above-described manufacturing method of the semiconductor package, the horizontal width of the second surface 130b of the conductive filler 130 in contact with the substrate 140 through the solder cap 132 is relatively narrower than the first surface 130a. By being able to form, it is possible to manufacture a semiconductor package 100 having a structure that is advantageous for the implementation of fine pitch. In this case, since the conductive filler 130 is made by etching copper foil, even if the thickness of the conductive filler 130 is thick, the conductive filler 130 may be formed relatively easily, thereby simplifying the process and implementing the conductive filler 130 at low cost. Since the copper foil has approximately flat surfaces Cf 1 and Cf 2 , the surface between the under bump metal layer 120 or the solder cap 132 is flat, so that electricity is transferred between the semiconductor die 110 and the substrate 140. It can flow evenly.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다. The present invention is not limited to the above-described specific preferred embodiments, and any person skilled in the art to which the present invention pertains may make various modifications without departing from the gist of the present invention as claimed in the claims. Of course, such changes are within the scope of the claims.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 2는 도 1 의 A 부분을 확대한 도면이다. FIG. 2 is an enlarged view of a portion A of FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.3 is a cross-sectional view of a semiconductor package in accordance with another embodiment of the present invention.

도 4는 본 발명에 의한 반도체 패키지의 제조 방법을 나타내는 플로우 차트이다. 4 is a flowchart illustrating a method of manufacturing a semiconductor package according to the present invention.

도 5a 내지 도 5e는 도 4의 플로우 차트에 따른 단계별 제조 방법을 나타내는 도면이다. 5A through 5E are diagrams illustrating a step-by-step manufacturing method according to the flowchart of FIG. 4.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200 : 반도체 패키지 110, 210 : 반도체 다이 100, 200: semiconductor package 110, 210: semiconductor die

112, 212 : 본드 패드 114, 214 : 패시베이션층112, 212: bond pads 114, 214: passivation layer

120, 220 : 언더 범프 메탈층 130, 230 : 도전성 필러120, 220: under bump metal layer 130, 230: conductive filler

132, 232 : 솔더 캡 140 : 서브스트레이트132, 232: solder cap 140: substrate

240 : 리드 프레임 150 : 언더필240: lead frame 150: underfill

250 : 인캡슐란트250: encapsulant

Claims (30)

평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이;A semiconductor die having a flat first surface and a flat second surface as an opposite surface to the first surface, the plurality of bond pads being formed on the first surface; 상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층;An under bump metal layer electrically connected to the bond pads; 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러; A first flat surface and an opposite surface to the first surface, the second surface being relatively narrower than the first surface, the first surface being in contact with the under bump metal layer, and the second surface having a solder cap formed thereon. Conductive fillers; 상기 솔더 캡과 전기적으로 연결되는 서브스트레이트;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지. And a substrate electrically connected to the solder cap. 제 1 항에 있어서, The method of claim 1, 상기 서브스트레이트는, The substrate, 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, Having a flat first face and a second flat face as the opposite face of the first face, 상기 제 1 면에 형성된 다수의 제 1 도전 패턴을 포함하며, It includes a plurality of first conductive patterns formed on the first surface, 상기 제 1 도전 패턴에는 상기 솔더 캡이 융착되는 것을 특징으로 하는 반도체 패키지.And the solder cap is fused to the first conductive pattern. 제 2 항에 있어서, The method of claim 2, 상기 서브스트레이트는, The substrate, 상기 서브스트레이트의 제 2 면에 형성되고, 도전성 비아를 통해서 상기 제 1 도전 패턴과 전기적으로 연결되는 다수의 제 2 도전 패턴 및,A plurality of second conductive patterns formed on the second surface of the substrate and electrically connected to the first conductive patterns through conductive vias; 상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 일부를 노출하도록 형성되는 제 1 솔더 마스크 및 제 2 솔더 마스크를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.And a first solder mask and a second solder mask formed to expose portions of the first conductive pattern and the second conductive pattern. 제 1 항에 있어서, The method of claim 1, 상기 반도체 다이는, The semiconductor die, 상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.And a passivation layer covering the first surface of the semiconductor die and having an opening for exposing a portion of the bond pad. 제 4 항에 있어서, The method of claim 4, wherein 상기 언더 범프 메탈층은, The under bump metal layer, 상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성되는 것을 특징으로 하는 반도체 패키지.And filling the opening to cover a portion of a surface of the passivation layer which is an outer circumference of the opening. 제 1 항에 있어서, The method of claim 1, 상기 도전성 필러는, The conductive filler, 동박으로 이루어지는 것을 특징으로 하는 반도체 패키지.A semiconductor package comprising copper foil. 제 1 항에 있어서, The method of claim 1, 상기 언더 범프 메탈층은, The under bump metal layer, 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 패키지. A semiconductor package comprising any one or an alloy thereof selected from copper (Cu), lead (Pb), silver (Ag), and tin (Sn). 제 1 항에 있어서, The method of claim 1, 상기 솔더 캡은, The solder cap is 주석/납 또는 무연 주석으로 이루어지는 것을 특징으로 하는 반도체 패키지.A semiconductor package comprising tin / lead or lead-free tin. 제 1 항에 있어서, The method of claim 1, 상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결합(eutectic joint) 또는 금속간화합물 결합으로 이루어지는 것을 특징으로 하는 반도체 패키지. And the under bump metal layer and the conductive filler are made of eutectic joints or intermetallic compound bonds. 제 1 항에 있어서, The method of claim 1, 상기 반도체 다이 및 상기 서브스트레이트 사이 중, 상기 도전성 필러의 외주연에 형성되는 언더필을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지. And an underfill formed on an outer circumference of the conductive filler among the semiconductor die and the substrate. 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상 기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이;A semiconductor die having a flat first surface and a flat second surface as an opposite surface to the first surface, the plurality of bond pads being formed on the first surface; 상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층;An under bump metal layer electrically connected to the bond pads; 평평한 제 1 면 및 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러; A first flat surface and a surface opposite to the first surface, having a second surface relatively narrower than the first surface, wherein the first surface is in contact with the under bump metal layer, and the second surface is electrically conductive with a solder cap; filler; 상기 솔더 캡과 전기적으로 연결되는 리드 프레임; 및A lead frame electrically connected to the solder cap; And 상기 반도체 다이의 외주연 및 상기 리드 프레임을 감싸는 인캡슐란트;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.And an encapsulant surrounding the outer periphery of the semiconductor die and the lead frame. 제 11 항에 있어서,The method of claim 11, 상기 리드 프레임은, The lead frame, 대략 평평한 제 1 면과, 상기 제 1 면의 반대면으로써 단부에 부분 에칭부가 형성된 제 2 면을 갖고, 상기 반도체 다이를 안착시키는 다이 패들 및,A die paddle having a first substantially flat surface and a second surface having a partial etching portion formed at an end thereof as an opposite surface to the first surface, wherein the die paddle seats the semiconductor die; 상기 평평한 제 1 면 및 상기 제 1 면과 반대면으로써 상기 다이 패들을 향하는 단부에 부분 에칭부가 형성된 제 2 면을 갖고, 상기 다이 패들의 외주연에 이격되도록 형성되는 다수의 리드를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지. And a plurality of leads formed to be spaced apart from the outer circumference of the die paddle, the second surface having a partial etching portion formed at an end facing the die paddle as the flat first surface and the surface opposite to the first surface. A semiconductor package characterized by the above-mentioned. 제 12 항에 있어서,The method of claim 12, 상기 다이 패들은, The die paddle, 상기 다이 패들의 제 1 면에 형성되는 접지 패드를 더 포함하며, A ground pad formed on the first side of the die paddle; 상기 접지 패드에는 상기 솔더 캡이 융착되는 것을 특징으로 하는 반도체 패키지. And the solder cap is fused to the ground pad. 제 12 항에 있어서,The method of claim 12, 상기 리드는, The lead is, 상기 리드의 제 1 면에 형성된 도전 패드를 더 포함하여, Further comprising a conductive pad formed on the first surface of the lead, 상기 도전 패드에 상기 솔더 캡이 융착되는 것을 특징으로 하는 반도체 패키지. And the solder cap is fused to the conductive pad. 제 12 항에 있어서, The method of claim 12, 상기 인캡슐란트는, The encapsulant is, 상기 다이 패들 및 상기 리드의 제 2 면을 외부로 노출시키는 것을 특징으로 하는 반도체 패키지. And exposing the die paddle and the second surface of the lead to the outside. 제 11 항에 있어서, The method of claim 11, 상기 반도체 다이는, The semiconductor die, 상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.And a passivation layer covering the first surface of the semiconductor die and having an opening for exposing a portion of the bond pad. 제 16 항에 있어서, The method of claim 16, 상기 언더 범프 메탈층은, The under bump metal layer, 상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성되는 것을 특징으로 하는 반도체 패키지.And filling the opening to cover a portion of a surface of the passivation layer which is an outer circumference of the opening. 제 11 항에 있어서, The method of claim 11, 상기 도전성 필러는, The conductive filler, 동박으로 이루어지는 것을 특징으로 하는 반도체 패키지.A semiconductor package comprising copper foil. 제 11 항에 있어서, The method of claim 11, 상기 언더 범프 메탈층은, The under bump metal layer, 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 패키지. A semiconductor package comprising any one or an alloy thereof selected from copper (Cu), lead (Pb), silver (Ag), and tin (Sn). 제 11 항에 있어서, The method of claim 11, 상기 솔더 캡은, The solder cap is 주석/납 또는 무연 주석으로 이루어지는 것을 특징으로 하는 반도체 패키지. A semiconductor package comprising tin / lead or lead-free tin. 제 11 항에 있어서, The method of claim 11, 상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결합(eutectic joint) 또는 금속간화합물 결합으로 이루어지는 것을 특징으로 하는 반도체 패키지. And the under bump metal layer and the conductive filler are made of eutectic joints or intermetallic compound bonds. 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 형성되는 다수의 본드 패드 및, 개구부가 형성되어 상기 개구부로부터 상기 본드 패드를 노출시키는 패시베이션층을 포함하는 반도체 다이를 준비하는 반도체 다이 준비 단계;A first flat surface and a second surface that is flat as an opposite surface of the first surface, a plurality of bond pads formed on the first surface, and a passivation layer in which openings are formed to expose the bond pads from the openings; A semiconductor die preparation step of preparing a semiconductor die; 상기 본드 패드와 전기적으로 연결되고, 상기 개구부를 매립하여 상기 패시베이션층의 표면 일부를 덮는 언더 범프 메탈층을 형성하는 언더 범프 메탈층 형성 단계;An under bump metal layer forming step of forming an under bump metal layer electrically connected to the bond pad and filling the opening to cover a portion of a surface of the passivation layer; 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러를 형성하는 도전성 필러 형성 단계; 및, A first flat surface and an opposite surface to the first surface, the second surface being relatively narrower than the first surface, the first surface being in contact with the under bump metal layer, and the second surface having a solder cap formed thereon. A conductive filler forming step of forming a conductive filler; And, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 제 1 도전 패턴이 형성된 서브스트레이트에 상기 반도체 다이를 마운팅하는 반도체 다이 마운팅 단계;를 포함하여 이루어지는 것을 특징으로하는 반도체 패키지의 제조 방법. A semiconductor die mounting step of mounting the semiconductor die on a substrate having a first flat surface and a second surface that is opposite to the first surface and having a plurality of first conductive patterns formed on the first surface; The manufacturing method of the semiconductor package characterized by the above-mentioned. 제 22 항에 있어서, The method of claim 22, 상기 언더 범프 메탈층은, The under bump metal layer, 전해 도금 또는 무전해 도금 방식으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. A method for producing a semiconductor package, characterized in that the electroplating or electroless plating method. 제 22 항에 있어서,The method of claim 22, 상기 도전성 필러 형성 단계는, The conductive filler forming step, 평평한 제 1 면 및 상기 제 1 면과 반대면으로 평평한 제 2 면을 갖는 동박을 상기 반도체 다이에 적층한 후 상기 동박을 상기 반도체 다이에 열압착하여, 상기 언더 범프 메탈층 및 상기 동박의 제 1 면이 공융 결합 또는 금속간화합물 결합되는 동박 라미네이팅 단계; After laminating a copper foil having a first flat surface and a second surface flat to the surface opposite to the first surface to the semiconductor die, the copper foil is thermocompression-bonded to the semiconductor die, whereby the under bump metal layer and the first of the copper foil Copper foil laminating step of the surface is eutectic bond or intermetallic compound bonded; 상기 동박의 제 2 면에 솔더 캡을 형성하는 솔더 캡 형성 단계; 및, A solder cap forming step of forming a solder cap on the second surface of the copper foil; And, 상기 동박을 패터닝하여 상기 도전성 필러를 완성하는 동박 패터닝 단계;로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. A copper foil patterning step of completing the conductive filler by patterning the copper foil; manufacturing method of a semiconductor package. 제 24 항에 있어서,The method of claim 24, 상기 솔더 캡 형성 단계는,The solder cap forming step, 상기 동박의 제 2 면에 상기 솔더 캡의 형성 위치가 표시된 주형 패턴을 현상하는 단계 및 상기 주형 패턴을 이용하여 상기 동박의 제 2 면을 도금하는 도금 단계를 통하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. Manufacturing a semiconductor pattern on the second surface of the copper foil by developing a mold pattern on which the formation position of the solder cap is indicated; and plating the second surface of the copper foil using the mold pattern. Way. 제 24 항에 있어서,The method of claim 24, 상기 동박 패터닝 단계는 습식 식각(Wet etching) 방식으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. The copper foil patterning step is a method of manufacturing a semiconductor package, characterized in that the wet etching (wet etching) method. 제 22 항에 있어서, The method of claim 22, 상기 반도체 다이 마운팅 단계는, The semiconductor die mounting step, 상기 제 1 도전 패턴에 플럭스를 도포하는 플럭스 도포 단계; A flux coating step of applying flux to the first conductive pattern; 상기 제 1 도전 패턴에 상기 솔더 캡을 얼라인먼트하여 안착시키는 솔더 캡 안착 단계; 및, A solder cap seating step of aligning and seating the solder cap on the first conductive pattern; And, 상기 솔더 캡을 리플로우하여 상기 제 1 도전 패턴에 융착시키는 리플로우 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. And a reflowing step of reflowing the solder cap and fusion bonding the first conductive pattern. 제 22 항에 있어서, The method of claim 22, 상기 언더 범프 메탈층은, The under bump metal layer, 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. Copper (Cu), lead (Pb), silver (Ag) and tin (Sn) of any one or an alloy thereof selected from the manufacturing method of a semiconductor package. 제 22 항에 있어서, The method of claim 22, 상기 솔더 캡은, The solder cap is 주석/납 또는 무연 주석으로 이루어지는 것을 특징으로 하는 반도체 패키지 의 제조 방법. A method for manufacturing a semiconductor package, comprising tin / lead or lead-free tin. 제 22 항에 있어서, The method of claim 22, 상기 반도체 다이 및 상기 서브스트레이트의 사이 중, 상기 도전성 필러의 외주연에 언더필을 형성하는 언더필 형성 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. And an underfill forming step of forming an underfill on an outer circumference of the conductive filler, between the semiconductor die and the substrate.
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