KR20090004155A - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
비휘발성 메모리 소자 및 그 형성방법 Download PDFInfo
- Publication number
- KR20090004155A KR20090004155A KR1020070068145A KR20070068145A KR20090004155A KR 20090004155 A KR20090004155 A KR 20090004155A KR 1020070068145 A KR1020070068145 A KR 1020070068145A KR 20070068145 A KR20070068145 A KR 20070068145A KR 20090004155 A KR20090004155 A KR 20090004155A
- Authority
- KR
- South Korea
- Prior art keywords
- protrusion
- floating gate
- word line
- forming
- disposed
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000001154 acute effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 238000013459 approach Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000011229 interlayer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자는 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 부유 게이트, 및 상기 부유 게이트의 일측에 배치되는 워드 라인을 포함하되, 상기 워드 라인과 마주보는 상기 부유 게이트의 제 1 측면은 상기 워드 라인을 향하는 돌출부를 가지며, 상기 돌출부의 끝단(tip)은 상기 반도체 기판의 상부면과 수직을 이루는 모서리를 포함한다.
부유 게이트, 돌출부, 워드 라인
Description
도 1 및 2는 종래기술에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다.
도 3 내지 5b는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다.
도 6a 내지 10b는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
*도면의 주요부분에 대한 부호의 설명*
112: 게이트 절연막 114: 게이트간 절연막
130: 부유 게이트 140: 워드 라인
150: 워드 라인
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 소자(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 소자(nonvolatile memory device)로 구분된다. 플래시 메모리 소자는 비휘발성 메모리 소자로서, 프로그램 및 소거가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM:Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다. 플래시 메모리 소자는 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 노어형 플래시 메모리 소자는 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르다.
도 1 및 2를 참조하여, 종래기술에 따른 비휘발성 메모리 소자가 설명된다.반도체 기판(10)에 활성 영역을 정의하는 소자분리막(20)이 제공된다. 상기 활성 영역 상에 게이트 절연막(25)이 배치된다. 상기 게이트 절연막(25) 상에 부유 게이트(30)가 배치된다. 상기 부유 게이트(30) 상에 버즈 빅(bird's beak) 현상에 의한 열산화막(32)이 배치된다. 상기 부유 게이트(30)의 일부를 덮는 워드 라인(40)이 배치된다. 상기 워드 라인(40)과 부유 게이트(30) 사이에 게이트간 절연막(42)이 개재된다. 상기 워드 라인(40) 사이의 활성 영역에 드레인 영역(15)이 배치되며, 부유 게이트(30)에 인접한 활성 영역에 공통 소오스 영역(12)이 배치된다.
종래기술에 있어서, 상기 열산화막(32)을 형성하는 공정에서 상당한 히트 버짓(heat budget)이 요구된다. 또한, 상기 워드 라인(40)과 상기 부유 게이트(30)의 중첩(overlap) 폭(W)에 따라, 소거 효율이 민감하게 변할 수 있다.
본 발명의 목적은 안정적인 소거 동작이 가능한 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 히트 버짓(heat budget)이 감소된 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
상기 비휘발성 메모리 소자는 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 부유 게이트 및 상기 부유 게이트의 일측에 배치되는 워드 라인을 포함하되, 상기 워드 라인과 마주보는 상기 부유 게이트의 제 1 측면은 상기 워드 라인을 향하는 돌출부를 가지며, 상기 돌출부의 끝단(tip)은 상기 반도체 기판의 상부면과 수직을 이루는 모서리를 포함한다.
상기 워드 라인은 상기 부유 게이트를 덮지 않도록 배치될 수 있다. 상기 워드 라인의 높이는 상기 부유 게이트의 높이보다 더 높을 수 있다.
상기 돌출부는 상기 제 1 측면의 일단에 배치되는 제 1 돌출부와 상기 제 1 측면의 타단에 배치되는 제 2 돌출부를 포함할 수 있다.
상기 제 1 돌출부와 상기 제 2 돌출부 각각은 상기 워드 라인에 가까워질수록 폭이 좁아질 수 있다.
상기 제 1 돌출부와 상기 제 2 돌출부를 연결하는 상기 제 1 측면은 곡면일 수 있다.
상기 부유 게이트는 인접하는 다른 부유 게이트와 서로 마주보는 제 2 측면을 가지되, 상기 제 1 돌출부 및 상기 제 2 돌출부 각각은, 상기 곡면으로부터 연장되는 제 1 면과 상기 제 2 측면으로부터 연장되어 상기 제 1 면에 이르는 제 2 면을 포함하며, 상기 모서리는 상기 제 1 면과 상기 제 2 면이 접하는 선분으로 정의될 수 있다.
상기 비휘발성 메모리 소자는 상기 워드 라인과 상기 부유 게이트 사이에 개재된 게이트간 절연막을 더 포함할 수 있다. 상기 게이트간 절연막은 실리콘 산화막을 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 워드 라인의 측벽과 상기 부유 게이트의 측벽에 배치되는 스페이서를 더 포함할 수 있다.
상기 스페이서는 실리콘 질화막을 포함하며, 상기 워드 라인과 상기 제 1 측면 사이에 상기 게이트간 절연막 및 상기 스페이서가 개재될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 반도체 기판 상에 게이트 절연막을 형성하는 것, 상기 게이트 절연막 상에 부유 게이트를 형성하는 것, 그리고 상기 부유 게이트의 일측에 배치되는 워드 라인을 형성하는 것을 포함하되, 상기 워드 라인과 마주보는 상기 부유 게이트의 제 1 측면은 상기 워드 라인을 향하는 돌출부를 가지며, 상기 돌출부의 끝단(tip)은 상기 반도체 기판의 상부면과 수직을 이루는 모서리를 포함한다.
상기 워드 라인은 상기 부유 게이트를 덮지 않도록 형성될 수 있다. 상기 워드 라인의 높이가 상기 부유 게이트의 높이보다 더 높게 형성될 수 있다.
상기 부유 게이트를 형성하는 것은 상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 것, 개구부를 가지는 예비 부유 게이트막을 형성하는 것, 상기 활성 영역 상에, 제 1 방향으로 신장되며, 상기 개구부와 교차하는 포토 레지스트 패턴을 형성하는 것 그리고 상기 포토 레지스트 패턴을 마스크로 상기 예비 부유 게이트막에 식각 공정을 진행하는 것을 포함하되, 상기 제 1 방향의 포토 레지스트 패턴과 상기 개구부의 측면이 교차하여 형성되는 각(angle)은 예각일 수 있다. 상기 개구부는 타원형 또는 원형의 형상을 갖도록 형성될 수 있다.
상기 돌출부는 상기 제 1 측면의 일단에 배치되는 제 1 돌출부와 상기 제 1 측면의 타단에 배치되는 제 2 돌출부를 포함할 수 있다.
상기 제 1 돌출부와 상기 제 2 돌출부 각각은 상기 워드 라인에 가까워질수록 폭이 좁아지게 형성될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 부유 게이트와 상기 워드 라인 사이에 개재된 게이트간 절연막을 형성하는 것을 더 포함할 수 있다. 상기 게이트간 절연막은 실리콘 산화막으로 형성될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 워드 라인의 측벽과 상기 부유 게이트의 측벽에 스페이서를 형성하는 것을 더 포함할 수 있다. 상기 게이트간 절연막은 실리콘 산화막으로 형성될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 워드 라인의 측벽과 상기 부유 게이트의 측벽에 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 스페이서는 실리콘 질화막으로 형성되며, 상기 워드 라인과 상기 제 1 측면 사이에 상기 게이트간 절연막 및 상기 스페이서가 개재될 수 있다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 크기와 상대적 크기는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위하여 사용되었지만, 이러한 용어들에 의하여 다양한 부분, 물질 등이 한정되어서는 안 된다. 또한, 이러한 용어들은 단지 어느 소정 부분을 다른 부분과 구별하기 위하여 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수 있다.
도 3 내지 5b를 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 소자가 설명된다. 도 5a는 도 3의 Ⅱ-Ⅱ´라인을 따라 취해진 단면도이며, 도 5b는 도 3의 Ⅲ-Ⅲ´라인을 따라 취해진 단면도이다. 반도체 기판(100)에 활성 영역을 정의하는 소자분리막(110)이 제공된다. 상기 활성 영역 상에 게이트 절연막(112)이 배치된 다. 상기 게이트 절연막(112)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연막(112) 상에 부유 게이트(130)가 배치된다. 상기 부유 게이트(130)는 폴리 실리콘을 포함할 수 있다. 상기 부유 게이트(130)는 전자를 저장하는 역할을 할 수 있다. 상기 부유 게이트(130)의 일측에 워드 라인(140)이 배치된다. 상기 워드 라인(140)과 마주보는 상기 부유 게이트(130)의 제 1 측면(132)은 돌출부를 가지며, 상기 돌출부의 끝단(tip)은 상기 반도체 기판(100)의 상부면과 수직을 이루는 모서리를 포함한다.
상기 워드 라인(140)은 상기 부유 게이트(130)를 덮지 않도록 배치될 수 있다. 상기 워드 라인(140)의 단면은 L자 형상을 가질 수 있다. 상기 워드 라인(140)의 높이는 상기 부유 게이트(130)의 높이보다 더 높을 수 있다. 상기 워드 라인(140)의 높이가 상기 부유 게이트(130)보다 높기 때문에, 소거 동작시 상기 돌출부로부터 전자가 용이하게 방출될 수 있다. 즉, 돌출부가 가지는 모서리의 모든 영역에서 전계가 집중될 수 있다.
상기 돌출부는 상기 제 1 측면(132)의 일단에 배치되는 제 1 돌출부(T1)와 상기 제 1 측면(132)의 타단에 배치되는 제 2 돌출부(T2)를 포함할 수 있다. 상기 제 1 돌출부(T1)와 상기 제 2 돌출부(T2) 각각은 상기 워드 라인(140)에 가까워질수록 폭이 좁아질 수 있다. 상기 제 1 돌출부(T1)와 상기 제 2 돌출부(T2)를 연결하는 상기 제 1 측면(132)은 곡면일 수 있다. 상기 부유 게이트(130)는 인접한 부유 게이트(130)와 마주보는 제 2 측면(134)을 가지며, 상기 제 1 돌출부(T1)와 상기 제 2 돌출부(T2) 각각은 상기 곡면으로부터 연장되는 제 1 면(133)과 상기 제 2 측면(134)으로부터 연장되어 제 1 면(133)에 이르는 제 2 면(135)을 포함한다. 상기 모서리는 상기 제 1 면(133)과 상기 제 2 면(135)이 접하는 선분으로 정의될 수 있다.
본 발명의 실시예에서, 상기 부유 게이트(130)의 제 1 측면(132)에 두 개의 돌출부가 배치되지만, 다양한 형태의 돌출부가 배치될 수 있다. 예를 들면, 뾰족한 끝단(tip)을 가지는 하나의 돌출부가 제 1 측면(132)의 중앙에 배치될 수 있다. 즉, 예각(acute angle)을 가지는 돌출부가 부유 게이트(130)의 제 1 측면(132)에 배치되면, 본 발명의 기술적 사상은 충분히 달성될 수 있다.
상기 워드 라인(140)과 상기 부유 게이트(130) 사이에 게이트간 절연막(114)이 개재된다. 상기 게이트간 절연막(114)은 실리콘 산화막을 포함할 수 있다. 또는, 상기 게이트간 절연막(114)은 알루미늄 산화막, 하프늄 산화막 또는 산화막-질화막-산화막을 포함할 수 있다. 상기 워드 라인(140)의 측벽과 상기 부유 게이트(130)의 측벽에 스페이서(150)가 배치될 수 있다. 상기 스페이서(150)는 실리콘 질화막을 포함할 수 있다. 상기 워드 라인(140)과 상기 부유 게이트(130)의 제 1 측면(132) 사이에 상기 스페이서(150) 및 상기 게이트간 절연막(114)이 개재될 수 있다.
상기 부유 게이트(130)의 돌출부에 의하여, 소거 동작시 부유 게이트(130)에 저장된 전자가 상기 워드 라인(140)으로 방출될 수 있다. 상기 돌출부는 2개의 끝단(tip)을 가지므로, 소거효율이 향상될 수 있다. 상기 워드 라인(140)이 상기 부유 게이트(130)를 덮지 않도록 배치됨으로써, 셀 유닛의 균일성이 확보될 수 있다.
도 6a 내지 10b는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다. 도 6b 내지 10b는 각각 도 6a 내지 10a의 Ⅳ-Ⅳ´라인, Ⅴ-Ⅴ´라인, Ⅵ-Ⅵ´라인, Ⅶ-Ⅶ´라인, Ⅷ-Ⅷ´라인을 따라 취해진 단면도들이다.
도 6a 및 6b를 참조하면, 반도체 기판(100)에 활성 영역을 정의하는 소자분리막(110)이 형성된다. 상기 소자분리막(110)은 샐로우 트렌치 아이솔레이션(shallow trench isolation) 방법으로 형성될 수 있다. 상기 소자분리막(110)을 형성하는 것은 반도체 기판(100)에 트렌치를 형성하는 것 그리고 상기 트렌치를 채우는 절연막을 형성하는 것을 포함할 수 있다.
도 7a 및 7b를 참조하면, 상기 활성 영역 상에 게이트 절연막(112)이 형성된다. 상기 게이트 절연막(112)은 열 산화 공정 또는 화학 기상 증착 방법으로 형성될 수 있다. 상기 게이트 절연막(112) 상에 제 1 예비 부유 게이트막(130a)이 형성된다. 상기 제 1 예비 부유 게이트막(130a)은 폴리 실리콘으로 형성될 수 있다. 상기 제 1 예비 부유 게이트막(130a) 상에 제 1 개구부(opening,136)를 가지는 제 1 포토 레지스트 패턴(135)이 형성된다. 상기 제 1 개구부(opening,136)는 타원형, 원형 또는 사각형의 형상을 갖도록 형성될 수 있다.
도 8a 및 8b를 참조하면, 상기 제 1 포토 레지스트 패턴(135)을 마스크로 상기 제 1 예비 부유 게이트막(130a)에 식각 공정을 진행하여, 제 2 예비 부유 게이트막(130b)이 형성된다. 상기 제 1 포토 레지스트 패턴(135)이 제거된다. 상기 제 2 예비 부유 게이트막(130b)은 상기 제 1 개구부(136)과 실질적으로 동일한 형상의 제 2 개구부(136a)를 가질 수 있다. 상기 제 2 개구부(136a)와 교차하며, 제 1 방향으로 신장되는 제 2 포토 레지스트 패턴(137)이 형성된다. 상기 제 1 방향의 제 2 포토 레지스트 패턴(137)과 상기 제 2 개구부(136a)의 측면이 교차하여 예각(acute angle,θ1)이 형성된다.
도 9a 및 9b를 참조하며, 상기 제 2 포토 레지스트 패턴(137)을 마스크로 상기 제 2 예비 부유 게이트막(130b)에 식각 공정을 진행하여, 부유 게이트(130)가 형성된다. 상기 제 2 포토 레지스트 패턴(137)을 제거한 후, 상기 부유 게이트(130) 및 반도체 기판(100)을 덮는 게이트간 절연막(114)이 형성된다. 상기 게이트간 절연막(114)은 열 산화 공정 또는 화학 기상 증착 방법으로 형성된 실리콘 산화막을 포함할 수 있다. 또는, 상기 게이트간 절연막(114)은 예를 들면, 산화막-질화막-산화막, 알루미늄 산화막, 하프늄 산화막 또는 지르코늄 산화막 등으로 형성될 수 있다.
상기 부유 게이트(130)의 일측에 워드 라인(140)이 형성된다. 상기 워드 라인(140)은 폴리 실리콘으로 형성될 수 있다. 상기 워드 라인(140)의 높이는 상기 부유 게이트(130)의 높이보다 더 높게 형성될 수 있다. 상기 워드 라인(140)과 마주보는 상기 부유 게이트(130)의 제 1 측면(132)은 돌출부를 가지며, 상기 돌출부의 끝단(tip)은 상기 반도체 기판(100)의 상부면과 수직을 이루는 모서리를 포함한다.
상기 돌출부는 상기 제 1 측면(132)의 일단에 배치되는 제 1 돌출부(T1)와 제 1 측면(132)의 타단에 배치되는 제 2 돌출부(T2)를 포함할 수 있다. 상기 제 1 돌출부(T1)와 제 2 돌출부(T2) 각각은 상기 워드 라인(140)에 가까워질수록 폭이 좁아질 수 있다. 상기 비휘발성 메모리 소자의 소거 동작은 상기 부유 게이트(130)에 저장된 전자가 상기 돌출부를 통하여 워드 라인(140)으로 방출되는 것을 포함할 수 있다.
도 10a 및 10b를 참조하면, 상기 워드 라인(140)의 측벽 및 상기 부유 게이트(130)의 측벽에 스페이서(150)가 형성된다. 상기 스페이서(150)는 실리콘 질화막으로 형성될 수 있다. 상기 스페이서(150)가 형성되면서, 상기 제 1 측면(132)과 상기 워드 라인(140) 사이에 상기 실리콘 질화막이 개재될 수 있다. 이에 의하여, 상기 제 1 측면(132)이 가지는 돌출부의 모서리와 워드 라인(140) 사이에 게이트간 절연막(114)만이 개재되고, 상기 제 1 측면(132)의 중앙부와 상기 워드 라인(140) 사이에 게이트간 절연막(114) 및 실리콘 질화막이 형성될 수 있다.
본 발명의 실시예에 따르면, 부유 게이트의 측면에 돌출부가 형성된다. 돌출부는 반도체 기판과 수직을 이루는 모서리를 가진다. 돌출부는 2개의 끝단(tip)을 가지므로, 소거효율이 향상될 수 있다. 또한, 워드 라인은 부유 게이트를 덮지 않으며 배치된다. 이에 의하여, 워드 라인과 부유 게이트의 중첩 폭에 따른 소거 효율의 불균일성을 해소할 수 있다.
Claims (22)
- 반도체 기판 상의 게이트 절연막;상기 게이트 절연막 상의 부유 게이트; 및상기 부유 게이트의 일측에 배치되는 워드 라인을 포함하되,상기 워드 라인과 마주보는 상기 부유 게이트의 제 1 측면은 상기 워드 라인을 향하는 돌출부를 가지며, 상기 돌출부의 끝단(tip)은 상기 반도체 기판의 상부면과 수직을 이루는 모서리를 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 워드 라인은 상기 부유 게이트를 덮지 않도록 배치되는 비휘발성 메모리 소자.
- 청구항 2에 있어서,상기 워드 라인의 높이는 상기 부유 게이트의 높이보다 더 높은 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 돌출부는 상기 제 1 측면의 일단에 배치되는 제 1 돌출부와 상기 제 1 측면의 타단에 배치되는 제 2 돌출부를 포함하는 비휘발성 메모리 소자.
- 청구항 4에 있어서,상기 제 1 돌출부와 상기 제 2 돌출부 각각은 상기 워드 라인에 가까워질수록 폭이 좁아지는 비휘발성 메모리 소자.
- 청구항 4에 있어서,상기 제 1 돌출부와 상기 제 2 돌출부를 연결하는 상기 제 1 측면은 곡면인 비휘발성 메모리 소자.
- 청구항 6에 있어서,상기 부유 게이트는 인접하는 다른 부유 게이트와 서로 마주보는 제 2 측면을 가지되,상기 제 1 돌출부 및 상기 제 2 돌출부 각각은, 상기 곡면으로부터 연장되는 제 1 면과 상기 제 2 측면으로부터 연장되어 상기 제 1 면에 이르는 제 2 면을 포함하며,상기 모서리는 상기 제 1 면과 상기 제 2 면이 접하는 선분으로 정의되는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 워드 라인과 상기 부유 게이트 사이에 개재된 게이트간 절연막을 더 포 함하는 비휘발성 메모리 소자.
- 청구항 8에 있어서,상기 게이트간 절연막은 실리콘 산화막을 포함하는 비휘발성 메모리 소자.
- 청구항 8에 있어서,상기 워드 라인의 측벽과 상기 부유 게이트의 측벽에 배치되는 스페이서를 더 포함하는 비휘발성 메모리 소자.
- 청구항 10에 있어서,상기 스페이서는 실리콘 질화막을 포함하며,상기 워드 라인과 상기 제 1 측면 사이에 상기 게이트간 절연막 및 상기 스페이서가 개재되는 비휘발성 메모리 소자.
- 반도체 기판 상에 게이트 절연막을 형성하는 것;상기 게이트 절연막 상에 부유 게이트를 형성하는 것; 그리고상기 부유 게이트의 일측에 배치되는 워드 라인을 형성하는 것을 포함하되,상기 워드 라인과 마주보는 상기 부유 게이트의 제 1 측면은 상기 워드 라인을 향하는 돌출부를 가지며, 상기 돌출부의 끝단(tip)은 상기 반도체 기판의 상부면과 수직을 이루는 모서리를 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 12에 있어서,상기 워드 라인은 상기 부유 게이트를 덮지 않도록 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 13에 있어서,상기 워드 라인의 높이가 상기 부유 게이트의 높이보다 더 높게 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 12에 있어서,상기 부유 게이트를 형성하는 것은:상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 것;개구부를 가지는 예비 부유 게이트막을 형성하는 것;상기 활성 영역 상에, 제 1 방향으로 신장되며, 상기 개구부와 교차하는 포토 레지스트 패턴을 형성하는 것; 그리고상기 포토 레지스트 패턴을 마스크로 상기 예비 부유 게이트막에 식각 공정을 진행하는 것을 포함하되,상기 제 1 방향의 포토 레지스트 패턴과 상기 개구부의 측면이 교차하여 형성되는 각(angle)은 예각인 비휘발성 메모리 소자의 형성방법.
- 청구항 15에 있어서,상기 개구부는 타원형 또는 원형의 형상을 갖도록 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 12에 있어서,상기 돌출부는 상기 제 1 측면의 일단에 배치되는 제 1 돌출부와 상기 제 1 측면의 타단에 배치되는 제 2 돌출부를 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 17에 있어서,상기 제 1 돌출부와 상기 제 2 돌출부 각각은 상기 워드 라인에 가까워질수록 폭이 좁아지게 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 12에 있어서,상기 부유 게이트와 상기 워드 라인 사이에 개재된 게이트간 절연막을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 19에 있어서,상기 게이트간 절연막은 실리콘 산화막으로 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 19에 있어서,상기 워드 라인의 측벽과 상기 부유 게이트의 측벽에 스페이서를 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 21에 있어서,상기 스페이서는 실리콘 질화막으로 형성되며,상기 워드 라인과 상기 제 1 측면 사이에 상기 게이트간 절연막 및 상기 스페이서가 개재되는 비휘발성 메모리 소자의 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070068145A KR20090004155A (ko) | 2007-07-06 | 2007-07-06 | 비휘발성 메모리 소자 및 그 형성방법 |
| US12/168,799 US7855410B2 (en) | 2007-07-06 | 2008-07-07 | Semiconductor memory devices having a floating gate with a projecting portion and methods of forming semiconductor memory devices having a floating gate with a projecting portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070068145A KR20090004155A (ko) | 2007-07-06 | 2007-07-06 | 비휘발성 메모리 소자 및 그 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090004155A true KR20090004155A (ko) | 2009-01-12 |
Family
ID=40220760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070068145A KR20090004155A (ko) | 2007-07-06 | 2007-07-06 | 비휘발성 메모리 소자 및 그 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7855410B2 (ko) |
| KR (1) | KR20090004155A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US9691883B2 (en) * | 2014-06-19 | 2017-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Asymmetric formation approach for a floating gate of a split gate flash memory structure |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633555B2 (ja) * | 1987-03-23 | 1997-07-23 | 株式会社東芝 | 半導体装置の製造方法 |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5783473A (en) * | 1997-01-06 | 1998-07-21 | Mosel Vitelic, Inc. | Structure and manufacturing process of a split gate flash memory unit |
| US6117733A (en) * | 1998-05-27 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Poly tip formation and self-align source process for split-gate flash cell |
| US6294808B1 (en) * | 1998-08-26 | 2001-09-25 | Winbond Electronics Corporation | Non-volatile memory cell with field-enhancing floating gate and method for forming the same |
| US6309928B1 (en) * | 1998-12-10 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Split-gate flash cell |
| US6380030B1 (en) * | 1999-04-23 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Implant method for forming Si3N4 spacer |
| JP3922341B2 (ja) * | 2001-01-11 | 2007-05-30 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを有する半導体装置の製造方法 |
| US6756633B2 (en) * | 2001-12-27 | 2004-06-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges |
| US6656796B2 (en) * | 2002-01-14 | 2003-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple etch method for fabricating split gate field effect transistor (FET) device |
| TW550686B (en) * | 2002-08-15 | 2003-09-01 | Nanya Technology Corp | Floating gate and method thereof |
| KR100696374B1 (ko) | 2004-10-08 | 2007-03-19 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| KR20060109738A (ko) | 2005-04-18 | 2006-10-23 | 삼성전자주식회사 | 나노 튜브를 포함하는 비휘발성 메모리 소자 |
-
2007
- 2007-07-06 KR KR1020070068145A patent/KR20090004155A/ko not_active Application Discontinuation
-
2008
- 2008-07-07 US US12/168,799 patent/US7855410B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20090008696A1 (en) | 2009-01-08 |
| US7855410B2 (en) | 2010-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100655447B1 (ko) | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 | |
| US8530958B2 (en) | Semiconductor device having split gate type, non-volatile memory cells and a method of manufacturing the same | |
| US20070047304A1 (en) | Non-volatile semiconductor memory device and method of manufacturing the same | |
| KR100669346B1 (ko) | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 | |
| JP2006310852A (ja) | フラッシュメモリ素子の製造方法 | |
| KR20060097884A (ko) | 스플리트 게이트형 비휘발성 메모리 소자 및 그 형성 방법 | |
| KR100764746B1 (ko) | 비휘발성 메모리 장치 및 그의 제조방법 | |
| US9515174B2 (en) | Method of manufacturing a semiconductor storage device | |
| KR20090004155A (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| KR100546694B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| KR100795907B1 (ko) | 이이피롬 소자 및 그 형성 방법 | |
| KR100772905B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR100773354B1 (ko) | 플래쉬 메모리 소자 및 그 제조방법 | |
| US20130015518A1 (en) | Semiconductor memory device | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| KR100823165B1 (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| US20060163656A1 (en) | Nonvolatile memory device with curved floating gate and method of fabricating the same | |
| US6627962B2 (en) | Semiconductor memory | |
| KR20090016944A (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| KR20080056469A (ko) | 반도체 장치 및 그 형성방법 | |
| KR100645067B1 (ko) | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 | |
| KR100780866B1 (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| JP2010182713A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR20080091960A (ko) | 비휘발성 기억 장치 및 그 형성 방법 | |
| KR20080035916A (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |