KR20090003608A

KR20090003608A - 박막트랜지스터 기판 및 그의 형성방법과 리페어 방법

Info

Publication number: KR20090003608A
Application number: KR1020070066404A
Authority: KR
Inventors: 진현석; 류호진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-07-03
Filing date: 2007-07-03
Publication date: 2009-01-12

Abstract

본 발명은 박막트랜지스터 기판 및 그의 형성방법과 리페어 방법에 관한 것으로 특히, 화소분할 구동을 위한 구조의 박막트랜지스터 기판에 관한 것이다.

본 발명의 실시예에 의한 박막트랜지스터 기판은 베이스 기판 상에 형성된 게이트 라인; 게이트 라인을 사이에 두고 대치되어 형성되는 제1 및 제2 화소전극; 게이트 라인의 일측에 형성되고, 전기적으로 접속되는 제1 및 제2 화소전극; 게이트 라인을 사이에 두고 제2 화소전극과 대응되어 형성되는 제3 화소전극; 제1 내지 제3 화소전극을 사이에 두고 게이트 라인과 교차되는 제1 및 제2 데이터 라인; 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터; 제3 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터; 게이트 라인을 직교하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴; 제1 및 제2 화소전극과 각각 일부분에서 중첩하는 제2 플로팅 금속 패턴을 구비한다.

Description

박막트랜지스터 기판 및 그의 형성방법과 리페어 방법{Thin Film Transitor Substrate And The Method For Fabricating And Repair Of The Same}

본 발명은 액정표시장치의 박막트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 수율을 높일 수 있는 박막트랜지스터 기판 및 그의 제조 방법에 관한 것이다.

액정표시장치(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시한다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용된다.

이를 위해 액정표시장치는 박막트랜지스터 어레이 기판과 컬러필터 기판이 대향하여 균일한 간격을 갖도록 합착되며, 박막트랜지스터 어레이 기판과 컬러필어 기판 사이에 액정층이 형성된다.

박막트랜지스터 어레이 기판과 컬러필터 기판의 대향면에는 배향막이 형성되고, 러빙이 실시되어 액정층이 일정한 방향으로 배열되도록 한다. 이때 액정은 박막트랜지스터 어레이 기판의 단위 화소별로 형성된 화소전극과 컬러필터 기판이 전 면에 형성된 공통전극 사이에 전계가 인가될 경우에 유전 이방성에 의해 회전함으로써 단위화소별로 빛을 투과하거나 차단시켜 문자나 화상을 표시한다.

이러한 트위스트 네마틱 모드(Twist Nematic Mode)의 액정표시장치는 시야각이 좁다는 단점이 있다. 이것은 액정분자의 굴절율 이방성에 기인하는 것으로 TN 모드의 경우 좌우방향의 시야각에 대해서는 광투과도가 대칭적으로 분포하지만 상하방향에 대해서는 광투과도가 비대칭적으로 분포하기 때문에 상하방향의 시야각에서는 이미지가 반전되는 범위가 발생되어 시야각이 좁아지기 때문이다.

이러한 시야각 문제를 해결하기 위한 방법의 하나로 하나의 화소셀을 둘 이상으로 분할하여 구동하는 액정표시장치가 제안된 바 있다.

즉, 도 1에서 보는 바와 같이 하나의 화소셀을 제1 및 제2 화소영역으로 분할하고 각각의 화소영역은 두 개의 데이터 라인(6a,6b)을 이용하여 데이터 전압을 인가받는다. 그리고, 데이터 전압의 스위칭을 위해 각각의 화소영역에는 박막트랜지스터(Tr1,Tr2)가 형성된다.

이러한 박막트랜지스터 기판 상에 형성되는 구성요소에는 제작공정 중 여러가지 원인에 의해 불량이 나타날 수 있다. 점 결함, 선 결함 또는 표시얼룩등의 불량 중에서 화소가 풀 화이트로 표현되는 휘점 불량은 표시 품질에 치명적인 결함으로 기판의 수율저하를 야기하는 주요원인 중 하나이다.

이러한 휘점결함은 액정표시장치가 대면적화 됨에 따라 발생빈도가 높아지는데, 특히 도1 과 같이 하나의 화소셀을 두 개의 서브화소로 분할하는 액정표시장치의 경우 발생빈도가 더 높을 수 밖에 없다.

이에 따라 수율 저하 방지를 통한 생산성을 높이기 위해서 대응 방안이 필요하다.

따라서, 본 발명의 목적은 액정표시장치의 불량 개선을 통한 수율을 높일 수 있는 박막트랜지스터 기판 및 그의 형성방법과 리페어 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 박막트랜지스터 기판은 베이스 기판 상에 형성된 게이트 라인, 게이트 라인을 사이에 두고 대치되어 형성되는 제1 및 제2 화소전극, 제1 및 제2 화소전극을 사이에 두고 게이트 라인과 교차되는 제1 및 제2 데이터 라인, 제1 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터, 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터, 게이트 라인을 직교하며 제1 화소전극 및 제2 화소전극과 각각 일부분이 중첩되는 플로팅 금속 패턴을 구비한다.

이러한 제1 실시예에 의한 박막트랜지스터 기판의 형성방법은 베이스 기판에 게이트 라인, 제1 및 제2 게이트 전극을 형성하는 단계; 게이트 라인, 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계; 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계; 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 게이트 라인이 형성된 위치에서 제1 및 제2 화소영역과 각각 일부분이 중첩되는 플로팅 금속 패턴을 형성하는 단계; 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 상기 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계; 보호막층 상에 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함한다.

그리고 제1 실시예에 의한 박막트랜지스터 기판의 제2 화소영역의 불량을 리페어하는 방법은 제2 박막트랜지스터를 차단하는 단계; 제1 화소전극과 상기 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함한다.

또한 본 발명에 의한 제2 실시예에 의한 박막트랜지스터 기판은 베이스 기판 상에 형성된 게이트 라인; 게이트 라인을 사이에 두고 대치되어 형성되는 제1 및 제2 화소전극; 게이트 라인의 일측에 형성되고, 전기적으로 접속되는 제1 및 제2 화소전극; 게이트 라인을 사이에 두고 제2 화소전극과 대응되어 형성되는 제3 화소전극; 제1 내지 제3 화소전극을 사이에 두고 게이트 라인과 교차되는 제1 및 제2 데이터 라인; 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터; 제3 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터; 게이트 라인을 직교하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴; 제1 및 제2 화소전극과 각각 일부분에서 중첩하는 제2 플로팅 금속 패턴을 구비한다.

이러한 본 발명의 제2 실시예에 의한 박막트랜지스터 기판의 형성방법은 베이스 기판에 게이트 라인, 제2 화소영역에 위치한 제1 게이트 전극과 제3 화소영역에 위치한 제2 게이트 전극을 형성하는 단계; 게이트 라인, 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계; 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계; 제1 내지 제3 화소영역을 사이에 두고 배치되는 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전 극 및 게이트 라인이 형성된 위치에서 제2 및 제3 화소영역과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴을 형성하는 단계; 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 제1 및 제2 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계; 보호막층 상에 제1 플로팅 금속 패턴과 각각 일부분이 중첩되는 제2 및 제3 화소전극, 제2 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함한다.

이러한 제2 실시예에 의한 박막트랜지스터 기판의 제3 화소전극의 불량을 리페어하는 방법은 제2 박막트랜지스터를 차단하는 단계; 제2 화소전극과 제1 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함한다.

그리고, 제2 실시예에 의한 박막트랜지스터 기판의 제1 또는 제2 화소전극의 불량을 리페어하는 방법은 제1 박막트랜지스터를 차단하는 단계; 제1 화소전극과 제2 화소전극의 전기적 접속을 차단하는 단계; 제1 플로팅 금속 패턴과 제2 화소전극을 전기적으로 접속시키는 단계; 제1 플로팅 금속 패턴과 제3 화소전극을 전기적으로 접속시키는 단계; 제2 플로팅 금속 패턴과 제2 화소영역을 전기적으로 접속시키는 단계를 포함한다.

본 발명의 박막트랜지스터 기판 및 그의 리페어 방법에 의하면 화소분할 구동 구조에서 각각의 화소영역에 불량이 발생하였을 경우 이를 효과적으로 리페어 할 수 있다.

특히, 시야각 보상의 기능을 유지하면서 박막트랜지스터 기판을 리페어 할 수 있기 때문에 표시품질의 저하를 일으키지 않으면서 기판의 수율을 높일 수 있다.

도 2 내지 도 10을 참조하여 본 발명의 실시예에 대하여 설명하기로 한다.

도 2는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판의 하나의 화소셀을 나타내는 평면도이고, 도 3은 도 2에 도시된 I-I' 의 절단면을 나타내는 단면도이다.

도 2 및 도 3을 참조하면, 본 발명에 의한 액정표시장치의 박막트랜지스터 기판은 하나의 화소셀이 제1 및 제2 화소영역을 포함한다.

제1 및 제2 화소영역은 화소전압을 인가하기 위한 스위치로써 제1 및 제2박막트랜지스터(Tr1,Tr2)를 포함한다. 즉, 하나의 화소셀에는 하나의 게이트 라인(12)이 대응되고, 게이트 라인(12)에 인가되는 스캔 신호에 응답하여 제1 및 제2 데이터 라인(36a,36b)을 통하여 공급되는 화소전압은 제1 및 제2 화소영역의 화소전극에 충전된다.

이를 좀 더 자세히 살펴보면 다음과 같다.

제1 화소영역은 베이스 기판(10) 위에 게이트 절연막(20)을 사이에 두고 교차하게 형성된 게이트 라인(12) 및 제1 데이터 라인(36a)과, 그 교차부와 접속된 제1 박막트랜지스터(Tr1)와, 그 교차 구조로 마련된 화소영역에 형성된 제1 화소전 극(40a)을 구비한다.

제1 박막트랜지스터(Tr1)는 게이트 라인(12)에 공급되는 스캔 신호에 응답하여 제1 데이터 라인(36a)에 공급되는 화소전압이 제1 화소전극(40a)에 충전되도록 한다. 이를 위하여, 제1 박막트랜지스터(Tr1)는 게이트 라인(12)에서 연장되는 제1 게이트 전극(14a), 제1 데이터 라인(36a)과 접속된 제1 소스 전극(32a), 제1 소스 전극(32a)과 마주하며 제1 화소전극(40a)과 접속된 제1 드레인 전극(34a), 게이트 절연막(20)을 사이에 두고 제1 게이트 전극(14a)과 중첩되어 제1 소스 전극(32a)과 제1 드레인 전극(34a) 사이에 채널을 형성하는 활성층 및 오믹 접촉층을 포함하는 제1 반도체층(24a)을 구비한다.

게이트 라인(12)은 게이트 패드를 통해 게이트 드라이버로부터 스캔 신호를 공급받는다.

제1 데이터 라인(36a)은 데이터 패드를 통해 데이터 드라이버로부터 화소 신호를 공급받는다.

제1 화소전극(40a)은 박막트랜지스터로부터 공급된 화소전압를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 박막트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전한다.

그리고, 제2 화소영역은 게이트 라인(12)을 사이에 두고 제1 화소영역과 대응되는 위치에 형성된다. 또한 제2 화소영역에 화소전압을 공급하는 제2 데이터 라인(36b)은 제1 및 제2 화소영역을 사이에 두고 제1 데이터 라인(36a)과 대응되는 위치에 형성된다.

그리고, 제2 화소영역에 화소전압을 인가하기 위한 스위치로써 제1박막트랜지스터(Tr1)와 동일한 구조를 가지는 제2 박막트랜지스터(Tr2)가 제2 데이터 라인(36b)과 게이트 라인(12)의 교차부에 형성된다.

이러한 제1 및 제2 화소영역은 다른 사이즈로 형성된다. 예컨대, 제1 화소영역 대 제2 화소영역의 비율이 6:4 또는 7:3 으로 형성된다. 이는 하나의 화소영역을 메인화소영역으로 하고 다른 하나의 화소영역을 서브화소영역으로 설정하여, 메인화소영역에 입력되는 데이터 신호를 기준으로 서브화소에는 더 낮은 전압레벨의 신호를 인가하여 시야각을 보상하기 위한 액정표시장치의 기능을 위한 것이다.

플로팅 금속 패턴(38)은 제1 및 제2 화소영역의 경계면상에서 제1 화소전극(40a) 및 제2 화소전극(40b)과 각각 일정부분 중첩되도록 형성된다.

플로팅 금속 패턴(38)은 휘점불량 발생시 리페어 공정을 위한 것으로 소스/드레인 전극(32a, 32b, 34a, 34b)과 동일한 금속층을 이용하여 형성한다.

도 4a 내지 도 4g는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판의 형성방법을 나타내는 도면들이다. 도 4a 내지 도 4g를 참조하여 제1 실시예에 의한 박막트랜지스터 기판의 형성방법을 살펴보면 다음과 같다.

먼저 베이스 기판(10) 게이트 금속층을 형성한다. 게이트 금속층은 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등을 증착방법을 이용하여 형성할 수 있다. 이렇게 형성된 게이트 금속층을 선택적으로 식각하여 도 4a와 같이 게이트 라 인(12), 제1 및 제2 게이트 전극(14a,14b)을 형성한다.

그리고, 게이트 라인(12), 제1 및 제2 게이트 전극(14a,14b)을 덮도록 도 4b와 같이 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 형성할 수 있다.

이어서, 제1 및 제2 게이트 전극(14a,14b)이 형성된 위치의 게이트 절연막(20) 상에 도 4c와 같이 비정질 실리콘을 이용한 활성층과 불순물이 도핑된 비정질 실리콘을 이용한 오믹접촉층을 포함하는 제1 및 제2 반도체층(24a,24b)를 각각 형성한다.

제1 및 제2 반도체층(24a,24b)을 형성한 이후에 제1 및 제2 반도체층(24a,24b) 및 게이트 절연막(20)을 덮도록 데이터 금속층을 형성하고, 데이터 금속층을 선택적으로 식각하여 도 4d에서 보는 것처럼 제1 및 제2 데이터 라인(36a,36b), 제1 및 제2 소스/드레인 전극(32a,34a,32b,34b) 및 플로팅 금속 패턴(38)을 형성한다. 이때 데이터 금속층은 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy)등의 단일금속을 이용하여 형성하거나, 이들 중 두개 이상의 합금을 이용하여 형성할 수 있다.

그리고, 도 4e와 같이 제1 및 제2 데이터 라인(36a,36b), 제1 및 제2 소스/드레인 전극(32a,34a,32b,34b) 및 플로팅 금속 패턴(38)을 덮도록 보호층(50)을 형성한다.

이어서, 도 4f와 같이 보호층(50) 상에 화소전극을 형성하기 위한 투명 도전막층(40)을 형성한다. 투명 도전막층(40)은 ITO, TO, IZO, ITZO 등을 이용하여 증 착방법으로 형성할 수 있다.

이러한 투명 도전막층(40)을 선택적으로 식각하여 도 4g와 같이 제1 및 제2 화소전극(40a,40b)을 형성한다.

도 5는 이러한 본 발명의 제1 실시예의 박막트랜지스터 기판의 리페어 방법을 나타내는 순서도이다.

도 2 내지 도 5를 참조하여 제1 실시예의 박막트랜지스터 기판의 리페어 방법을 살펴보면 다음과 같다.

도 5에 예시된 바와 같이, 제1 화소영역의 휘점불량이 발생하면 먼저 제1 화소영역의 화소전압을 인가하기 위한 스위치 소자인 제1 박막트랜지스터(Tr1)의 제1 소스/드레인 전극(32a,34a)을 절단한다(S1). 이처럼 제1 소스/드레인 전극(32a,34a)을 절단하는 것을 레이저를 이용할 수 있다.

이어서, 플로팅 금속 패턴(38)의 제2 접합부(60b)를 접합한다(S2). 제2 접합부(60b)는 플로팅 금속 패턴(38)과 제2 화소전극(40b)이 중첩되는 영역의 일부분으로써 제2 접합부(60b)를 레이저로 접합하는 과정은 플로팅 금속 패턴(38)과 제2 화소전극(40b)을 전기적으로 접속하는 것을 의미한다.

이러한 리페어 과정을 통해서 제1 화소영역에 제2 화소영역의 화소전압을 플로팅 금속 패턴(38)을 이용하여 플로팅 전압의 형태로 인가할 수 있다.

제2 화소영역에 휘점불량이 발생하였을 경우에는 이와 마찬가지로 제2 소스/드레인 전극(32b,34b)을 절단하고, 제1 접합부(60a)를 접합함으로써 리페어를 할 수 있다.

이처럼, 본 발명의 제1 실시예에 의한 리페어 방법에 의하면 제1 및 제2 화소영역에 불량이 발생하였을 경우 다른 화소영역의 화소전압을 플로팅전압으로 인가받아 제1 화소영역을 구동한다.

이와 같이 제1 및 제2 화소영역에 대한 리페어 방법이 다 가능하지만 제1 화소영역에서 발생한 불량을 리페어 할 경우에는 표시품질에 약간의 지장을 초래한다.

이는 상술한 바와 같이 제1 및 제2 화소영역의 면적이 다르기 때문이다. 즉, 정상적인 경우에는 제1 화소영역이 메인화소영역으로써 제1 화소영역에 이에 해당하는 데이터값의 화소전압이 인가된다. 하지만 제1 화소영역에 불량이 발생하여 전술한 방법으로 리페어 할 경우에는 서브화소영역인 제2 화소영역에 인가되는 화소전압값을 플로팅 전압값으로 인가받기 때문에 제2 화소영역보다 더 낮은 전압값을 인가받는다.

하나의 화소셀은 전체 패널에서 차지하는 비중이 미미하다고 할 수 있어서 작은 화소전압값의 차이에 의한 표시품질이 크게 영향을 받지 않을 수도 있지만, 좀 더 나은 표시품질을 위해서 다음과 같은 실시예를 제안한다.

도 6은 본 발명의 제2 실시예에 의한 박막트랜지스터 기판에서 하나의 화소셀을 나타내는 평면도이다. 그리고, 도 7 및 도 8은 각각 I-I'의 절단면과 II-II'의 절단면을 나타내는 단면도이다.

도 6 내지 도 8을 참조하면, 본 발명의 제2 실시예에 의한 박막트랜지스터 기판에서 하나의 화소셀은 제1 내지 제3 화소영역을 포함한다.

제1 및 제2 화소영역은 각각 제1 및 제2 화소전극(140a,140b)을 포함하고, 정상적인 상태에서는 제4 화소전극(140d)에 의해 서로 접속되어 있다. 이에 따라, 정상적인 상태에서는 제1 및 제2 화소영역은 같은 화소전압에 의해 구동되는 하나의 메인화소영역을 구성한다.

그리고, 제3 화소영역은 게이트 라인(112)을 사이에 두고 제2 화소영역과 대응되는 위치에 형성되고, 정상적인 상태에서는 서브화소영역이 된다.

제2 및 제3 화소영역은 화소전압을 인가하기 위한 스위치로써 제1 및 제2박막트랜지스터(Tr1,Tr2)를 포함한다.

이를 좀 더 자세히 살펴보면 다음과 같다.

제2 및 제3 화소영역은 베이스 기판(110) 위에 게이트 절연막(120)을 사이에 두고 교차하게 형성된 게이트 라인(112) 및 제1 데이터 라인(136a)과, 그 교차부와 접속된 제1 박막트랜지스터(Tr1)와, 그 교차 구조로 마련된 화소영역에 형성된 제1 내지 제3 화소전극(140a 내지 140c)을 구비한다. 제1 및 제2 화소전극(140a,140b)은 제4 화소전극(140d)에 의해 접속되어 정상상태에서는 제1 및 제2 화소영역이 하나의 메인화소영역을 이룬다.

제1 박막트랜지스터(Tr1)는 게이트 라인(112)에 공급되는 스캔 신호에 응답하여 제1 데이터 라인(136a)에 공급되는 화소전압이 제1 화소전극(140a)과 제2 화소전극(140b)에서 제4 화소전극(140d)을 경유하여 제1 화소전극(140a)에 충전되도록 한다. 이를 위하여, 박막트랜지스터는 게이트 라인(112)에서 연장되는 제1 및 제2 게이트 전극(114a, 114b), 제1 데이터 라인(136a)과 접속된 제1 소스 전 극(132a), 제1 소스 전극(132a)과 마주하며 제1 화소전극(140a)과 접속된 제1 드레인 전극(134a), 게이트 절연막(120)을 사이에 두고 제1 게이트 전극(114a)과 중첩되어 제1 소스 전극(132a)과 제1 드레인 전극(134a) 사이에 채널을 형성하는 활성층 및 오믹 접촉층을 포함하는 제1 반도체층(124a)을 구비한다.

그리고, 게이트 라인(112)은 게이트 패드를 통해 게이트 드라이버로부터의 스캔 신호를 공급하고, 제1 데이터 라인(136a)은 데이터 패드를 통해 데이터 드라이버로부터의 화소 신호를 공급받는다.

그리고, 제3 화소영역은 게이트 라인(112)을 사이에 두고 제2 화소영역과 대응되는 위치에 형성된다. 또한 제3 화소영역에 화소전압을 공급하는 제2 데이터 라인(136b)은 제1 및 제2 화소영역을 사이에 두고 제1 데이터 라인(136a)과 대응되는 위치에 형성된다.

그리고, 제3 화소영역에 화소전압을 인가하기 위한 스위치로써 제1박막트랜지스터(Tr1)와 동일한 구조를 가지는 제2 박막트랜지스터가 제2 데이터 라인(136b)과 게이트 라인(112)의 교차부에 형성된다.

제3 화소영역에 화소전압을 충전하는 과정은 전술한 제1 및 제2 화소영역에 화소전압을 충전하는 과정과 동일하다.

제1 내지 제3 화소영역은 크기는 전술한 바와 같이 제1 및 제2 화소영역은 메인화소영역을 이루고, 제3 화소영역은 서브화소영역을 구성할 수 있도록 설정된다. 예컨대, 제1 내지 제3 화소영역은 각각 3:4:3의 비율로 설정된다.

제1 플로팅 금속 패턴(138a)은 제2 및 제3 화소영역의 경계면상에서 제2 화 소전극(140b) 및 제3 화소전극(140c)과 각각 일정부분 중첩되도록 형성된다.

제1 플로팅 금속 패턴(138a)은 휘점불량 발생시 리페어 공정을 위한 것으로 소스/드레인 전극(132,134)과 동일한 금속층을 이용하여 형성한다. 즉, 반도체층(120)이 형성된 베이스 기판(110) 상에 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질을 이용하여 형성한다. 또는, 제2 플로팅 금속 패턴(138b)을 포함하는 소스/드레인 전극층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금, Cu/Mo 합금, Cu/Mo(Ti)등과 같이 이중층 이상이 적층된 구조로 형성할 수도 있다.

제2 플로팅 금속 패턴(138b)은 제1 및 제2 화소영역의 경계면상에서 제1 및 제2 화소전극(140a,140b)과 각각 일정부분 중첩되도록 형성된다. 제2 플로팅 금속 패턴(138b)은 제1 플로팅 금속 패턴(138a)과 동일한 금속층을 이용하여 형성할 수 있다.

이와 같은 본 발명의 제2 실시예에 의한 박막트랜지스터 기판의 형성방법은 제1 실시예에 의한 박막트랜지스터 형성방법과 도 6 내지 도 8을 바탕으로 용이하게 형성할 수 있기에 자세한 설명은 생략하기로 한다.

이러한 본 발명의 제2 실시예에 의한 박막트랜지스터 기판의 휘점 리페어 방법을 살펴보면 다음과 같다. 도 9는 메인화소영역인 제1 및 제2 화소영역의 불량을 리페어하는 방법을 나타내는 순서도이고, 도 10은 서브화소영역인 제3 화소영역 의 불량을 리페어하는 방법을 나타내는 순서도이다.

도 6 내지 도 9을 참조하여 메인화소영역에 불량이 발생하였을 경우를 살펴보면, 박막트랜지스터 기판의 리페어 방법은 먼저 제1 박막트랜지스터의 제1 소스/드레인 전극(132a,134b)을 절단한다(S1). 즉, 제1 소스/드레인 전극(132a,132b)을 레이저를 이용하여 절단한다.

이어서, 제1 플로팅 금속 패턴(138a)의 제1 및 제2 접합부(160a,160b)를 접합한다(S2). 즉, 레이저를 이용하여 제1 및 제2 접합부(160a,160b)를 접합함으로써, 제3 화소전극(140c)에 인가되는 화소전압이 제1 플로팅 금속 패턴(138a)을 경유하여 제2 화소전극(140b)에 인가 되도록 한다.

그리고, 제4 화소전극(140d)을 절단한다(S3). 즉, 제4 화소전극(140d)을 레이저를 이용하여 절단함으로써, 제2 화소전극(140b)에 인가되는 화소전압이 제1 화소전극(140a)으로 직접적으로 인가되는 것을 방지한다.

그리고, 제2 플로팅 금속 패턴(138b)의 제3 접합부(160c)를 접합한다(S4). 이처럼 제3 접합부(160c)를 레이저를 이용하여 제2 플로팅 금속 패턴(138b)과 제2 화소전극(140b)을 전기적으로 접속시킴으로써, 제2 화소전극(140b)에 인가된 전압이 플로팅 전압의 형태로 제1 화소전극(140a)에 인가되도록 한다.

이러한 리페어 과정을 통해서 제2 및 제3 화소전극(140b,140c)은 제2 박막트랜지스터(Tr2)를 경유하여 화소전압을 인가받으면서 메인화소영역이 된다.

그리고, 제1 화소전극(140a)은 제2 화소전극(140b)으로부터 커플링 전압을 인가받아 메인화소영역에 인가되는 전압보다 낮은 전압값의 화소전압을 인가받음으 로써 서브화소영역이 된다.

상술한 바와 같이 제1 내지 제3 화소영역은 각각 3:4:3 의 비율을 가지는 크기로 설정되기 때문에 제2 및 제3 화소영역의 메인화소영역과 제1 화소영역의 서브화소영역은 7:3의 크기로 설정된다. 그리고, 서브화소영역은 메인화소영역의 화소전압값의 커플링 전압값을 인가받기 때문에 메인화소영역과는 다른 화소전압값을 인가받는다.

즉, 리페어 과정 이후에도 분할화소 영역의 크기 및 각각의 화소영역에 인가되는 화소전압값을 달리하여 시야각을 보상하기 위한 액정표시장치의 기능을 유지할 수 있다.

이와 달리 서브화소영역인 제3 화소영역의 불량이 발생하였을 때의 박막트랜지스터 기판의 리페어 방법을 도 6 내지 도 8과, 도 10을 참조하여 살펴보면 다음과 같다.

제3 화소영역의 불량이 발생하였을 경우에는 먼저, 제2 소스/드레인 전극(132b,134b)을 절단한다(S1). 즉, 제2 소스/드레인 전극(132b,134b)을 레이저를 이용하여 절단함으로써 제2 데이터 라인(136b)을 통하여 인가되는 화소전압이 제3 화소전극(140c)에 충전되는 것을 방지한다.

그리고 제1 플로팅 금속 패턴(138a)의 제1 접합부(160a)를 접합한다(S2).

이와 같은 리페어 과정을 통해서 제1 및 제2 화소전극(140a,140b)은 정상상태일 때와 같이 제1 박막트랜지스터(Tr1)를 통하여 제1 데이터 라인(136a)으로부터 화소전압을 인가받는다. 그리고, 제3 화소전극(140c)은 제2 화소전극(140b)으로부 터 커플링 전압을 인가받는다.

이처럼 서브화소영역의 불량에 대한 리페어 과정에서는 정상상태와 같이 분할화소 영역의 크기 및 각각의 화소영역에 인가되는 화소전압값을 달리하여 시야각을 보상하기 위한 액정표시장치의 기능이 유지된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

도 1은 종래의 화소분할 구조의 박막트랜지스터 기판을 개략적으로 나타내는 평면도.

도 2는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판을 나타내는 평면도.

도 3은 도 2의 도시된 I-I'의 절단면을 나타내는 단면도.

도 4a 내지 도 4g는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판의 형성방법을 나타내는 도면.

도 5는 도 2 및 도 3에 도시된 박막트랜지스터 기판의 리페어 방법을 나타내는 순서도.

도 6은 본 발명의 제2 실시예에 의한 박막트랜지스터 기판을 나타내는 평면도.

도 7은 도 6에 도시된 I-I'의 절단면을 나타내는 단면도.

도 8은 도 6에 도시된 II-II'의 절단면을 나타내는 단면도.

도 9 및 도 10은 도 6 내지 도 8에 도시된 박막트랜지스터 기판의 리페어 방법을 나타내는 순서도.

< 도면의 주요 부분에 대한 부호의 설명 >

12,112 : 게이트 라인 14a,14b,114a,114b : 게이트 전극

32a,32b,132a,132b : 소스전극 34a,34b,134a,134b : 드레인 전극

36a,36b,136a,136b : 데이터라인 40a,40b,140a,140b : 화소전극

38,138a,138b : 플로팅 금속 패턴

Claims

베이스 기판 상에 형성된 게이트 라인;

상기 게이트 라인을 사이에 두고 대치되는 제1 및 제2 화소전극;

제1 및 제2 화소전극을 사이에 두고 상기 게이트 라인과 교차되는 제1 및 제2 데이터 라인;

상기 제1 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터;

상기 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터; 및

상기 게이트 라인을 직교하며 상기 제1 화소전극 및 상기 제2 화소전극과 각각 일부분이 중첩되는 플로팅 금속 패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
제 1 항에 있어서,

상기 플로팅 금속 패턴은 상기 제1 및 제2 데이터 라인과 동일한 금속층을 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
하나의 화소셀이 게이트 라인을 사이에 두고 배치되는 제1 및 제2 화소영역으로 구분되는 박막트랜지스터 기판의 형성방법으로써,

베이스 기판에 상기 게이트 라인, 제1 및 제2 게이트 전극을 형성하는 단계;

상기 게이트 라인, 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;

상기 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계;

제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 상기 게이트 라인이 형성된 위치에서 상기 제1 및 제2 화소영역과 각각 일부분이 중첩되는 플로팅 금속 패턴을 형성하는 단계;

상기 제1 및 제2 데이터 라인, 상기 제1 및 제2 소스/드레인 전극 및 상기 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계;

상기 보호막층 상에 상기 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
하나의 화소셀이 게이트 라인을 사이에 두고 배치되는 제1 및 제2 화소영역으로 구분되고, 각각의 화소영역은 제1 및 제2 박막트랜지스터를 경유하여 화소전압을 인가받으며, 상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 플로팅 금속 패턴을 더 구비하는 박막트랜지스터 기판의 리페어 방법으로써,

상기 제2 화소영역의 불량 발생시에,

상기 제2 박막트랜지스터를 차단하는 단계;

상기 제1 화소전극과 상기 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 4 항에 있어서,

상기 제2 박막트랜지스터를 차단하는 단계는 레이저를 이용하여 상기 제2 박막트랜지스터의 소스/드레인 전극을 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 4 항에 있어서,

상기 제1 화소전극과 상기 플로팅 금속 패턴을 전기적으로 접속시키는 단계는 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
베이스 기판 상에 형성된 게이트 라인;

상기 게이트 라인을 사이에 두고 대치되는 제1 및 제2 화소전극;

상기 제 2 화소전극과 이웃한 제 3 화소전극;

상기 제 2 및 제 3 화소전극을 전기적으로 연결시키는 제 4 화소전극;

상기 제1 내지 제3 화소전극을 사이에 두고 상기 게이트 라인과 교차되는 제1 및 제2 데이터 라인;

상기 제1 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박 막트랜지스터;

상기 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터;

상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴; 및

상기 제 2 및 제 3 화소전극과 각각 일부분이 중첩되는 제 2 플로팅 금속 패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
제 7 항에 있어서,

상기 제1 플로팅 금속 패턴은 상기 제1 및 제2 데이터 라인과 동일한 금속층을 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
제 7 항에 있어서,

상기 제2 플로팅 금속 패턴은 제1 및 제2 데이터 라인과 동일한 금속층을 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
제 7 항에 있어서,

상기 제1 내지 제3 화소전극의 면적비는 3:4:3 인 것을 특징으로 하는 박막트랜지스터 기판.
하나의 화소셀이 전기적으로 접속되는 제1 및 제2 화소영역과, 게이트 라인을 사이에 두고 상기 제2 화소영역과 대응되는 제3 화소영역으로 구분되는 박막트랜지스터 기판의 형성방법으로써,

베이스 기판에 상기 게이트 라인, 상기 제2 화소영역에 위치한 제1 게이트 전극과 상기 제3 화소영역에 위치한 제2 게이트 전극을 형성하는 단계;

상기 게이트 라인, 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;

상기 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계;

상기 제1 내지 제3 화소영역을 사이에 두고 배치되는 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 상기 게이트 라인이 형성된 위치에서 상기 제2 및 제3 화소영역과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴을 형성하는 단계;

상기 제1 및 제2 화소영역과 각각 일부분이 중첩되도록 상기 제1 및 제2 화소영역 사이에 제2 플로팅 금속 패턴을 형성하는 단계;

상기 제1 및 제2 데이터 라인, 상기 제1 및 제2 소스/드레인 전극 및 상기 제1 및 제2 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계;

상기 보호막층 상에 상기 제1 플로팅 금속 패턴과 각각 일부분이 중첩되는 제2 및 제3 화소전극, 상기 제2 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
하나의 화소셀이 전기적으로 접속되는 제1 및 제2 화소전극과, 게이트 라인을 사이에 두고 상기 제2 화소전극과 대응되는 제3 화소전극을 각각 포함하는 제1 내지 제3 화소영역으로 구분되고, 상기 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제1 박막트랜지스터와, 상기 제3 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제2 박막트랜지스터, 상기 게이트 라인을 교차하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴, 상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 제2 플로팅 금속 패턴을 구비하는 박막트랜지스터 기판의 상기 제3 화소전극의 불량을 리페어하기 위한 방법으로써,

상기 제2 박막트랜지스터를 차단하는 단계;

상기 제2 화소전극과 상기 제1 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 12 항에 있어서,

상기 제2 박막트랜지스터를 차단하는 단계는 소스/드레인 전극을 레이저를 이용하여 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 12 항에 있어서,

상기 제2 화소전극과 상기 제1 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
하나의 화소셀이 전기적으로 접속되는 제1 및 제2 화소전극과, 게이트 라인을 사이에 두고 상기 제2 화소전극과 대응되는 제3 화소전극을 각각 포함하는 제1 내지 제3 화소영역으로 구분되고, 상기 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제1 박막트랜지스터와, 상기 제3 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제2 박막트랜지스터, 상기 게이트 라인을 교차하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴, 상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 제2 플로팅 금속 패턴을 구비하는 박막트랜지스터 기판의 상기 제1 및 제2 화소전극의 불량을 리페어하기 위한 방법으로써,

상기 제1 박막트랜지스터를 차단하는 단계;

상기 제1 화소전극과 상기 제2 화소전극의 전기적 접속을 차단하는 단계;

상기 제1 플로팅 금속 패턴과 상기 제2 화소전극을 전기적으로 접속시키는 단계;

상기 제1 플로팅 금속 패턴과 상기 제3 화소전극을 전기적으로 접속시키는 단계;

상기 제2 플로팅 금속 패턴과 상기 제2 화소영역을 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 15 항에 있어서,

상기 제1 박막트랜지스터를 차단하는 단계는 소스/드레인 전극을 레이저를 이용하여 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 15 항에 있어서,

상기 제1 화소전극과 상기 제2 화소전극의 전기적 접속을 차단하는 단계는 레이저를 이용하여 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 15 항에 있어서,

상기 제1 플로팅 금속 패턴과 상기 제2 및 제3 화소전극을 각각 전기적으로 접속시키는 단계를 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.
제 15 항에 있어서,

상기 제2 플로팅 금속 패턴과 상기 제2 화소영역을 전기적으로 접속시키는 단계는 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.