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KR20080096644A - 비휘발성 메모리들에 대한 바디 효과 감지 방법 - Google Patents

비휘발성 메모리들에 대한 바디 효과 감지 방법 Download PDF

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KR20080096644A
KR20080096644A KR1020087015402A KR20087015402A KR20080096644A KR 20080096644 A KR20080096644 A KR 20080096644A KR 1020087015402 A KR1020087015402 A KR 1020087015402A KR 20087015402 A KR20087015402 A KR 20087015402A KR 20080096644 A KR20080096644 A KR 20080096644A
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KR
South Korea
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memory cells
voltage
bit line
cell
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니마 모크흘레시
제프레이 더블유. 루트제
Original Assignee
쌘디스크 코포레이션
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Publication date
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Priority claimed from US11/320,917 external-priority patent/US7616481B2/en
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Abstract

본 발명은 메모리 셀들을 감지하기 위한 방법을 제공한다. 선택된 메모리 셀들은 채널들을 통하여 접지로 방전되고 그 다음 종래 소스상에 배치된 전압 레벨 및 제어 게이트상에 배치된 다른 전압 레벨을 가지며, 셀 비트 라인을 충전시키게 한다. 메모리 셀의 비트 라인은 비트 라인 전압이 임의의 추가 셀 도전성을 차단하기에 충분히 크게 될 때까지 충전될 것이다. 비트 라인 전압 상승은 셀의 데이터 상태에 따라 임의의 비율로 임의의 레벨로 상승하고, 셀은 메모리 셀 임계치에 영향을 미치는 바디 효과에 도달되도록 비트 라인이 충분히 높은 레벨에 도달할 때 차단되고, 상기 시점에서 전류는 필수적으로 차단된다. 특정 실시예는 서브 작동들을 감지하는 것을 다른 제어 게이트 전압으로 각각 다수 번 수행하고, 다수 상태들은 소스를 통하여 이전에 방전된 셀들을 충전함으로써 각각 작동시 감지된다.

Description

비휘발성 메모리들에 대한 교류 감지 기술들{ALTERNATE SENSING TECHNIQUES FOR NON-VOLATILE MEMORIES}
본 발명은 일반적으로 비휘발성 메모리들 및 상기 메모리들의 작동, 및 특히 상기 메모리들을 판독하기 위한 기술들에 관한 것이다.
본 발명의 원리들은 다양한 형태의 비휘발성 메모리들에 대한 애플리케이션을 가지며, 현재 존재하고 새로운 기술을 사용하기 위하여 계획된 것은 개발되었다. 그러나, 본 발명의 구현은 플래시 전기 소거 가능 및 프로그램 가능 판독 전용 메모리(EEPROM)에 관련하여 기술되었고, 저장 엘리먼트들은 예시적으로 플로팅 게이트들이다.
플래시 EEPROM 어레이의 각각의 플로팅 게이트 저장 엘리먼트가 이진 모드에서 작동함으로써 단일 비트의 데이터를 저장하는 현재 상업적인 제품들은 일반적이고, 여기서 플로팅 게이트 트랜지스터들의 두 개의 범위의 임계 레벨들은 저장 레벨들로서 정의된다. 플로팅 게이트 트랜지스터의 임계 레벨들은 플로팅 게이트들 상에 저장된 전하 레벨들의 범위에 대응한다. 메모리 어레이들의 크기를 축소하는 것 외에, 각각의 플로팅 게이트 트랜지스터에 하나 이상의 데이터 비트를 저장함으로써 이러한 메모리 어레이들의 데이터 저장 밀도를 추가로 증가시키는 것이 추세 이다. 이것은 각각의 플로팅 게이트 트랜지스터에 대한 저장 상태들로서 두 개 이상의 임계 레벨들을 정의함으로써 달성되고, 4개의 이러한 상태들(플로팅 게이트 저장 엘리먼트 당 2 비트의 데이터)은 지금 상업적 제품들에 포함된다. 저장 엘리먼트 당 8 또는 심지어 16 상태들 같은 보다 많은 저장 상태들은 고려된다. 각각의 플로팅 게이트 메모리 트랜지스터는 실제적으로 작동될 수 있는 임계 전압들의 특정한 총 범위(윈도우)를 가지며, 상기 범위는 서로 명확하게 구별되도록 상태들 사이의 마진들 플러스 각각의 상태들의 수에 대해 하나의 범위로 분할된다.
각각의 메모리 셀에 저장된 상태들의 수가 증가할 때, 플로팅 게이트 저장 엘리먼트들 상 프로그램된 전하 레벨에서 임의의 시프트들의 허용 오차(tolerance)는 감소한다. 각각의 메모리 셀 저장 엘리먼트상에 저장된 상태들의 수가 증가할 때, 각각의 저장 상태에 대해 설계된 전하 범위들이 필수적으로 좁아지게 되고 보다 밀접하게 배치되기 때문에, 프로그래밍은 증가된 정밀도 범위로 수행되어야 하고 허용될 수 있는 저장된 전하 레벨들에서 임의의 사후 프로그램 시프트들의 크기는, 실제 또는 외견상 시프트들의 경우, 감소된다. 하나의 셀에 저장된 전하의 실제 시프트들은 동일한 컬럼(column) 또는 로우(row)의 것, 및 라인 또는 노드를 공유하는 것과 같은 셀과 몇몇 정도의 전기 결합을 가지는 다른 셀들을 판독, 프로그래밍 및 소거할 때 혼란될 수 있다.
저장된 전하의 외견상 시프트들은 저장 엘리먼트들 사이의 필드 결합으로 인해 발생한다. 이런 결합 정도는 메모리 셀 어레이들의 크기들이 감소되고 집적 회로 제조 기술들의 개선으로 인해 필수적으로 증가한다. 상기 문제는 다른 시간들 에 프로그램되었던 인접한 두 개의 세트의 셀들 사이에서 가장 현저하게 발생한다. 셀들의 하나의 세트는 한 세트의 데이터에 대응하는 플로팅 게이트들에 하나의 전하 레벨을 부가하기 위하여 프로그램된다. 셀들의 제 2 세트가 제 2 세트의 데이터로 프로그램된 후, 제 1 세트의 셀들의 플로팅 게이트들로부터 판독된 전하 레벨들은 제 1 세트의 플로팅 게이트들과 결합된 제 2 세트의 플로팅 게이트들상 전하의 효과로 인해 프로그램된 것과 다르게 나타난다. 이것은 미국특허 5,867,429 및 5,930,167에 기술되고, 상기 특허들은 참조로써 전체적으로 여기에 통합된다. 이들 특허들은 플로팅 게이트들의 두 개의 세트들을 물리적으로 서로 절연시키거나, 제 1 세트의 플로팅 게이트들을 판독할 때 제 2 세트의 플로팅 게이트들상 전하의 영향을 고려한다. 게다가, 특허 5,930,167은 데이터를 처음에 프로그램하기 위하여 필요한 시간을 단축시키기 위하여 캐시 메모리 같은 다중 상태 메모리, 단지 두 개의 상태들 또는 감소된 마진을 가진 부분들을 선택적으로 프로그래밍하는 방법들을 기술한다. 이 데이터는 추후 판독되고 두 개 이상의 상태들이거나, 증가된 마진을 가지고 메모리에 재프로그램된다.
이런 효과는 다양한 타입의 플래시 EEPROM 셀 어레이들에 제공된다. 하나의 설계의 NOR 어레이는 인접한 비트(컬럼) 라인들 및 워드(로우) 라인들에 접속된 제어 게이트들 사이에 접속된 메모리 셀들을 가진다. 개별 셀들은 직렬로 형성된 선택 트랜지스터를 가지거나 가지지 않는 하나의 플로팅 게이트 트랜지스터, 또는 단일 선택 트랜지스터에 의해 분리된 두 개의 플로팅 게이트 트랜지스터들을 포함한다. 이러한 어레이들의 예들 및 저장 시스템들에서 용도는 참조로써 여기에 전체 적으로 통합된 샌디스크 코포레이션의 다음 미국특허들 및 계류중인 출원들에 주어져 있다: 특허번호 5,095,344, 5,172,338, 5,602,987, 5,663,901, 5,430,859, 5,657,332, 5,712,180, 5,890,192 및 6,151,248 및 2000년 2월 17일 출원된 일련번호 09/505,555 및 2000년 9월 22일 출원된 09/667,344.
하나의 설계의 NAND 어레이는 어느 한쪽 단부에서 선택 트랜지스터들을 통하여 하나의 비트 라인 및 하나의 기준 전위 라인 사이에 형성된 각각의 스트링(string)을 따라 직렬로 접속된 8, 16 또는 심지어 32 같은 다수의 메모리 셀들을 가진다. 워드 라인들은 셀들의 제어 게이트들과 접속되고 다른 직렬 스트링들 상에 형성된다. 상기 어레이들의 관련 예들 및 작동은 참조물 5,570,315, 5,774,397 및 6,046,935로써 여기에 전체적으로 통합된 미국특허들에 제공된다. 요약하여, 인입 데이터의 다른 논리적 페이지들로부터의 두 개의 비트의 데이터는 첫째 일비트의 데이터에 따라 하나의 상태로 셀을 프로그래밍하고, 그 다음 만약 데이터가 필요하면, 제 2 비트의 인입 데이터에 따라 상태들 중 다른 하나로 상기 셀을 재프로그래밍하는 두 개의 단계들에서 개별 셀들의 4개의 상태들 중 하나로 프로그램된다.
더욱 빠르게 프로그래밍하는 것에 의해 메모리 성능을 개선하는 것 외에, 성능은 감지 처리를 가속함으로써 개선될 수 있다. 감지 시간들을 단축하는 것은 판독 및 검증 작동 동안 성능을 개선시킬 것이고; 및 만약 메모리가 검증을 가속할 수 있다면, 이것은 기입 속도를 개선시킬 것이다. 이것은 특히 다중 상태 메모리들에서 진실이고, 여기서 검증 단계는 임의의 두 개의 연속적인 펄스들 사이에서 요구되고, 다중 상태 메모리들은 각각의 검증 작동시 여러 감지 단계들을 요구한다. 비휘발성 메모리 시스템들의 성능은 만약 이들 단점들이 감소되거나 제거될 수 있다면 개선될 수 있다.
요약하여 일반적으로, 본 발명은 다중 레벨 비휘발성 메모리 시스템들에서 특히 성능을 개선하는데 유용한 메모리 셀들을 감지하는 방법을 제공한다. 이것은 채널들을 접지로 방전함으로써 선택된 메모리 셀들의 초기 상태를 설정하고, 종래 소스(하나의 블록에서 NAND 스트링들의 동일한 단부를 함께 접속하는 공통 전극 같은) 및 제어 게이트 상에 하나의 전압 레벨을 배치하고, 신호 통합 기간(signal integration period) 동안 셀을 통하여 전류의 도전의 결과로서 몇몇 시간 동안 셀 비트 라인을 충전함으로써 달성된다. 그 다음 메모리 셀의 비트 라인은 비트 라인 전압이 임의의 추가 셀 도전을 차단하기에 충분히 크게 될 때까지 충전될 것이다. 비트 라인 전압의 상승은 셀의 데이터 상태에 따라 임의의 속도 및 레벨로 발생하고, 그 다음, 셀은 전류가 필수적으로 차단되는 메모리 셀 임계치에 영향을 받는 바디 효과에 도달하도록 NAND 스트링에 대한 소스의 임무를 수행하는 비트 라인 전압이 충분히 높은 레벨에 도달할 때 차단될 것이다. 보다 특히, 예시적인 실시예는 기입 작동들 및 판독 작동들에 대한 검증 단계들에서 감지하기 위한 이 기술을 사용한다. 동일한 워드 라인을 따라 다수의 셀들은 일정하고 데이터 독립적인 전압을 워드 라인상에 배치하고 이들 셀들의 일정하고 데이터 독립적인 공통 전압 레벨을 소스측에 배치함으로써 동시에 감지된다. 소스측은 전압이 비트 라인측보다 높은 측면에서 드레인의 역할을 수행한다. 이전에 방전된 셀들의 비트 라인들은 개별 데이터 콘텐트를 가리키는 각각의 비트 라인들 상 전압을 유발할 것이다.
본 발명의 서브 측면에서, 본 발명은 모든 셀들의 상태를 검증하기 위한 검증 작동의 단일 패스(single pass of verify operation)가 셀들 타겟 상태에 무관하게 프로그램되게 한다. 대응 비트 라인이 상승할 레벨이 바디 효과로 인해 셀의 상태에 따를 것이다. 이 레벨은 각각의 타겟 값들에 대응하는 기준 값과 비교될 수 있다. 이것은 다중 충전-방전, 각각의 프로그램 펄스 다음 신호 통합 사이클을 요구하는 종래 기술에 비해 성능을 개선시키고, 각각의 타겟 상태에 대한 하나의 사이클은 검증 작동을 요구한다.
본 발명의 다른 서브 측면에서, 판독 성능은 모든 데이터 레벨들이 단일 방전-충전 사이클을 바탕으로 결정될 수 있기 때문에 개선된다. 주어진 셀들 비트 라인상 레벨이 데이터 콘텐트에 의해 결정된 어심토틱 값(asymptotic value)에 도달할 때, 이들 레벨들이 한 세트의 기준 레벨들과 비교될 수 있는 비트 라인상 레벨에 도달되면, 비교 단계는 순차적으로 또는 동시에 수행된다.
본 발명의 추가 서브 측면, 및 한 세트의 실시예들에서, 주변 회로는 기준 전압들을 비트 라인 비교기들에 순차적으로 공급한다. 기준 값들은 다른 값을 공급하는 멀티플렉싱 회로에 동시에 이용될 수 있거나, 비교기에 기준 값들을 공급하는 라인은 멀티플렉스 방식으로 다양한 기준 값들을 자체적으로 수신한다. 비록 이런 최근 기술이 기준 공급 라인상 전압 레벨의 변경을 요구하지만, 이것은 각각의 데이터 레벨로 비트 라인들을 재충전 및 방전하는 것보다 빠르게 영향을 받을 수 있다.
본 발명의 다른 측면은 소스를 통하여 이전에 방전된 셀들을 충전함으로써 다른 제어 게이트 전압을 각각 가지지만, 각각의 작동시에 감지된 다중 상태들을 가진 다중 상태 메모리 셀들의 상태를 다중 감지 서브 작동들을 수행함으로써 감지한다. 두 개의 다양한 감지 기술들의 엘리먼트들을 결합함으로써, 감지 작동은 다중 상태들이 각각의 감지 서브 작동시 판독될 때 가속되고, 다중 워드 라인 전압들의 사용은 모든 데이터 상태들을 해결하기 위하여 충분한 동적 범위를 제공한다.
이들 측면들의 특정 실시예는 NAND 아키텍쳐를 가진 플래시 메모리를 바탕으로 한다. 선택된 워드 라인을 따라 셀들은 비트 라인들을 따라 공통 소스 라인에 접속된다. 비트 라인들이 교번적으로 감지되는 세트들로 분할되는 경우 모든 비트 라인 아키텍쳐 모두 또는 어느 하나는 사용될 수 있다.
본 발명의 부가적인 측면들, 특징들, 장점들 및 애플리케이션들은 예시적인 실시예들의 다음 설명에 포함되고, 상기 설명은 첨부 도면들과 관련하여 취해져야 한다.
도 1은 본 발명의 실행을 위한 다양한 측면들이 기술된 비휘발성 메모리 시스템의 블록도이다.
도 2는 메모리 셀 어레이가 NAND 타입일 때 도 1의 메모리 어레이의 종래 회로 및 구성을 도시한다.
도 3은 반도체 기판상에 형성된 NAND 타입 메모리 어레이의 컬럼을 따른 단 면도를 도시한다.
도 4는 섹션 4-4에서 취해진 도 3의 메모리 어레이의 단면도이다.
도 5는 5-5의 섹션에서 취해진 도 3의 메모리 어레이의 단면도이다.
도 6은 도 2-5의 NAND 메모리 셀 어레이의 예시적인 작동 전압들의 테이블 1을 제공한다.
도 7은 도 2-5의 NAND 메모리 셀 어레이의 다른 특징을 도시한다.
도 8은 4개의 상태들로 작동될 때 도 2-5의 NAND 메모리 셀 어레이의 임계 전압들의 현행의 분포의 예를 도시한다.
도 9A 및 9B는 도 2-5의 메모리 셀 어레이에 사용될 수 있는 예시적인 프로그램 전압 신호를 도시한다.
도 10은 선택된 메모리 엘리먼트를 방전하는 것을 바탕으로 하는 동적 감지 기술을 도시한다.
도 11은 본 발명의 예시적인 실시예에 따른 감지 기술을 도시한다.
도 12는 본 발명에 따른 메모리 어레이 및 주변 회로의 부분을 도시한다.
도 13A-C는 도 12의 주변 회로상 변형을 도시한다.
도 14는 본 발명의 예시적인 실시예에 따른 하이브리드 감지 기술을 도시한다.
비휘발성 메모리 시스템 예
도 1-7을 참조하여, 특정 비휘발성 메모리 시스템은 기술되고, 여기서 명확 한 실시예들을 제공하기 위하여 본 발명의 다양한 측면들은 실행된다. 도 1은 플래시 메모리 시스템의 블록도이다. 매트릭스 내에 배열된 다수의 메모리 셀들(M)을 포함하는 메모리 셀 어레이(1)는 컬럼 제어 회로(2), 로우 제어 회로(3), c-소스 제어 회로(4) 및 c-p-웰 제어 회로(5)에 의해 제어된다. 컬럼 제어 회로(2)는 메모리 셀들(M)에 저장된 데이터를 판독하고, 프로그램 작동 동안 메모리 셀들(M)의 상태를 결정하고, 프로그래밍을 진척하거나 프로그래밍을 억제하기 위하여 비트 라인들(BL)의 전위 레벨들을 제어하기 위하여 메모리 셀 어레이(1)의 비트 라인들(BL)에 접속된다. 로우 제어 회로(3)는 워드 라인들(WL) 중 하나를 선택하고, 판독 전압들을 인가하고, 컬럼 제어 회로(2)에 의해 제어된 비트 라인 전위 레벨들과 결합된 프로그램 전압들을 인가하고, 메모리 셀들(M)이 형성된 p 타입 영역(도 3에서 "c-p-웰"(11))의 전압과 결합된 소거 전압을 인가하기 위하여 워드 라인들(WL)에 접속된다. c 소스 제어 회로(4)는 메모리 셀들(M)에 접속된 공통 소스 라인(도 2에서 "c-소스")을 제어한다. c-p-웰 제어 회로(5)는 c-p-웰 전압을 제어한다.
메모리 셀들(M)에 저장된 데이터는 컬럼 제어 회로(2)에 의해 판독되고 I/O 라인 및 데이터 입력/출력 버퍼(6)를 통하여 외부 I/O 라인들에 출력된다. 메모리 셀들에 저장될 프로그램 데이터는 외부 I/O 라인들을 통하여 데이터 입력/출력 버퍼(6)에 입력되고, 컬럼 제어 회로(2)에 전달된다. 외부 I/O 라인들은 제어기(20)에 접속된다.
플래시 메모리 장치를 제어하기 위한 명령 데이터는 제어기(20)와 접속된 외 부 제어 라인들에 접속된 명령 인터페이스에 입력된다. 명령 데이터는 어떤 작동이 요구되는가를 플래시 메모리에게 통보한다. 입력 명령은 컬럼 제어 회로(2), 로우 제어 회로(3), c-소스 제어 회로(4), c-p-웰 제어 회로(5) 및 데이터 입력/출력 버퍼(6)를 제어하는 상태 머신(8)에 전달된다. 상태 머신(8)은 READY/BUSY 또는 PASS/FAIL 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.
제어기(20)는 퍼스널 컴퓨터, 디지털 카메라, 또는 퍼스널 디지털 어시스턴트 같은 호스트 시스템과 접속되거나 접속할 수 있다. 메모리 어레이(1)에 또는 메모리 어레이로부터 데이터를 저장하거나 판독하는 것과 같은 명령들을 시작하고, 이러한 데이터를 제공하거나 수신하는 것이 호스트이다. 제어기는 이러한 명령들을 명령 회로들(7)에 의해 해석되고 실행될 수 있는 명령 신호들로 변환한다. 제어기는 또한 통상적으로 메모리 어레이로 기입된 또는 메모리 어레이로부터 판독된 사용자 데이터에 대한 버퍼 메모리를 포함한다. 통상적인 메모리 시스템은 제어기(20)를 포함하는 하나의 집적 회로 칩(21), 및 메모리 어레이 및 연관된 제어, 입력/출력 및 상태 머신 회로들을 각각 포함하는 하나 이상의 집적 회로 칩들(22)을 포함한다. 물론, 하나 이상의 집적 회로 칩들 상에 함께 메모리 어레이 및 시스템의 제어기 회로들을 집적하는 것이 추세이다. 메모리 시스템은 호스트 시스템의 일부로서 내장되거나, 호스트 시스템들의 짝 소켓(mating socket)에 제거 가능하게 삽입할 수 있는 메모리 카드에 포함될 수 있다. 이러한 카드는 전체 메모리 시스템을 포함할 수 있거나, 또는 연관된 주변 회로들을 가진 제어기 및 메모리 어레이는 개별 카드들로 제공될 수 있다.
도 2를 참조하여, 메모리 셀 어레이(1)의 예시적인 구조는 기술된다. NAND 타입의 플래시 EEPROM은 예로서 기술된다. 메모리 셀들(M)은 특정 실시예에서 1,024 블록들로 분할된다. 각각의 블록에 저장된 데이터는 동시에 소거된다. 따라서 블록은 동시에 소거할 수 있는 다수의 셀들의 최소 유니트이다. 각각의 블록에서, 이런 실시예에서, 짝수의 컬럼들 및 홀수의 컬럼들로 분할되는 8,512 컬럼들이 있다. 비트 라인들은 짝수의 비트 라인들(BLe) 및 홀수의 비트 라인들(BLo)로 분할된다. 각각의 게이트 전극에서 워드 라인들(WL0 및 WL3)에 접속된 4개의 메모리 셀들은 NAND 셀 유니트 또는 NAND 스트링을 형성하기 위하여 직렬로 접속된다. NAND 셀 유니트의 하나의 단자는 게이트 전극이 제 1 선택 게이트 라인(SGD)에 결합된 제 1 선택 트랜지스터를 통하여 대응 비트 라인(BL)에 접속되고, 다른 단자는 게이트 전극이 제 2 선택 게이트 라인(SGS)에 결합되는 제 2 선택 트랜지스터를 통하여 c-소스에 접속된다. 비록 4개의 플로팅 게이트 트랜지스터들이 간략화를 위하여 각각의 셀 유니트에 포함된 것으로 도시되지만, 8,16,32 또는 심지어 64 같은 보다 많은 수의 트랜지스터들은 사용된다.
사용자 데이터 판독 및 프로그래밍 작동 동안, 4,256 셀들(M)은 이런 실시예에서 동시에 선택된다. 선택된 셀들(M)은 동일한 워드 라인(WL), 예를 들어 WL2, 및 동일한 종류의 비트 라인(BL), 예를 들어 짝수의 비트 라인들(BLe0, BLe2 내지 BLe4254)을 가진다. 그러므로, 532 바이트의 데이터는 동시에 판독 또는 프로그램될 수 있고 이런 데이터 유니트는 페이지라 불린다. 이런 실시예에서 각각의 NAND 스트링이 4 셀들을 포함하고 감지 증폭기당 2개의 비트 라인들이 있기 때문에, 하 나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각각의 메모리 셀(M)이 두개의 데이터 비트들을 저장할 때, 즉 다중 레벨 셀을 저장할 때, 하나의 블록은 16 페이지들을 저장한다. 이 실시예에서, 메모리 셀들 각각의 저장 엘리먼트, 이 경우 메모리 셀들 각각의 플로팅 게이트는 두 개의 비트의 사용자 데이터를 저장한다.
도 3은 비트 라인(BL)의 방향으로 도 2에 개략적으로 도시된 타입의 NAND 셀 유니트의 단면도를 도시한다. p 타입 반도체 기판(9)의 표면에서, p 타입 영역 c-p-웰(11)은 형성되고, c-p-웰은 p 타입 기판으로부터 c-p-웰을 전기적으로 절연하기 위하여 n 타입 영역(10)에 의해 둘러싸인다. n 타입 영역(10)은 제 1 접촉 홀(CB)을 충전하는 전도체 및 n 타입 확산층(12)을 통하여 제 1 금속(M0)으로 이루어진 c-p-웰 라인에 접속된다. p 타입 영역 c-p-웰(11)은 제 1 접촉부(CB) 및 p 타입 확산 층(13)을 통하여 c-p-웰 라인에 접속된다. c-p-웰 라인은 c-p-웰 제어 회로(5)에 접속된다(도 1).
각각의 메모리 셀은 셀에 저장된 데이터에 대응하는 전하량을 저장하는 플로팅 게이트(FG), 게이트 전극을 형성하는 워드 라인(WL), 및 n 타입 확산층(12)으로 이루어진 드레인 및 소스 전극들을 가진다. 플로팅 게이트(FG)는 터널 산화물 필름(14)을 통하여 c-p-웰의 표면상에 형성된다. 워드 라인(WL)은 절연체 필름(15)을 통하여 플로팅 게이트(FG) 상에 적층된다. 소스 전극은 제 2 선택 트랜지스터(S) 및 제 1 접촉 홀(CB)을 통하여 제 1 금속(M0)으로 만들어진 공통 소스 라인(c-소스)에 접속된다. 공통소스 라인은 c-소스 제어 회로(4)에 접속된다. 드레 인 전극은 제 1 선택 트랜지스터(S)를 통하여 제 2 금속(M1)으로 만들어진 비트 라인(BL), 제 1 접촉 홀(CB), 제 1 금속(M0) 및 제 2 접촉 홀(V1)의 중간 배선판에 접속된다. 비트 라인은 컬럼 제어 회로(2)에 접속된다.
도 4 및 5는 워드 라인(WL2)의 방향에서, 각각 메모리 셀(도 3의 섹션4-4) 및 선택 트랜지스터(도 3의 섹션 5-5)의 단면도를 도시한다. 각각의 컬럼은 기판내에 형성되고, 얕은 트랜치 절연부(STI)로서 공지된 절연 재료로 충전된 트랜치에 의해 이웃 컬럼들로부터 절연된다. 플로팅 게이트들(FG)은 STI 및 절연체 필름(15) 및 워드 라인(WL)에 의해 서로로부터 절연된다. 플로팅 게이트들(FG) 사이의 간격은 약 0.1㎛일 수 있고, 플로팅 게이트들 사이의 캐패시티브 결합(capacitive coupling)은 중요할 수 있다. 선택 트랜지스터의 게이트 전극(SG)이 플로팅 게이트(FG) 및 워드 라인(WL)과 동일한 형성 공정들에서 형성되기 때문에, 적층된 게이트 구조를 나타낸다. 선택 게이트 라인들(SG)을 형성하는 이들 두 개의 층들은 STI 실시예에서 폴리-1 층이 STI 규정(STI definition) 동안 절연된 스트립들로 에칭되기 때문에, 각각의 선택 게이트에 대하여 하나의 접촉을 사용하여 전기적으로 함께 단락(shorted)된다. 워드 라인들이 에칭될 때, 폴리 1 스트립들은 에칭되어, 절연된 전도체들로서 선택 게이트 채널들 상에 잔류하는 폴리1 게이트들을 남긴다. 그러나, 폴리 2 층은 전도성 라인을 형성할 것이고, 워드 라인들과 평행한 방향으로 연장하는 선택 게이트 라인들을 형성하기 위하여 개별 폴리 1 선택 게이트들을 서로 접속시킨다.
도 6의 테이블 Ⅰ은 상태들 "11", "10", "01", "00" 중 하나를 가진 메모리 셀 어레이(1)를 작동시키기 위하여 인가된 전압들을 요약하고, 특정 실시예에서, 각각의 메모리 셀의 플로팅 게이트는 두 개의 비트들을 저장한다. 이 테이블은 워드 라인 "WL2" 및 비트 라인들 "BLe"이 판독 및 프로그래밍을 위하여 선택되는 경우를 도시한다. 20V의 소거 전압으로 c-p-웰을 상승시키고 선택된 블록의 워드 라인들(WL)을 접지시킴으로써, 선택된 블록의 데이터는 소거된다. 선택되지 않은 블록들의 모든 워드 라인들(WL), 비트 라인들(BL), 선택 라인들(SG) 및 c-소스가 플로팅 상태로 놓이기 때문에, 이들은 c-p-웰과 캐패시티브 결합으로 인해 중간 전압, 예를 8V로 상승된다. 그러므로, 강한 전기장은 선택된 메모리 셀들(M)의 터널 산화물 필름들(14)(도 4 및 5)에만 인가되고, 선택된 메모리 셀들의 데이터는 터널 전류가 터널 산화물 필름(14)을 가로질러 흐를 때 소거된다. 소거된 셀은 이 실시예에서 4개의 가능한 상태들 중 하나, 즉 "11"이다.
프로그래밍 작동 동안 플로팅 게이트(FG)에 전자들을 저장하기 위하여, 선택된 워드 라인(WL2)은 프로그램 펄스(Vpgm)에 접속되고 선택된 비트 라인들(BLe)은 접지된다. 다른 한편, 프로그래밍이 발생하지 않은 메모리 셀들(M)상 프로그램을 억제하기 위하여, 대응 비트 라인들(BLe)은 스트링 채널들을 절연하기 위하여 프로그래밍의 시작(onset)시 양의 전압(Vdd), 예를 들어 3V에 접속되고, 상기된 억제 조건들까지 플로팅한다. 이 프로그램 억제는 선택되지 않은 비트 라인들(BLo) 모두에서 행해진다. 선택되지 않은 워드 라인들(WL0, WL1 및 WL3)은 10V에 접속되고, 제 1 선택 게이트(SGD)는 Vdd에 접속되고, 제 2 선택 게이트(SGS)는 접지된다. 결과적으로, 프로그램된 메모리 셀(M)의 채널 전위는 0V로 설정된다. 억제된 셀의 채널 전위는 채널 전위가 워드 라인들(WL)과 캐패시티브 결합에 의해 풀업되는 결과로써 8V 정도로 상승된다. 상기된 바와 같이, 강한 전기장은 프로그래밍 동안 메모리 셀들(M)의 터널 산화물 필름들(14)에만 인가되고, 터널 전류는 소거와 비교하여 역방향으로 터널 산화물 필름(14)을 가로질러 흐르고, 논리 상태는 "11"로부터 다른 상태들 "10", "01", 또는 "00"중 하나로 변화된다. 다양한 다른 코딩 방법들은 명칭 E(소거), A(가장 낮은 임계 프로그램 상태), B(A 보다 높은 임계치), 및 C(가장 높은 임계 프로그램 상태)가 추후 논의에 사용되도록 이들 상태들을 나타내기 위하여 선택될 수 있다.
판독 및 검증 작동들 시에, 선택 게이트들(SGD 및 SGS) 및 선택되지 않은 워드 라인들(WL0, WL1 및 WL3)은 비트 라인 및 공통 소스 라인 사이의 전류가 통과될 수 있는 것을 보장하기 위하여 4.5V의 판독 통과 전압까지 상승된다. 선택된 워드 라인(WL2)은 하나의 전압에 접속되고, 상기 전압의 레벨은 관련된 메모리 셀의 임계 전압이 이러한 레벨에 도달하였는지를 결정하기 위하여 각각 판독 및 검증 작동을 위하여 지정된다. 예를 들어, READ(10) 작동(상태 A)에서, 선택된 워드 라인(WL2)은 접지되어, 임계 전압이 0V보다 높은지가 검출된다. 이런 판독의 경우에, 판독 레벨이 0V인 것이 말해질 수 있다. VERIFY01 작동(상태 C)에서, 선택된 워드 라인(WL2)은 2.4V에 접속되어, 임계 전압이 2.4V에 도달되었는지가 검증된다. 이런 검증의 경우, 검증 레벨이 2.4V인 것이 말해질 수 있다.
선택된 비트 라인들(BLe)이 높은 레벨, 예를 들어 0.7V로 사전 충전된다. 만약 임계 전압이 판독 또는 검증 레벨보다 높으면, 연관된 비트 라인(BLe)의 전위 레벨은 비전도성 메모리 셀(M)로 인해 높은 레벨을 유지한다. 다른 한편, 만약 임계 전압이 판독 또는 검증 레벨보다 낮으면, 연관된 비트 라인(BLe)의 전위 레벨은 낮은 레벨, 예를 들어 0.5V 이하로 감소하는데, 그 이유는 전도성 메모리 셀들(M)로 인한 것이다. 판독 및 검증 작동들의 다른 상세한 것들은 하기에 설명된다.
도 7은 도 1의 컬럼 제어 회로(2)의 일부를 도시한다. 비트 라인들의 각각의 쌍(BLe 및 BLo)은 두 개의 데이터 저장(DS1 및 DS2) 레지스터들을 포함하는 데이터 저장 부분(16)에 결합되고, 상기 레지스터들 각각은 데이터의 하나의 비트를 저장할 수 있다. 데이터 저장 부분(16)은 판독 또는 검증 작동 동안 선택된 비트 라인(BL)의 전위 레벨을 감지하고 이진 방식으로 상기 데이터를 저장하고, 프로그램 작동시 비트 라인 전압을 제어한다. 데이터 저장 부분(16)은 "EVENBL" 및 "ODDBL"의 신호들 중 하나를 선택함으로써 선택된 비트 라인(BL)에 선택적으로 접속된다. 데이터 저장 부분(16)은 판독 데이터를 출력하고 프로그램 데이터를 저장하기 위하여 I/O 라인에 또한 결합된다. I/O 라인은 도 1과 관련하여 상기된 바와 같이 데이터 입력/출력 버퍼(6)에 접속된다.
저장 엘리먼트 당 2 이상의 상태들을 가진 메모리 시스템의 작동
도 8은 각각의 플로팅 게이트 저장 엘리먼트가 각각의 메모리 셀(M)에 2비트의 데이터, 즉 4개의 데이터 상태들을 저장할 때, 메모리 셀 어레이(1)에 대한 임계치 전압 분포들을 도시한다. 곡선(33)은 음의 임계 전압 레벨들인 소거된 상태(E 데이터 상태)에 있는 어레이(1) 내의 셀들의 임계 레벨들(VT)의 분포를 나타낸 다. A 및 B 사용자 데이터를 저장하는 메모리 셀들의 임계 전압 분포(34 및 35)는 각각 VVA 및 VVB 사이 및 VVB 및 VVC 사이에 있는 것으로 도시된다. 곡선(36)은 판독 통과 전압의 2V 이상 및 4.5V 이하의 가장 높은 임계 전압 레벨 설정인 C 데이터 상태로 프로그램된 셀들의 분포를 도시한다.
이 실시예에서, 단일 메모리 셀(M)에 저장된 각각 두 개의 비트들은 다른 논리 페이지로부터 발생한다. 즉, 각각의 메모리 셀에 저장된 두 개의 비트들의 각각의 비트는 다른 것과 다른 논리 페이지 어드레스를 지닌다. 도 8에 도시된 보다 낮은 페이지 비트는 짝수 페이지 어드레스(=0,2,4,...,N/2)가 입력될 때 액세스되고, 여기서 N은 메모리의 논리 페이지 용량이다. 상부 페이지 비트는 홀수 페이지 어드레스(=1,3,5,...,[N/2]+1)가 입력될 때 액세스된다. 도 8에 도시된 예시적인 코딩을 사용하여, 상태(E)는 "11" 상태로서 표현되고, 상태(A)는 "10" 상태로서 표현되고, 상태(B)는 "00" 상태로서 표현되고, 상태(C)는 "01" 상태로서 표현되고, 여기서 제 1 이진 디지트는 상부 페이지에 저장된 값을 나타내고 제 2 이진 디지트는 하부 페이지에 저장된 값을 나타낸다. 짝수 및 홀수 페이지 어드레스들이 짝수 및 홀수 비트 라인들과 혼란되지 않아야 하는 것이 주의된다.
개선된 신뢰성을 제공하기 위하여, 개별 분포가 엄격해지는 것이 좋은데(좁아진 임계 분포), 그 이유는 보다 엄격한 분포는 보다 넓은 판독 마진(이들 사이의 거리)을 발생시키기 때문이다. 본 발명에 따라, 분포 폭은 프로그래밍 속도의 현저한 품질 저하 없이 보다 엄격하게 유지된다.
여기에 참조로써 통합된 논문인 "Fast and Accurate Programming Method for Multi-level NAND EEPROMs", Digest of 1995 Symposium on VLSI Technology, pp129-130에 따라, 0.2V 폭으로 분포를 제한하는 것은 일반적인 반복 프로그래밍 펄스들이 단계들 사이에서 0.2V 증가되는 것을 요구한다. 도 9A는 종래 프로그래밍 펄스 기술을 도시한다. 프로그래밍 전압(Vpgm) 파형은 도시된다. 프로그래밍 전압(Vpgm)은 많은 펄스들로 분할되고, 펄스 바이 펄스로 0.2V 증가된다. Vpgm의 시작 레벨은 이런 특정 실시예에서 12V이다.
펄스들 사이의 기간들에서, 검증(판독) 작동들은 수행된다. 즉, 병렬로 프로그램되는 각각의 셀의 프로그램된 레벨은 프로그램된 검증 레벨과 같은지 또는 높은지를 결정하기 위하여 각각의 프로그래밍 펄스 사이에서 판독된다. 이것은 셀당 4개의 비트들을 저장하는 메모리에 대한 도 9A의 보다 상세한 버젼인 도 9B에 도시된다. 만약 주어진 메모리 셀의 임계 전압이 검증 레벨을 초과한다는 것이 결정되면, 주어진 셀의 직렬 셀 유니트가 0V에서 Vdd로 접속되는 비트 라인의 전압을 상승시킴으로써 비트에 대해 프로그래밍이 정지 또는 억제된다. 동일한 페이지에서 병렬로 프로그램된 셀들 중 다른 것들의 프로그래밍은 상기 셀들이 검증 레벨들에 도달할 때까지 계속된다. 셀의 최종 프로그래밍 펄스 동안 임계 전압이 검증 레벨 아래에서 검증 레벨 위로 이동할 때, 임계 전압의 시프트는 0.2V의 Vpgm 단계 크기와 동일하다. 그러므로, 임계 전압들은 0.2V 폭 내에서 제어된다.
상기된 타입의 어레이에서 4 상태 NAND 메모리 셀을 프로그래밍하는 하나의 특정한 기존 기술은 지금 기술된다. 제 1 프로그래밍 통과시, 셀의 임계 레벨은 하부 논리 페이지로부터 비트에 따라 설정된다. 만약 비트가 "1"이면, 이전 소거로 인해 그 상태 내에 머무르기 때문에 아무것도 행해지지 않는다. 그러나, 비트가 "0"이면, 셀의 레벨은 추가 프로그래밍을 억제하기 위한 검증 전압으로서 VVA를 사용하여 A 프로그램된 상태(34)로 증가된다. 이것은 제 1 프로그래밍 통과를 완결한다.
제 2 프로그래밍 통과시, 셀의 임계 레벨은 상부 논리 페이지로부터 셀에 저장된 비트에 따라 설정된다. 만약 "1"이면, 셀이 하부 페이지 비트의 프로그래밍에 따라 상태들(33 또는 34) 중 하나에 있기 때문에 프로그래밍은 발생하지 않고, 상기 상태들 모두는 "1"의 상부 페이지 비트를 가진다. 그러나, 만약 상부 페이지 비트가 "0"이면, 셀은 제 2 타임에서 프로그램된다. 제 1 통과가 셀이 소거 또는 E 상태(33)에 남아있게 하면, 셀은 도 8의 상부 화살표에 의해 도시된 바와 같이 상기 상태로부터 가장 높은 임계 상태(36)(상태 C)로 프로그램되고 VVC는 추가 프로그래밍을 억제하기 위하여 검증 조건으로서 사용된다. 만약 셀이 상태(34)(상태 A)로 프로그램되었다면, 제 1 프로그래밍 통과의 결과로서, 셀은 도 8의 하부 화살표에 의해 도시된 바와 같이 검증 조건으로서 VVB를 사용하여 상기 상태에서 상태(35)(상태 B)로 제 2 통과로 추가로 프로그램된다. 제 2 통과의 결과는 제 1 통과 프로그래밍 동안 기입된 논리 값을 변경하지 않고 상부 페이지로부터 "0"을 저장하기 위하여 지정된 상태로 셀을 프로그래밍한다. 제 2 프로그래밍 사이클 동안, 셀의 임계 분포는 상태(E 또는 A)에 남아있거나, 상태(B 또는 C)로 시프트한 다. 동일한 프로그래밍 사이클 동안 동시에 다른 셀들에서 발생하는 두 개의 다른 타겟 임계 상태들이 있기 때문에, 두 개의 다른 검증 레벨들(VVB 및 VVC)은 각각의 프로그래밍 펄스 후 검사되어야 한다. 몇몇 시스템들에서 VVC는 총 프로그램 사이클을 가속하기 위하여 추후 전압 펄스들 동안에만 검사될 수 있다.
물론, 만약 메모리가 4개 이상의 상태들로 작동되면, 상태들의 수와 동일한 메모리 셀들의 정의된 전압 임계 윈도우 내에 다수의 분포들이 있을 것이다. 게다가, 비록 특정 비트 패턴들이 각각의 분포들에 할당되었지만, 다른 비트 패턴들은 할당될 수 있고, 상기 경우 프로그래밍이 발생하는 사이의 상태들은 상기된 것과 다를 수 있다. 몇몇 상기 변형들은 NAND 시스템들에 대한 배경에서 이전에 참조된 패턴들에서 논의된다. 게다가, 다중 상태들에서 작동되는 다른 타입의 메모리 어레이들 및 NAND에서 인접한 셀 결합의 결과들을 감소시키기 위한 기술은 전체적으로 여기에 참조로써 통합된 미국특허 6,522,580에 기술된다.
분포들(33-36)의 인접한 곳들 사이에서 거의 중간에 배치된 전압들(VRA,VRB 및 VRC)은 메모리 셀 어레이로부터 데이터를 판독하기 위하여 사용된다. 판독된 각각의 셀의 임계 전압 상태가 비교되는 임계 전압들이 있다. 이것은 각각 기준 전류들 또는 전압들과 셀로부터 측정된 전류 또는 전압을 비교함으로써 달성된다. 이들 판독 전압들 및 프로그램된 임계 전압 분포들 사이에는 마진들이 존재하여, 분포들이 임의의 판독 전압들(VRA,VRB 및 VRC)을 오버랩하지 않는 한, 상기된 바와 같 이 혼란 등으로부터 분포들의 몇몇 확산들이 허용된다. 그러나, 저장 상태 분포들의 수가 증가할 때, 이 마진은 감소되고 프로그래밍은 바람직하게 이러한 확산을 방지하기 위하여 보다 정밀하게 수행된다.
이전 설명은 하나의 물리적 페이지에 두 개의 논리적 페이지들이 존재하고 양쪽 아닌 하부의 논리 페이지 또는 상부 논리 페이지만이 주어진 프로그래밍 사이클 동안 프로그램되는 것을 가정한다. 여기에 참조로써 통합된 미국특허출원 공보 2003/0112663, 발명의 명칭 "Method and System for Programming and Inhibiting Multi-Level Non-Volatile Memory Cells"은 하나의 프로그래밍 작동 동안 페이지의 물리적 상태들 모두를 프로그래밍하는 것을 기술한다. 도 8에 도시된 바와 같은 셀 당 4개의 상태들의 경우, 임의의 프로그램 상태들(A,B, 또는 C)로 프로그램될 모든 셀들은 우선 이전에 기술된 바와 같이 상태(A)로 프로그램된다. 임의의 이들 상태들로 프로그램될 모든 셀들이 상태(A)에 도달된 것이 검증된 후 및 상부 상태들(B 및 C)에 대한 데이터가 도 7의 데이터 래치들(DS1 및 DS2)에 이미 존재하기 때문에, 프로그래밍 사이클은 새로운 데이터의 중단 또는 재로딩 없이 계속될 수 있고, 상태들(B 및 C)로 프로그램되어야 하는 셀들은 상태(B)로 계속 프로그래밍될 수 있다. 일단 모든 셀들이 이 레벨에 도달하면, C에 필요한 단지 이들 셀들은 계속 상기 상태로 있을 수 있다. 상기 특허 출원에 기술된 바와 같이, 상태(A)에서 상태(B)로 프로그래밍으로부터의 전이시 및 유사하게 상태(B)로부터 상태(C)로 프로그래밍 전이시 다른 것들("느린 비트들")보다 빠른 몇몇 비트들("빠른 비트들") 프로그램 및 실제로 워드라인 전압의 일부 감소는 바람직하다는 것이 관찰된다.
비록 특정 프로그래밍 방법이 기술되었지만, 사용될 수 있는 다른 가능성들은 있다. 예를 들어, 미국특허 6,046,935는 제 1 프로그래밍 사이클 동안 선택된 셀들이 상태(E)에서 상태(B)로 프로그래밍되는 프로그래밍 방법들을 기술한다. 제 2 프로그래밍 사이클 동안 셀들은 상태(E)에서 상태(A)로 상태(B)에서 상태(C)로 프로그램된다. 미국특허 6,657,891은 상태(B)의 초기 분포가 하부 임계치 제한까지 확장하고 심지어 제 2 프로그래밍 사이클 동안에만 상기 분포로 엄격해지는 제 1 프로그래밍 사이클의 종료시 최종 상태(A)와 오버랩하는 것을 가르침으로써 이 방법을 설명한다. 게다가, 상태들(E,A,B 및 C)을 나타내기 위하여 사용된 이진 코딩은 도 8에 도시된 것과 다르게 선택될 수 있다. 양쪽 특허들(6,046,935 및 6,657,891)은 여기 참조로써 통합된다.
교번적 검증 및 판독 기술들
배경에서 주의된 바와 같이, 다중 상태 비휘발성 메모리들의 성능을 개선하는 것은 바람직하다. 본 섹션은 프로그램 작동의 판독 작동들 및 검증 단계 동안 발생하는 바와 같은 감지 작동들을 개선하는 것을 처리한다. 도 9B와 관련하여 상기된 바와 같이, 각각의 프로그램 펄스 다음에 선택된 워드 라인에 다른 값의 제어 게이트 전압을 각각 인가하는 (N-1)만큼의 검증 작동이 뒤따르고, 여기서 N은 MLC 실시예에서 상태들의 수이다. 예를 들어, 셀당 2비트에 대응하는 셀당 4 저장 상태들에서, 모든 프로그램 펄스 다음에 통상적으로 3 검증 판독 작동들이 뒤따른다. 각각의 이들 검증 작동들은 통상적으로 선택된 워드 라인에 인가된 연속적으로 보다 높은 판독 전압에서 이루어진다. 비록 다음 기술들이 이진 메모리들에서 모두 실행될 수 있지만, 장점들은 다중 상태 애플리케이션들에서 가장 완전히 실현된다.
비휘발성 메모리 셀을 감지시, 프로그램 작동의 판독 작동의 일부 또는 검증 단계의 일부로서, 통상적으로 몇몇 단계들이 있을 것이다. 이들은 셀의 상태에 관련된 파라미터를 측정하는 통합 기간 다음 감지되거나 측정될 데이터 콘텐트에 대한 올바른 초기 조건들로 적당히 바이어스되도록, 셀에 전압들을 인가하는 것을 포함한다. EEPROM 셀에서, 파라미터는 일반적으로 전압 또는 소스-드레인 전류이지만, 또한 셀의 상태에 의해 관리되는 시간 또는 주파수일 수 있다. 이런 측정 과정의 감지 전압들에 대한 하나의 예시적인 실시예는 도 10에 개략적으로 도시된다.
도 10은 도 2에 도시된 비트 라인들 중 하나인 메모리 어레이의 비트 라인상 전압 레벨을 도시한다. 제 1 단계는 셀들의 게이트 전압들을 설정한다. 제 2 단계에서, 판독될 셀들의 비트 라인들은 미리 결정된 레벨까지 충전된다. 통합 시간은 비트 라인이 셀을 통하여 방전하고 전압 레벨이 셀의 상태에 따라 임의의 속도로 감쇠할 때 시간 t=0에서 시작하는 제 3 단계이다. 시간 t=t' 이후, 비트 라인상 전압 레벨은 기준 레벨(Vref)에 관련하여 측정된다. 만약 전압이 라인(501)에서 처럼 Vref이거나 초과하면, 셀은 오프 상태로 고려된다. 만약 전압이 라인(503)에서 처럼 Vref 이하이면, 셀은 온 상태로 고려되고, 결과적으로 제어 게이트상 전압은 셀의 임계 전압보다 크다. 메모리 셀들을 판독하는 다른 기술과 함께 이 기술은 미국특허 6,222,762, 6,538,922 및 6,747,892에 추가로 기술되고, 그 모두는 이들 출원들에 참조적으로 통합되고 포함된다.
감지 기술의 사용은 t' 및 기준 전압 Vref의 선택시 밸런스를 요구하고, Vref는 셀의 상태를 감지하기 위하여 사용된다: 만약 t'이 너무 짧게 선택되면, 501 및 503은 충분히 분리되지 못하고, 만약 t'이 너무 길게 선택되면, 503 및 501은 접지에 이르고; 유사하게 만약 Vref가 너무 높으면, 오프 셀에서도 낮은 레벨 누설 전류들로 인해 온으로서 잘못 판독될 수 있고, 만약 Vref가 너무 낮게 선택되면, 온 셀에서도 온 셀들이 한정된 전류 량을 전달할 수 있기 때문에 오프로서 잘못 판독될 수 있다. (결정될 질문은 인가된 제어 게이트 전압(VCG)이 셀 임계치보다 높은지 낮은지이고, 이것은 측정이 이루어지기 전에 알지 못하기 때문에, 이전, 너무 높은 또는 너무 낮은 값들의 범위 내에 VCG가 없고; 즉, 다른 VCG 값들의 인가는 잘못이 아니지만, 부적당한 t' 또는 Vref를 선택하는 것은 잘못이다). 이 문제는 밀접하게 놓이는 레벨들이 구별되어야 하는 다중 상태 메모리들에서 악화된다. 결과적으로, 이것은 전형적으로 각각의 상태 또는 타겟 값에 대한 사전 충전 및 방전(및 대응하는 Vref)에 의해 실행된다.
도 9B에 도시된 바와 같이, 다중 상태 프로그래밍 작동 동안, 이러한 판독 과정은 각각의 타겟 상태에 대해 메모리 셀의 상태를 검증하기 위하여 수행될 필요가 있다. 각각의 프로그램 펄스를 따르는 검증 작동들의 수를 다소 감소시킴으로써 기입 성능을 증가시키기 위하여, 제 1 몇몇 프로그래밍 펄스 동안, 보다 높은 제어 게이트 전압들을 인가하는 검증 작동들은 스킵되고, 최종 몇몇 프로그램 펄스 들 동안 보다 낮은 제어 게이트 전압들을 인가하는 검증 작동들은 또한 스킵될 수 있다. 이런 스킵은 VT의 분포가 선택된 제어 게이트에 인가된 보다 높은 전압 프로그램 펄스 각각으로 계단부가 될 때, 프로그래밍 작동 동안 임의의 주어진 시간에서 각각의 기입 블록에서 가장 높게 프로그래밍되고 가장 낮게 프로그래밍된 셀의 트랙을 유지함으로써 보다 지능적이고, 보다 안전하고 보다 효율적으로 행해질 수 있다. 예를 들어, 상태(3)에 대한 검증 작동은 셀이 상태(2)에 도달하는 동안 아직 검증되지 않는 한 스킵될 수 있다. 이러한 "스마트 검증" 기술은 참조로써 통합되고 2004년 6월 10일에 공개된 미국특허 공보 2004-0109362-A1에 기술된다. 검증 작동이 예전이 수행되는 방식 및 보다 효율성 있게 하는 개선들을 이전 것이 기술하였지만, 여전히 펄스들 사이의 다중 검증 작동들을 요구한다. 본 발명의 진보적인 개념은 이 상황을 개선한다.
기입 처리에 적용될 때, 본 발명의 원리 측면은 단일 검증 작동만을 가진 프로그램 펄스당 (N-1)(또는 다소 적은) 검증 작동들을 대체한다. 이것은 선택된 워드 라인에 단일의 고정되고 높은 값인 판독 전압(예를 들어 가장 높은 프로그램된 임계 상태 및 다른 보다 낮은 프로그램된 상태들 사이를 판별을 위한 통상적인 워드 라인 전압인 2.4V)을 인가하고, 동시에 다음 방식으로 바디 효과의 장점을 취함으로써 자신의 타겟 상태에 대해 각각의 셀을 검증함으로써 달성된다: 예를 들어 2V의 전압은 NAND 어레이(도 2)의 통상적인 소스 라인에 인가되고, SGS 트랜지스터들은 턴온되어, 선택된 블록에서 NAND 스트링들의 종래 소스 측면들에 이런 전압을 전달한다. 통상적인 드레인들(즉, 비트 라인들)은 모든 비트 라인들이 사전 충전 되는 것을 보장하기 위하여 비트 라인들을 접지시키고 충분히 높은 전압을 SGD들에 인가함으로써 신호 통합 기간의 시작 전에 접지로 방전된다. 통합 기간 동안 처음에 도통하는 셀들은 각각의 셀이 임계 전압에 도달하고 각각의 비트 라인의 추가 충전을 차단될 때까지 각각의 비트 라인 전압들의 상승을 경험하고, 그 후 비트 라인 전압은 실질적으로 임의의 추가 상승이 없을 것이다. 비트 라인들이 메모리 셀에 대한 소스의 역할을 수행하는 것은 중요하고, 이와 같이, 각각의 메모리 셀의 임계 전압은 바디 효과를 통하여 소스 전압의 기능일 것이다. 이것은 도 11에 개략적으로 도시된다.
도 11은 선택된 로우(도 11A)에서 셀들의 제어 게이트들에 워드 라인에 의해 공급된 전압(VWL), 여기서 상기 전압은 선택 셀들의 공통 소스 라인에 공급되고(도 11B), 및 이들 중 3개가 단일 기준 전압 운반 버스 라인을 통하여 감지 증폭기들의 기준 전압 입력측에 순차적으로 공급되는 경우에 대한 기준 레벨들(도 11D)과 함께, 감지 작동에 응답하여 비트 라인(도 11C)에 대한 전압 레벨들을 도시한다. 도 11A-C는 선택된 저장 엘리먼트들의 제어 게이트(VWL), 소스(Vsource) 및 드레인(VBL)에서 전압을 각각 나타낸다. 예시적 실시예들에 통합될 수 있는 NAND 어레이 작동들의 다양한 상세들은 다음 미국특허들 및 특허 공보에서 발견될 수 있고, 이 모두는 여기에 참조로써 통합된다: 6,373,746, 5,570,315; 5,652,719; 5,521,865; 5,870,334; 5,949,714; 6,134,140; 6,208,560; 6,434,055; 6,549,464; 6,798,698; 20050013169; 5,969,985; 6,044,013; 6,282,117; 6,363,010; 및 6,545,909.
선택된 엘리먼트에 대한 제어 게이트, 소스 및 드레인 전압들 외에, NAND 실시예에서 NAND 스트링상에 요구되는 다른 전압들은 설정될 필요가 있다: 스트링에서 다른 저장 엘리먼트들은 완전히 턴될 필요가 있을 것이고, 드레인측 선택 게이트(SGD)는 사전 충전(또는 보다 정확하게 사전 방전) 단계의 시작에 의해 늦어도 턴온될 필요가 있을 것이고, 소스측 선택 게이트(SGS)는 시간 t=0까지 늦어도 턴온될 필요가 있을 것이다. t=0 이후 이들 다른 전압들에 대한 상대적 값들은 도 11a상 점선에 의해 개략적으로 도시된다. VSGS, VSGD 및 VREAD는 각각 소스측 선택 게이트 전압, 드레인측 선택 게이트 전압, 및 판독 작동 동안 블록에서 비선택된 워드 라인들에 인가된 전압에 해당한다. 예를 들어, VSGS 및 VSGD는 바디 효과에도 불구하고 이들 트랜지스터들이 온되는 것을 보장하기 위하여 5V에 있을 수 있고, VWL은 3.5V(또는 가장 높은 VTH 비교 전압이 무엇이든), 및 vread는 VWL보다 높을 수 있다. VREAD는 NAND 스트링들을 따라 모든 다른 셀들이 바디 효과 상승 임계치들에도 불구하고 "온"이도록 일반적인 5V보다 높고(예를 들어 7V), 잠재적으로 가장 높은 프로그램 상태이다. (t=0 이전 이들 값들은 몇몇 옵션들로서 논의되었지만 명시적으로 도시되지 않았다.) 이들 값들은 특히 최종 값들은 다음에 추가로 논의될 것이다.
도 11은 이제까지 처리가 이전에 진행되었던 것이 무엇인가에 따라 초기 상태, 단계 1,에서 시작한다. VBL은 몇몇 초기 값을 가지는 것으로 도시되었고 다른 것들 모두는 낮은 것으로 도시되었지만, 이것은 임의적 시작 시점이다. 단계(2)는 비트 라인이 t=0에서 시작하는 단계(3)의 감지 처리에 대한 준비시 초기 조건을 설정하기 위하여 접지되는 사전 충전(보다 정확하게 사전 방전) 단계이다. NAND 어레이에서, 드레인측 선택 트랜지스터(SGD)는 턴온되어 전하는 흘러나오고 처리를 통하여 유지되고, 비트 라인은 단계들(3 및 4)에서 다시 충전된다. 시간 t=0 이전, 소스 라인은 충전되어, 셀이 턴온될 때, 전류는 셀의 상태에 따라 비트 라인을 충전하기 위하여 흐를 수 있다. 시간 t=0에서 워드 라인 전압(VWL)은 상승되어, 비트 라인들은 단계(3)에서 충전된다. 단계(3) 동안 t=0 이전 접지로 유지된 비트 라인들은 접지로부터 분리되고 플로팅되고, 전하는 셀 전류에 따라 보다 높은 전압으로 충전된다.
도 11C에 도시된 바와 같이, 일단 워드 라인이 t=0에서 높게 취해지면, 비트 라인들은 충전하기 시작한다. 동일한 VWL이 워드 라인을 따라 모든 셀들에 인가될 때, 판독 세트(또는 판독 페이지)의 모든 셀들은 충전된다. 결과적으로, 이것은 상기된 많은 NAND 참조물들, 2003년 12월 31일에 출원된 미국특허출원 번호 10/751,097에 기술되고, 여기에 참조로써 통합된 아키텍쳐 종류의 짝수 또는 홀수 비트 라인들 모두, 또는 2002년 9월 24일 출원되고 여기에 참조로써 통합된 미국특허 출원번호 10/254,483에 기술된 모든 비트 라인의 모든 비트 라인들, 또는 ABL 타입 아키텍쳐일 수 있다. 다른 실시예에서, 양쪽 소스 전압(VCS) 및 워드 라인 전압(VWL)은 t=0 이전에 상승될 수 있고, 선택 라인들 중 하나는 t=0에서 처리를 턴온하기 위하여 사용된다.
동일한 VWL이 모든 셀들에 인가되면, 주어진 셀의 비트 라인은 임의의 속도로 바디 효과로 인해 셀 상에 저장된 데이터 상태를 바탕으로 어심토틱 전압 값쪽으로 충전될 것이다. 이것은 단계(3) 동안 도 11C의 시간 축을 따른 4개의 상태 셀에 대해서 도시된다. 이들 비트 라인 전압들이 분리되기 시작할 때, 다른 데이터 상태들은 구별될 수 있다. 몇몇 시간(t')에서 VBL 값들은 기준 값들과 비교될 수 있다. 비록 t=0 이후 바로의 판독이 판독 시간을 감소시킬 수 있지만, 값들이 여전히 상승할 때 보다 부정확성을 유발한다; 결과적으로, 값들이 어심토틱 값들에서 또는 근처에서 편평하기 시작할 때까지 기다림으로써 정확성을 개선하는 것이 바람직하다. 비록 이것이 바로 판독을 시작하기보다 다소 늦을 수 있지만, 오직 단일 비트 라인 충전 처리가 모든 데이터 상태들을 판독하기 위하여 필요할 때, 도 10을 참조하여 상기된 방전 방법보다 여전히 빠르다. 셀들 방전 속도를 바탕으로 동적 판독 종류와 달리, 도 11의 처리에서 모든 상태들은 비트 라인 값들이 측정된 셀의 상태에 따라 다른 값으로 편평해질 때 동시에 감지될 수 있다. 대조하여, 도 10의 동적 감지는 각각 다른 비교 시점에서 완전한 충전-방전 사이클을 통하여 진행할 필요가 있다.
t=t'에서, 각각의 비트 라인상 레벨은 단계(4)의 판독 처리 동안 동시에 또는 순차적으로 다중 기준 값들과 비교될 수 있다. 도 12는 일실시예에 대한 어레이 부분 및 주변 회로를 개략적으로 도시한다.
도 12는 모든 비트 라인(ABL) 배열에서 어레이의 두 개의 블록들의 일부를 도시한다. 도시된 바와 같이, 블록(i)은 블록(i)에 대한 공통 소스 라인, c-소스_i(111)이 선택 게이트 라인(SGS_i) 보다 높은 블록(i)의 상부에 있고 차례로 메모리 셀들 상에 있는 측면에서 블록(i+1)에 관련하여 플립되고, 반면 블록(i+1)은 공통 소스 라인, c-소스_i+1이 바닥에 있는 것으로 배열된다. 상기 경우 워드 라인(WL1_i)(109)을 따라 메모리 셀들은 판독된다. 이 경우 도 11A의 전압(VWL)은 WL1_i(109)에 인가되고 도 11B의 전압은 c-소스_i(111)에 인가되고, 소스 및 드레인측에서 비 선택된 워드 라인들 및 선택 게이트들은 늦어도 t=0에서 턴온된다. 이것 및 다음 도면들에서, 감지 증폭기 회로들은 표현의 간략화를 위하여 어레이의 상부측상에서 모두 도시된다. 실제로 실행들시, 교번 비트 라인들에 대한 회로는 2005년 3월 11일 출원되고, 여기에서 참조로써 통합된 미국특허출원 번호 11/078,173에 기술된 바와 같이 어레이의 하부 측면상에 배치될 수 있다.
선택된 판독 페이지에서 모든 NAND 스트링들은, 그들이 선택된 NAND 블록(비 선택된 워드 라인들 및 선택 게이트들)과 연관된 전압들의 나머지에 있을 때, 인가된 동일한 Vsource 및 동일한 VWI를 가질 것이다: 다른 것은 얼마나 빨리 및 얼마나 멀리 대응하는 비트 라인상 전압 레벨이 상승할 것인가를 결정하는 선택된 로우의 셀들의 플로팅 게이트들상에 저장된 전하이고, 이는 도 11C의 다른 라인들에 대응한다. 예를 들어, 비트 라인(j)상 셀(113)에서, 이것은 비트 라인(BLj)(107)상 레벨을 제어할 것이고, 그 다음 글로벌 비트 라인(GBLj)(105)에 따라 대응하는 비교기(101j)와 통신된다. 비교 값들은 라인(또는 라인들)(103)을 따라 비교기들에 공 급된다. 이들 다른 비교 값들이 이전 시간들에서 라인(들)(103)에 공급되어 안정화되는 동안, 비교 작동은 도 11D에 도시된 바와 같이 시간(t') 이후 단계(4) 동안 수행될 수 있다. 도 13과 관련하여 이후에 기술된 바와 같이, 라인(103)은 추후 공급되는 다른 비교 값들(Vcomp)을 가진 단일 라인이거나 다양한 비교 값들에 대한 개별 라인들일 수 있고 비교기들에 멀티플렉스된다. 다른 변형에서, 각각의 글로벌 비트 라인들의 레벨은 병렬로 다른 Vcomp 값들과 비교하기 위한 다중 비교기들에 공급될 수 있다.
모든 레벨들을 동시에 감지하는 것의 장점은 비교 작동들의 병렬화로 인한 성능 이득을 포함한다. 그러나 모든 레벨들을 동시에 감지하는 것은 영역 측면의 페널티 및 감지 증폭기들의 복잡성을 수반하고, 여기서 각각의 감지 증폭기는 (N-1) 비교기들을 포함한다. 게다가, (N-1) 버스 라인들은 N 상태들을 동시에 감지하고 서로 판별하기 위하여 요구된 (N-1) 기준 전압들을 전달하기 위하여 요구될 것이다. 대안적으로, 만약 비교 작동들이 순차적으로 수행되면 감지 증폭기들은 보다 간단히 설계되고 다이의 보다 작은 부분들을 차지할 수 있도록 설계될 수 있다. 통상적인 ABL 아키텍쳐에서, 모든 글로벌 비트 라인이 전용 감지 증폭기를 가지며, 보다 통상적인 홀수/짝수 감지시, 하나의 증폭기가 모든 글로벌 비트 라인 쌍에 전용으로 사용되는 것은 주의되어야 한다. 순차적 방식으로 비교 단계를 수행하는 다른 장점은 워드 라인들과 동일한 방향으로 연장하는 단일 버스 라인이 각각의 메모리 평면의 단부에 잔류하는 모든 감지 증폭기들에 시간 멀티플렉싱 방식으로 기 준 전압들을 전달하기 위하여 사용될 수 있다는 것이다. 이것은 다이 영역을 절약한다. 그러나 기준 버스 라인 전압(N-1) 시간들을 충전하는 것과 연관된 몇몇 성능 및 전력/에너지 페널티들이 있을 것이다. 또한 비교 작동들을 시간 멀티플렉스하여, 몇몇 기준 전압 버스 라인들을 사용하도록 메모리를 설계하는 것은 가능하다. 예를 들어 8 상태 메모리(N=8)는 4 버스 라인들을 가질 수 있고, 감지 증폭기들은 기준 버스 라인들 중 둘을 사용하여 각각 동시에 2 상태들을 감지하도록 설계될 수 있고 다른 2 기준 버스 라인들은 다음 쌍의 기준 전압들로 충전되어, 기준 버스 라인의 충전 시간의 성능 영향을 감소시키는 결합들은 또한 가능하다. 비트 라인 충전 또는 방전 단계가 몇 마이크로초 정도 걸리는 비교적 느린 처리라는 것을 주의하는 것은 중요하다. 이 시간은 방정식 I=C dV/dt에 의해 표현되고, 여기서 I는 메모리 셀 트랜지스터의 포화 전류보다 크지 않을 수 있는 전류이고(온 셀에 대해, 통상적으로 I에 대한 값은 마이크로 암페어 이하 정도이다), C는 통상적으로 글로벌 비트 라인 캐패시턴스에 의해 일반적으로 관리되는 비트 라인 캐패시턴스이고, dV는 신뢰성, 및 노이즈 없는 작동을 위하여 요구된 감지 노드 전압의 최소 변화이고, 이것은 범위 [50mV, 500mV]이다. 참조로써 여기에 통합된 미국특허 공보 US-2005-0169082-A1 및 2004-0057318-A1은 예를 들어 ABL 아키텍쳐에서 글로벌 비트 라인이 아닌 감지 노드의 사용을 기술한다; 결과적으로, 이런 종류의 배열은 감지 노드의 캐패시턴스가 글로벌 비트 라인 캐패시턴스보다 상당히 작기 때문에 더 빠른 감지를 허용된다. 기준 전압과 감지 노드 전압을 비교하는 비교 작동은 몇 나노초, 또는 몇십 나노초 걸리는 매우 빠른 작동이다. 이들 예시적인 수 들은 (N-1) 순차적 감지 작동들로부터 (N-1) 순차적 비교 작동들을 사용할 수 있는 단일 감지 작동을 사용하는 것으로 진행함으로써 증가된다.
상기 논의는 각각 2 비트의 데이터를 저장하는 4 개의 상태 메모리 셀들의 경우에서 주로 찾을 수 있다. 그러나, 보다 많은 상태들이 각각의 셀에 저장될 때, 단일 워드 라인 전압을 사용함으로써 모든 상태들을 구별하는 것은 가능하지 않다. 심지어 모든 가능한 데이터 상태들을 판별하는 것이 가능할 때에도, 3, 4, 또는 그 이상의 상기 상태들이 있다면, 처리를 하나 이상의 판독으로 쪼개는 것은 바람직할 수 있다. 예를 들어, 한 번에 모든 상태들을 구별하는 것은 보다 높은 수의 판독 혼란들을 형성하는 바이어스 조건들을 요구할 수 있다. 동일한 워드 라인 전압을 사용하고 비트 라인들로부터 전달된 바디 효과의 양들을 가변시킴으로써 다중 데이터 상태들을 판독할 수 있기 위하여, NAND 블록의 비 선택된 워드 라인들에 인가된 VREAD 전압은 NAND 메모리들의 통상적인 판독에 필요한 것보다 높은 양까지 과구동(overdriven)될 것이다. 보다 높은 VREAD 값은 가장 높은 임계 전압으로 프로그램되었던 메모리 셀들을 턴온하고 높은 임계 값들을 추가 상승시킬 양의 소스 바이어스를 가지고 판독할 수 있게 선택되어야 한다. 결과적으로, 보다 높은 VREAD 값들은 필요할 수 있다. 이들 높은 VREAD 값들은 혼란을 판독할 수 있게 한다. 이런 문제를 경감시키기 위하여 판독 스크러빙(read scrubbing)(여기에 참조로써 통합된 미국특허 번호 5,532,962에 기술된 바와 같이)는 데이터가 재기입되기 전에 블록이 충분한 판독 혼란 노출을 경험하지 않는 것을 보장하는 주파수에서 수행될 수 있다. 데이터의 이런 재기입은 소모적인 레벨링 방법(wear leveling schemes)에 수행된 바와 같이 다른 블록으로 데이터를 이동시킴으로써 수행된다(미국특허 번호 6,230,233, 공개 번호 US-2004-0083335-A1, 및 출원 번호 10/990,189 및 10/281,739에 기술된 바와 같이, 이 모든 특허는 여기에 참조로써 통합된다). 또한 하이브리드 감지 방법을 설계하는 것은 가능하고 여기서 (N-1) 감지 작동들은 M(M<N) 순차적 감지 작동들에서 수행되고, 각각의 M 작동들은 감지 노드들의 방전/충전을 요구한다. 이런 하이브리드 방법은 허용된 소스/드레인 전압들에서 동적 범위의 이용성 부족으로부터 발생할 수 있는 문제들을 경감하기 위하여 사용될 수 있고, 여기서 혼란 및 신뢰성 문제들과 함께 바디 효과의 크기는 단일 이상의 검증 작동으로 모든(N-1) 비교들을 위한 단일 검증의 분석을 요구할 수 있다. 비록 이러한 하이브리드 감지 방법이 두 개의 외관상으로 반대의 방법들을 결합하는 것을 요구하지만(다중 워드 라인 판독 전압들을 사용하지만, 또한 소스들을 통하여 셀들을 충전함으로써 한번에 다중 상태들을 감지한다), 이것은 도 14와 관련하여 하기된 바와 같이 다중 상태 애플리케이션들에 매우 바람직할 수 있다.
다음 예시적인 값들의 세트는 새로운 판독 방법을 설명하는데 도움을 줄 것이다: 소스 상 0V 및 드레인 상 0.5V의 DC 바이어스들을 사용하는 외부 기구들은 메모리 셀의 임계 전압을 측정할 수 있다. 제어 게이트 전압의 일소(sweep)는 드레인 대 소스 전류, 대 제어 게이트 전압 특성(drain-to-source-current vs. control-gate-voltage characteristic)을 유발할 것이다. 100nA 같은 적절한 전류 값은 셀의 임계 전압을 정의하기 위하여 선택될 수 있다. 상태 E에서 소거 및 추후에 소프트 프로그램되는 셀들은 -1.5V 내지 -0.5V 범위의 음의 임계 값들을 가질 것이고, 상태 A에서 셀들은 0.3V 내지 0.9V 범위의 VthS를 가질 것이고, 상태 B에서 셀들은 1.5V 내지 2.1V 범위의 VT를 가질 것이고, 상태 C에서 셀들은 이런 정적 방법에 의해 측정된 바와 같이 2.7V 내지 3.3V 범위의 Vths를 가질 것이다. 실제 메모리 칩들은 통상적으로 통합의 시작 전 비트 라인들(드레인들)을 사전 충전하고, 감지된 셀이 온 또는 오프인지를 가리키는 통합 기간 동안 비트 라인의 몇몇 양의 방전을 포함하는 동적 감지를 사용한다. 동적 감지의 파라미터들은 도 10과 관련하여 상기된 동적 감지 종류에 의해 측정된 Vth가 정적 방법에 의해 측정된 셀의 Vth와 동일한 값이거나 근접한 값을 가지도록 선택될 수 있다.
임계 값들의 상기 분포를 제공하여, 도 10과 관련하여 상기된 동적 감지 방법을 사용하는 4개의 상태 메모리에 대한 통상적인 판독 작동은 각각 다음 제어 게이트 전압들: 0V, 1.2V 및 2.4V를 가진 3 사전 충전 및 통합 시퀀스들로 구성된다. 제어 게이트상 OV로 인해, 감지 작동의 ON 결과는 셀의 상태가 E인 것을 가리키고, OFF 결과는 셀의 상태가 A,B 또는 C인 것을 가리킨다. 제어 게이트상 1.2V로 인해 감지 작동의 ON 결과는 셀의 상태가 E 또는 A인 것을 가리키고, OFF 결과는 셀의 상태가 B 또는 C인 것을 가리킬 것이다. 제어 게이트상 2.4V로 인해, 감지 작동의 ON 결과는 셀의 상태가 E, A, 또는 B인 것을 가리키고, OFF 결과는 셀의 상태가 C인 것을 가리킬 것이다. 이들 3 개의 감지 작동들의 시퀀스의 결합 결과는 각각의 셀의 상태를 가리키는 4 상태 메모리에 대한 판독 작동을 구성한다.
DC 감지 동안, 및 0V의 소스 전압 및 0.5V의 드레인 전압으로 인해, 셀의 임 계 전압은 1V일 수 있다. 플로팅 게이트상 동일한 양의 전하를 정확하게 가지는 동일한 셀은 만약 소스 전압이 0.5V 상승되고 드레인 전압이 1.0V 상승되면 2.0V의 바디 효과 시프트 VT를 가지며, 드레인 대 소스 전압의 동일한 값을 유지한다. (이런 논의에서, 2의 소스 바디 효과 인자는 추정되었다; 다른 인자들에 대해, 값들은 이에 따라 조절되어야 한다.). 다른 말로, 바디 바이어스의 0.5V 증가는 셀 Vth의 1.0V에 해당할 수 있다. 다시, 모든 상기 수치 값들은 단지 예시적이다. 도 10에 관련하여 기술된 종래 동적 감지는 비트 라인을 예를 들어 1.0V의 높은 사전 충전 값으로 사전 충전하고, 그 다음 비트 라인이 ON 셀의 경우 예를 들어 0.4V의 값으로 방전하여 감소하거나, OFF 셀의 경우 예를 들어 0.9V로 약간 강하하게 한다. 감지 통합 기간의 종료시, 비트 라인 전압은 대응 셀이 ON 또는 OFF인지를 결정하기 위하여 예를 들어 0.65V의 기준 값과 비교된다. 통상적인 동적 감지시, NAND 블록에서 비 선택된 워드 라인들은 비 선택된 워드 라인들 상 셀들이 비트 라인 전류의 방전을 방해하지 않는 것을 보장하기 위하여 예를 들어 5.0V의 충분히 높은 VREAD 값으로 구동되어야 한다.
감지되는 셀들의 VT를 상승시키기 위하여 바디 효과를 사용하는 새로운 감지 방법에서, 과구동 요구는 또한 증가되고, 7.5V를 초과할 수 있는 VREAD를 요구한다. 이런 높은 VREAD 값은 이런 VREAD값에 대한 노출이 블록 기입 작동당 한 번의 노출일 때 프로그램/검증 작동들 동안 문제를 제기하지 않는다. 그러나, 판독 작동은 여러 번 수행될 수 있어서, 다중 판독 작동들 후 플로팅 게이트들로 전하의 과도한 터널링을 유발할 수 있는 보다 높은 VREAD 값들에 의해 악화되는 혼란들을 판독하도록 메모리 셀들을 노출시킨다. 미국특허 5,532,962에 기술된 바와 같은 판독 스크러빙 기술들은 이러한 판독 혼란 문제들(read disturb issues)을 치료하기 위하여 사용될 수 있다. 대부분의 실행들에서 가능한 한 밀접하게 검증 작동을 모사하도록 판독 작동들을 설계하는데 주의가 요구된다. 이것은 판독 충실도를 증가시키기 위하여 행해진다. 그러므로, 하나의 바람직한 실시예는 프로그램/검증 작동들 동안뿐 아니라, 판독 작동들 동안 바디 바이어스 단일 판독 작동을 사용하는 것을 포함한다.
프로그래밍 작동들 동안, 대응 셀들에 프로그램될 상태들을 저장해온 동일한 래치들은 비트 라인 단위로 비트 라인 상 타겟 상태를 검증하기 위하여 요구된 감지 트립 포인트의 적당한 레벨을 선택하기 위해 액세스될 수 있다. 예를 들어, 만약 셀이 상태 A로 프로그램되면, 상기 셀에 대한 기준 트립 포인트 전압(reference trip point voltage)은 1.5V이고(상기로부터의 예시적인 값들을 사용하여), 반면 상태 B로 프로그래밍은 1.0V의 트립 포인트 전압을 요구하고, 상태 C로의 프로그래밍은 0.5V의 트립 포인트 전압을 요구한다. 도 13A에 도시된 일실시예에서, 이들 전압들 중 하나를 각각 하나가 운반하는 3 개의 버스 라인들(103a-c)은 워드 라인들과 동일한 방향으로 연장하도록 설계될 수 있고, 이것은 각각의 비트 라인 비교기(101)가 각각의 셀/비트 라인에 대응하는 타겟 상태 데이터를 홀딩하는 래치들로부터 유도된 선택 신호들(103d)을 가진 MUX(121)를 통하여 이들 3개의 기준 전압들 중 하나를 사용하게 한다.
도 13B에 도시된 다른 실시예에서, 하나의 버스 라인(103)은 모두 3개의 전압들을 순차적으로 운반하고, 각각의 비트 라인의 래치 데이터는 0.5V, 1.0V 또는 1.5V의 기준 전압이 라인(103)에 인가될 때 유효 비교가 한번에 이루어지는지를 결정할 것이다. (판독 작동들 동안 이용할 수 있는 래치 데이터는 없기 때문에, 모두 3개의 값들은 비교될 필요가 있을 것이다). 다른 실시예에서(도 13C), 3개의 비교기들(101a-c)은 각각의 비트 라인(ABL 아키텍쳐 가정) 또는 각각의 비트 라인들 쌍(보다 통상적인 NAND 아키텍쳐 가정)에 존재하고 비트 라인 전압은 3개의 기준 전압들과 동시에 비교된다. 이것은 3개의 비교기들을 가지도록 요구된 추가 회로의 비용을 요구한다. 대안적으로, 도 13B의 단일 비교기는 순차적으로 3개의 비교들을 수행할 수 있고, 보다 콤팩트한 설계를 제공한다. 이것 및 다른 이전에 논의된 순차적 작동들의 시간 페널티는 각각의 비교가 몇십 나노초 문제로 달성될 수 있고, 기준 버스 라인 전압들을 변경하기 위하여 걸리는 시간이 작은 RC 지연을 가진 적절하게 설계된 버스 라인을 통하여 매우 작을 수 있기 때문에 매우 작을 수 있다. 모든 이들 순차적 실시예들에서, 상호 상태 감지 지연들은 어레이의 RC 시간 상수들에 의해 표시되거나, 사전 충전 또는 감지에 필요한 시간에 의해 표시되지 않는다. 이것은 재충전-방전 처리가 적절하게 길게 걸리는 종래 실시예들의 상호 상태 감지 지연들과 대조된다.
많은 상태들을 저장하는 셀들에 대해 상기 주의된 바와 같이, 혼란 및 신뢰성 문제들과 함께 바디 효과의 크기로 인해 모든 상태들이 단일 감지 작동으로 결 정되게 하도록, 허용된 소스/드레인 전압들에 충분한 동적 범위가 있을 수 있다. 예를 들어, 도 11의 처리에서 메모리 셀들이 메모리 셀당 8 상태들, 또는 3 비트들을 저장하는 경우를 고려하자. 도시된 VWL 값들에 대해, 11c의 도시된 상태들은 0,1,2 및 3 상태들만 있을 수 있고, VWL은 보다 높은 상태들(4,5,6 및 7)에서 셀들을 턴온하기에 너무 낮고; 또는 만약 VWL이 이들 보다 높은 상태들에서 셀들을 턴온하기에 충분히 높으면, 모든 상태들(0,1,2, 및 3)은 상부 곡선에서 상부에 이를 수 있다.
이런 동적 범위 결함을 극복하기 위하여, 다른 측면에서, 본 발명은 하이브리드 감지기술을 사용한다. 이들 실시예들에서, 다중 VWL 값들은 방전되는 셀들을 가지며 도 11에 관련하여 기술된 방법에 따라 사용되지만, 소스를 통하여 충전되고, 그 다음 다중 상태들이 감지된다. 각각의 VWL 값에 대해, 다중 상태들의 총 서브세트는 감지되어, 서브 작동들의 개별 감지가 완료될 때, 감지는 상기 상태들 모두에 대해 완료된다. 결과적으로, 이들 모든 서브세트들은 통상적으로 별개이고, 비록 상기 서브세트들이 공통적으로 몇몇 상태들을 가질 수 있지만, 적어도 몇몇 부재들에서 다르다. 비록 보다 큰 효율성이 비 오버랩핑 서브세트들로부터 발생하지만, 몇몇 실행들에서 부가적인 정확성을 위하여 몇몇 오버랩을 허용하고 어떤 상태들도 놓쳐지지 않는 것을 보장하는 것이 보다 쉬울 수 있다. 부가적으로, 가장 높거나 낮은 서브세트들이 보다 크고 인접한 서브세트 내에 완전히 포함되는 경우 들이 있을 수 있다.
하이브리드 방법이 두 개의 다소 정반대의 기술들을 결합하는 것이 주의된다: 도 11의 기술은 판독에 대한 워드 라인 전압들을 스위칭하기 위한 필요성을 제거하고, 다중 판독 전압들의 복잡성을 가지고 모든 상태들(도 11에 대해 4 상태 경우)이 한 번에 감지되도록 한다. 대조하여, 보다 일반적인 다중 워드 라인 전압 방법은 일반적인 임무를 메모리 셀의 소스 및 드레인측에 할당하고 바디 효과를 약속하기 위하여 소스 및 드레인 극성들의 보다 많이 포함된 스위칭 작동을 제거할 수 있다. 양쪽 방법들을 결합하는 것은 처음에는 감지 방법을 과도하게 복잡하게 하는 것 같을 수 있다. 그러나 판독 혼란 관련에 의해 표시된 허용된 VREAD 전압들의 고려는 하이브리드 방법을 1) 다중 상태 메모리를 지원할 수 있는 높은 임계 윈도우를 갖는 것, 2) 관리할 수 있는 레벨들을 스크러브하기 위하여 판독 혼란을 감소시키기에 충분히 낮은 VREAD, 및 3) 바디 효과를 통하여 임계 전압들을 상승시키고 다중 데이터 상태들의 동시 검증 작동들을 허용하는 다중 소스측 전압들의 애플리케이션에 의해 얻어진 성능 이득 사이의 가장 우수한 중재를 형성할 수 있다.
도 14는 도 11과 유사하게 배열된다. 이것은 제 1 감지 서브 작동에서 4 개의 상태들 및 제 2 감지 작동에서 다른 4 개의 상태들을 판독하는 셀 시스템당 3 비트에 대한 처리를 도시한다. 이 실시예에서, 비교 값들의 동일한 세트는 비록 보다 일반적으로 개별 세트의 비교 값들이 각각의 서브 작동에 사용될 수 있지만, 상태들의 양쪽 서브세트들에 사용된다. 이전과 같이, 상기 처리는 타겟 데이터가 프로그램 작동시 공지될 수 있기 때문에, 두 개의 서브 작동들 중 어느 것이 발생 하였는지에 대해 타겟 상태만이 검사될 필요가 있는 데이터 판독 및 프로그램 검증에 사용될 수 있다.
도 14를 보다 상세히 참조하면, 시간(t0) 이전에, 상황은 도 11과 비슷한데, 비트 라인들이 방전되고, 소스 라인이 충전되고, NAND 스트링의 다른 트랜지스터들이 이것, 예를 들어 VSGD 온으로 유지하고 및 VSGS(또는 VWL 또는 모두)를 낮게 유지하는 것을 허용하도록 설정된다. 일단 이들 초기 조건들이 t0 및 t1 사이에 설정되면, 소스 및 드레인 선택 트랜지스터들은 온되고, NAND 스트링에서 비 선택된 트랜지스터들은 턴온되고, 워드 라인은 제 1 값(VWL1)으로 된다. 이것은 비트 라인들(또는 감지 노드들)이 셀의 데이터 상태에 따라 다양한 레벨들로 충전되게 한다. VWL1은 상태들(0,1,2 및 3)이 분리될 수 있도록 충분히 높지만, 0 및 1 상태들이 상부에 이르고 판별될 수 없도록 높지 않다. 이 실시예에서, VWL1은 보다 높은 상태들(4,5,6 및 7)을 미해결된 채로 남긴다.
일단 이들 상태들이 안정화되면 감지 노드 전압은 비록 이 경우 3 대신 4개의 값들이 사용되고 대응 변화들이 도 13A-C에서 이루어질 필요가 있지만, t1 및 t2 사이에서 도 11과 관련하여 상기된 바와 같이 다양한 비교 값들과 비교될 수 있다. 이것은 각각의 셀이 이들 하부 상태들에 대응하는 데이터 콘텐트를 가질지 여부의 결정을 허용한다. 여기서, 4 상태들을 위한 감지는 비록 하나 이상의 비교들이 도 13과 관련하여 상기된 바와 같이 동시에 이루어질 수 있지만(4개의 비교 포인트들 에 대한 변화와 함께), 연속적으로 수행된다.
일단 제 1 감지 서브 작동이 t2에서 수행되면, 워드 라인 전압은 VWL1>VWL2에서 분석된 상태들을 구별하기 위하여 VWL2로 상승된다. (여기서, 워드 라인 전압은 비록 다른 실시예들이 VWL1>VWL2를 사용할 수 있지만, 하나의 감지 작동으로부터 다음 작동으로 증가된다). t2 및 t3 사이에서, 비트 라인들 상 레벨은 VWL1에 대한 응답들부터 VWL2에 대한 응답으로 전이한다.
도 14에 도시된 실시예에서, 비트 라인들은 감지 서브 작동들 사이에서 방전되지 않는다. 다른 실시예들에서, 비트 라인들은 예를 들어 소스측상 사전 충전 레벨을 안정화하기 위하여 t2 및 t3 사이에서 방전될 수 있다. 이것은 선택된 워드 라인 전압을 접지로 하고, VSGS를 접지(VWL2를 낮추거나 낮추어 지지 않고), 또는 선택된 워드 라인 상 셀들을 방전하기 위하여 드레인측 을 개방한 채로 소스 전압을 차단하는 것과 같은 다양한 방식으로 행해질 수 있다. 이것을 달성하기 위한 바람직한 실시예는 이들 다른 라인들 상 레벨들을 상승 및 하강시키기 위하여 필요한 상대적 속도 및 전력 소비 같은 인자들을 바탕으로 특정 메모리의 사양들에 따를 것이다. 재 방전 후, 비트 라인들은 VWL2에 응답하여 다시 충전된다. 워드 비트 라인은 감지 노드가 ABL 아키텍처에서처럼 비트 라인이 아닌 경우를 커버하기 위하여 감지 노드에 의해 상기에서 대체될 수 있다.
임의의 실시예들에서, 시간(t3)에서, 새로운 워드 라인 전압(VWL2)은 VWL1을 위해 분석되지 않은 몇몇 상태들을 분석할 것이다. 상기 실시예에서, VWL2를 사용한 바이어스 조건들은 비록 보다 낮은 상태들(t2 및 t2 사이에서 결정됨)이 지금 상태 4에 합체될지라도, 상태들(4,5,6 및 7)을 분리할 수 있다. 일단 비트 라인 레벨들이 t3에서 충분히 안정되면, 제 2 감지 서브 작동은 실행된다. 여기서, 이것은 비록 다른 값들 및 기술들이 두 가지 경우에 사용될 수 있을지라도, VWL2에 대한 것과 동일한 방식 및 값으로 행해진다. 예를 들어, 두 개의 워드 라인 값들을 가진 두 개의 판독들이 모든 셀들을 커버하기에 충분하다. 다른 경우들에서, 상기 처리는 만약 모든 상태들을 명확하게 분석할 필요가 있다면 제 3 또는 그 이상의 부가적인 감지 서브 작동들로 계속될 수 있다.
이 섹션에 기술된 다양한 교번 감지 기술들은 동시에 다중 상태들을 기입하는 프로그래밍 방법과 관련하여 사용될 때 특히 바람직하다. 상기 방법은 타겟 임계 전압 레벨들이 낮은 셀들의 프로그램을 비례적으로 지연시킴으로써 다중 상태들을 동시에 프로그래밍하게 한다. 프로그래밍의 이런 타겟 상태 종속 지연은 타겟 상태에 따른 다양한 세기들(strengths)의 반 억제 또는 반 부스팅(semi-inhibit or semi-boosting) 조건들을 생성함으로써 달성된다. 결과적인 효율성들은 모두, 또는 적어도 다중 상태들의 이러한 동시 프로그래밍과 이들 검증/판독 방법들을 결합함으로써 메모리 성능을 크게 향상시킬 수 있다. 이러한 동시 프로그래밍은 타겟 상태에 따른 상이한 셀들의 프로그램 전압(여기에 참조로써 통합된 미국특허 번호 6,738,289에 기술됨) 또는 각각의 메모리 셀의 타겟 상태를 바탕으로 비트 라인 단위로 비트 라인상 프로그램 속도를 바탕으로 할 수 있다. 이러한 비트 라인 데이터 종속 프로그래밍은 여기에 참조로써 통합된 미국특허 출원 번호 11/196,547에 기술되고, 전압 바이어스 레벨, 흐르도록 허용된 전류의 양, 또는 모두는 대응 타겟 상태를 바탕으로 각각의 셀에 무관하게 관리된다. 이들 임의의 방법들에 대해, 프로그래밍 펄스들의 수는 감소된다; 상기된 감지 기술들이 각각의 이러한 펄스 사이에 필요한 검증 판독들의 수를 감소시킬 때, 효율성들은 메모리 성능을 개선하기 위하여 증가식으로 결합한다.
유전체 저장 엘리먼트들의 다른 사용
상기 실시예들은 전하 저장 엘리먼트들로서 전도성 플로팅 게이트들을 사용하는 셀 타입에 관련하여 기술되었다. 그러나, 본 발명의 다양한 측면들은 나노 결정 메모리들, 및 위상 변화 메모리들, MRAM, FERAM 및 여기에 참조로써 통합되고 2004년 5월 7일 출원된 미국특허출원 10/841,379에 기술된 다른 다양한 메모리 기술들과 관련하여 사용될 수 있다. 예를 들어, 본 발명은 플로팅 게이트들 대신 개별 메모리 셀들의 저장 엘리먼트들로서 전하 트랩핑 유전체를 사용하는 시스템에도 실행될 수 있다. 유전체 저장 엘리먼트는 전도성 제어 게이트 및 셀의 채널 영역 내 기판 사이에 샌드위치된다. 비록 유전체가 플로팅 게이트들과 동일한 크기들 및 위치들을 가진 개별 엘리먼트들로 분리될 수 있지만, 전하가 이러한 유전체에 의해 로컬적으로 트랩되기 때문에 이렇게 하는 것은 일반적으로 필요하지 않다. 전하 트랩핑 유전체는 선택 트랜지스터 또는 등등에 의해 차지된 영역들을 제외하고 전체 어레이 상에서 연장할 수 있다.
유전체 저장 엘리먼트 메모리 셀들은 일반적으로 여기에 전체적으로 참조로써 통합된 다음 기술적 논문들 및 특허에 기술된다: Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95; Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid State Circuits, Vol. 26, No.4, April 1991, pp. 497-501; Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, Vol.21, No.11, November 2000, pp.543-545, 및 미국특허 5,851,881.
사용하기에 실용적인 특정 전하 트랩핑 유전체 재료들 및 구성들이 있다. 하나는 기판상에 처음에 성장된 실리콘 디옥사이드, 그 위에 증착된 실리콘 질화물 층 및 실리콘 질화물 층 위에 성장되고 및/또는 증착된 다른 실리콘 옥사이드의 층("ONO")을 가진 3층 유전체가 있다. 다른 것은 게이트 및 반도체 기판 표면 사이에 샌드위치된 실리콘 부유 실리콘 디옥사이드(rich silicon dioxide)의 단일층이다. 이런 추후 재료는 여기에 전체적으로 참조로써 통합된 하기 두 개의 논문들에 기술된다: DiMaria et al., "Electrically-alterable read-only-memory using Si-rich SIO2 injectors and a floating polycrystalline silicon storage layer," J. Appl. Phys. 52(7), July 1981, pp. 4825-4842; Hori et al., "A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications," IEDM 92, April 1992, pp. 469-472. 유전체 저장 엘리먼트들은 여기에 참조로써 통합된 2002년 10월 25일에 출원된 미국특허출원 US 10/280,352에 추가로 논의되었다.
비록 본 발명이 특정 실시예들 및 이들의 변형들 측면에서 기술되었지만, 본 발명이 첨부된 청구항들의 전체 범위 내에서 보호되는 것은 이해된다.

Claims (42)

  1. 워드 라인들 및 비트 라인들을 따라 접속된 메모리 셀들의 어레이를 작동시키는 방법으로서,
    감지 작동을 위하여 다중 상태 메모리 셀을 선택하는 단계;
    접속된 비트 라인을 통하여 선택된 메모리 셀의 감지 노드를 접지로 방전시키는 단계;
    선택된 메모리 셀의 감지 노드를 방전한 후,
    선택된 메모리 셀의 소스에 제 1 전압 레벨을 인가하는 단계, 및
    선택된 메모리 셀이 접속된 워드 라인에 제 2 전압 레벨을 인가하는 단계를 포함하고, 제 1 및 제 2 전압 레벨들은 선택된 셀 내에 저장된 데이터 콘텐트에 무관하고;
    제 1 및 제 2 전압 레벨들을 인가한 후, 선택된 메모리 셀이 접속된 비트 라인상 대응 전압이 전개되도록 하는 단계;
    선택된 메모리 셀의 데이터 콘텐트가 상기 다중 상태들의 제 1 서브세트 중 하나에 대응하는지를 결정하기 위하여 제 1 다수의 기준 값들에 대해 선택된 메모리 셀의 감지 노드에서 전개된 전압을 비교하는 단계를 포함하는 제 1 감지 작동을 수행하는 단계;
    제 1 감지 작동을 수행한 후, 선택된 메모리 셀이 접속되는 워드 라인에 제 3 전압 레벨을 인가하는 단계를 포함하고, 제 2 및 제 3 전압 레벨들은 다르고;
    제 3 전압 레벨을 인가한 후, 선택된 메모리 셀이 접속된 비트 라인상 대응 전압을 전개되도록 하는 단계; 및
    선택된 메모리 셀의 데이터 콘텐트가 상기 다중 상태들의 제 2 서브세트 중 하나에 대응하는지를 결정하기 위하여 제 2 다수의 기준 값들에 대해 선택된 메모리 셀의 감지 노드에서 전개된 전압을 비교하는 단계를 포함하는 제 2 감지 작동을 수행하는 단계를 포함하고, 상기 다중 상태들의 제 1 및 제 2 서브세트들은 별개이고 각각 다수의 상태들을 포함하는, 메모리 셀들 어레이 작동 방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 다수의 기준 값들은 동일한, 메모리 셀들 어레이 작동 방법.
  3. 제 1 항에 있어서, 상기 다중 상태들의 제 1 및 제 2 서브세트들은 오버랩핑되지 않는, 메모리 셀들 어레이 작동 방법.
  4. 제 1 항에 있어서, 상기 다중 상태들의 제 1 및 제 2 서브세트들의 결합은 상기 다중 상태들 모두 보다 적게 포함하는, 메모리 셀들 어레이 작동 방법.
  5. 제 1 항에 있어서, 제 1 감지 작동 후 및 제 2 감지 작동 전, 접속된 비트 라인을 통하여 선택된 메모리 셀의 감지 노드를 접지로 방전하는 단계를 더 포함하는, 메모리 셀들 어레이 작동 방법.
  6. 제 1 항에 있어서, 상기 감지 노드는 선택된 메모리 셀이 접속된 비트 라인에 대응하는, 메모리 셀들 어레이 작동 방법.
  7. 제 1 항에 있어서, 상기 감지 노드는 선택된 메모리 셀이 접속된 비트 라인에 대한 중간 노드인, 메모리 셀들 어레이 작동 방법.
  8. 제 1 항에 있어서, 상기 선택된 메모리 셀은 동시 감지 작동을 위하여 선택된 다수의 메모리 셀들 중 하나인, 메모리 셀들 어레이 작동 방법.
  9. 제 8 항에 있어서, 동시 감지 작동을 위하여 선택된 상기 다수의 메모리 셀들은 상기 워드 라인을 따라 형성되는, 메모리 셀들 어레이 작동 방법.
  10. 제 1 항에 있어서, 상기 어레이는 NAND 아키텍처를 가지는, 메모리 셀들 어레이 작동 방법.
  11. 제 10 항에 있어서, 상기 어레이는 모든 비트 라인 아키텍처를 가지는, 메모리 셀들 어레이 작동 방법.
  12. 제 1 항에 있어서, 상기 감지 작동들은 기입 작동의 검증 단계 동안 수행되 는, 메모리 셀들 어레이 작동 방법.
  13. 제 1 항에 있어서, 상기 감지 작동들은 판독 작동 동안 수행되는, 메모리 셀들 어레이 작동 방법.
  14. 제 1 항에 있어서, 제 1 및 제 2 감지 작동들에서 비트 라인을 따라 전개된 전압은 순차적으로 제 1 및 제 2 다수의 기준 값들 중 적어도 일부와 각각 비교되는, 메모리 셀들 어레이 작동 방법.
  15. 제 1 항에 있어서, 상기 제 1 및 제 2 감지 작동들에서 비트 라인을 따라 전개된 전압은 동시에 제 1 및 제 2 다수의 기준 값들 중 적어도 일부와 각각 비교되는, 메모리 셀들 어레이 작동 방법.
  16. 메모리 어레이로부터 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하기 위한 방법으로서,
    상기 다수의 메모리 셀들은 공통 워드 라인을 따라 접속되고, 공통 소스 라인에 접속된 소스들을 가지며, 별개의 비트 라인들을 따라 형성되고, 상기 방법은,
    대응 비트 라인들을 통하여 메모리 셀들을 접지로 방전하는 단계;
    추후 제 1 전압 레벨을 공통 소스 라인에 인가하는 단계;
    추후 제 2 전압 레벨을 워드 라인에 인가하는 단계;
    워드 라인에 제 2 전압 레벨을 인가하는 것에 응답하여, 메모리 셀들의 각각의 데이터 콘텐트가 상기 다중 상태들의 제 1 서브세트 중 하나에 대응하는지를 결정하는 단계;
    추후 제 3 전압 레벨을 워드 라인에 인가하는 단계를 포함하고, 상기 제 3 전압 레벨은 제 2 전압 레벨과 다르고; 및
    제 3 전압 레벨을 워드 라인에 인가하는 것에 응답하여, 메모리 셀들 각각의 데이터 콘텐트가 상기 다중 상태들의 제 2 서브세트 중 하나에 대응하는지를 결정하는 단계를 포함하고, 상기 다중 상태들의 제 1 및 제 2 서브세트들은 별개이고 각각 다수의 상태들을 포함하는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  17. 제 16 항에 있어서, 메모리 셀들 각각의 데이터 콘텐트가 상기 다중 상태의 제 1 또는 제 2 서브세트 중 하나에 대응하는지를 결정하는 단계는,
    대응 비트 라인들 각각에서 전압을 전개하도록 하는 단계; 및
    메모리 셀들의 데이터 콘텐트를 결정하기 위하여 다수의 기준 값들에 대해 비트 라인들을 따라 전개된 전압들을 비교하는 단계를 포함하는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  18. 제 16 항에 있어서, 상기 다중 상태들의 제 1 및 제 2 서브세트들은 오버랩핑되지 않는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  19. 제 16 항에 있어서, 상기 다중 상태들의 제 1 및 제 2 서브세트들의 결합은 모든 다중 상태들보다 적게 포함하는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  20. 제 16 항에 있어서, 상기 어레이는 NAND 아키텍처를 가지는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  21. 제 20 항에 있어서, 상기 어레이는 모든 비트 라인 아키텍처를 가지는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  22. 제 16 항에 있어서, 메모리 셀들의 각각의 데이터 콘텐트가 제 1 서브세트 중 하나에 대응하는지를 결정하는 단계 및 메모리 셀들의 각각의 데이터 콘텐트가 제 2 서브세트 중 하나에 대응하는지를 결정하는 단계는 기입 작동의 검증 단계 동안 수행되는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  23. 제 16 항에 있어서, 메모리 셀들의 각각의 데이터 콘텐트가 제 1 서브세트 중 하나에 대응하는지를 결정하는 단계 및 메모리 셀들의 각각의 데이터 콘텐트가 제 2 서브세트 중 하나에 대응하는지를 결정하는 단계는 판독 작동 동안 수행되는, 다수의 다중 상태 메모리 셀들의 상태를 동시에 결정하는 방법.
  24. 메모리 어레이로부터 다수의 다중 상태 메모리 셀들에 다중 상태 데이터를 동시에 기입하는 방법으로서,
    상기 다수의 메모리 셀들은 공통 워드 라인을 따라 접속되고, 공통 소스 라인에 접속된 소스들을 가지며, 별개의 비트 라인들을 따라 형성되고, 상기 방법은,
    상기 메모리 셀들의 각각의 대응 타겟 상태를 바탕으로 비트 라인 상에 비트 라인 단위로 상기 메모리 셀 각각에 주입된 전하량을 제어하면서 워드 라인에 공통 프로그래밍 펄스를 인가하는 단계;
    추후 검증 작동을 수행하는 단계를 포함하고, 상기 검증 작동 수행 단계는,
    대응 비트 라인들을 통하여 메모리 셀들을 접지에 방전하는 단계,
    추후 제 1 전압 레벨을 공통 소스 라인에 인가하는 단계를 포함하고;
    추후 제 2 전압 레벨을 워드 라인에 인가하는 단계;
    워드 라인에 제 2 전압 레벨을 인가하는 단계에 응답하여, 메모리 셀들의 각각의 데이터 콘텐트가 상기 다중 상태들의 제 1 서브세트 중 하나에 대응하는지를 결정하는 단계;
    추후 워드 라인에 제 3 전압 레벨을 인가하는 단계를 포함하고, 상기 제 3 전압 레벨은 제 2 전압 레벨과 다르고; 및
    워드 라인에 제 3 전압 레벨을 인가하는 단계에 응답하여, 메모리 셀들의 각각의 데이터 콘텐트가 상기 다중 상태들의 제 2 서브세트 중 하나에 대응하는지를 결정하는 단계를 포함하고, 상기 다중 상태들의 제 1 및 제 2 서브세트들은 별개이 고 다수의 상태들을 각각 포함하는, 다수의 다중 상태 메모리 셀들에 다중 상태 데이터 동시 기입 방법.
  25. 제 24 항에 있어서, 메모리 셀들의 각각의 데이터 콘텐트가 상기 다중 상태들의 제 1 또는 제 2 서브세트 중 하나에 대응하는지를 결정하는 단계는,
    대응 비트 라인들 각각에서 전압이 전개되도록 하는 단계; 및
    메모리 셀들의 데이터 콘텐트를 결정하기 위하여 다수의 기준 값들에 대해 비트 라인들을 따라 전개된 전압을 비교하는 단계를 포함하는, 다수의 다중 상태 메모리 셀들에 다중 상태 데이터 동시 기입 방법.
  26. 제 24 항에 있어서, 상기 메모리 셀들 각각의 대응 타겟 상태를 바탕으로 비트 라인 단위로 비트 라인 상 상기 메모리 셀의 각각에 주입된 전하량을 제어하는 단계는 상기 메모리 셀들 각각의 상기 대응 타겟 상태를 바탕으로 비트 라인 단위로 상기 비트 라인들 상에 전압 레벨을 설정하는 단계를 포함하는, 다수의 다중 상태 메모리 셀들에 다중 상태 데이터 동시 기입 방법.
  27. 제 24 항에 있어서, 상기 메모리 셀들 각각의 대응 타겟 상태를 바탕으로 비트 라인 단위로 비트 라인 상에 상기 메모리 셀 각각에 주입된 전하량을 제어하는 단계는 상기 메모리 셀들 각각의 상기 대응 타겟 상태를 바탕으로 비트 라인 단위로 상기 비트 라인들 상에 전류 제한을 설정하는 단계를 포함하는, 다수의 다중 상 태 메모리 셀들에 다중 상태 데이터 동시 기입 방법.
  28. 비휘발성 메모리로서,
    워드 라인들 및 비트 라인들을 따라 접속된 메모리 셀들의 어레이; 및
    판독 회로를 포함하고, 상기 판독 회로는,
    하나 이상의 선택된 메모리 셀들의 소스에 접속할 수 있는 사전 충전 회로;
    선택된 메모리 셀들이 접속되어 다수의 감지 전압들이 인가될 수 있는 워드 라인에 접속할 수 있는 워드 라인 구동 회로; 및
    하나 이상의 선택된 메모리 셀들 중 대응하는 하나 이상의 감지 노드들에 접속할 수 있는 감지 회로를 포함하고, 이로 인해 사전 충전 단계에서 선택된 메모리 셀들의 대응 감지 노드들은 접지로 방전될 수 있고, 감지 모드에서 다수의 감지 전압들에 응답하여 선택된 메모리 셀들의 대응 감지 노드들에서 전개되는 전압은 선택된 메모리 셀의 데이터 콘텐트가 상기 다중 상태들의 서브세트 중 하나에 대응하는지를 결정하기 위하여 다수의 기준 값들과 비교될 수 있고, 상기 서브세트는 하나 이상의 다중 상태들인, 비휘발성 메모리.
  29. 제 28 항에 있어서, 상기 동일한 다수의 기준 값들은 다수의 감지 전압들 중 하나 이상에 사용되는, 비휘발성 메모리.
  30. 제 28 항에 있어서, 상기 감지 노드들은 대응 선택된 메모리 셀이 접속되는 비트 라인에 대응하는, 비휘발성 메모리.
  31. 제 28 항에 있어서, 상기 감지 노드들은 대응 선택된 메모리 셀이 접속되는 비트 라인에 대한 중간 노드에 대응하는, 비휘발성 메모리.
  32. 제 28 항에 있어서, 상기 하나 이상의 선택된 메모리 셀들은 동시 감지 작동을 위하여 선택된 다수의 메모리 셀들인, 비휘발성 메모리.
  33. 제 32 항에 있어서, 동시 감지 작동을 위하여 선택된 상기 다수의 메모리 셀들은 상기 워드 라인을 따라 형성되는, 비휘발성 메모리.
  34. 제 28 항에 있어서, 상기 어레이는 NAND 아키텍처를 가지는, 비휘발성 메모리.
  35. 제 34 항에 있어서, 상기 어레이는 모든 비트 라인 아키텍처를 가지는, 비휘발성 메모리.
  36. 제 28 항에 있어서, 상기 판독 회로는 기입 작동들의 검증 단계 동안 사용되는, 비휘발성 메모리.
  37. 제 28 항에 있어서, 상기 판독 회로는 데이터 판독 작동들 동안 사용되는, 비휘발성 메모리.
  38. 제 28 항에 있어서, 상기 감지 회로는 다수의 기준 값들 중 적어도 몇몇에 대해 감지 모드의 감지 노드들에서 전개된 전압을 순차적으로 비교하는, 비휘발성 메모리.
  39. 제 28 항에 있어서, 상기 감지 회로는 다수의 기준 값들 중 적어도 몇몇에 대해 감지 모드의 감지 노드들에서 전개된 전압을 동시에 비교하는, 비휘발성 메모리.
  40. 제 28 항에 있어서,
    기입 회로를 더 포함하고, 상기 기입 회로는,
    선택된 메모리 셀들이 접속되어 프로그래밍 펄스가 인가될 수 있는 워드 라인에 접속할 수 있는 워드 라인 구동 회로; 및
    선택된 메모리 셀들이 상기 대응 메모리 셀들 각각의 대응 타겟 상태를 바탕으로 비트 라인 단위로 비트 라인 상 대응 메모리 셀들에 주입된 전하량을 제어하기 위하여 접속되는 대응 비트 라인들에 접속할 수 있는 비트 라인 레벨 제어 회로를 포함하는, 비휘발성 메모리.
  41. 제 40 항에 있어서, 상기 비트 라인 레벨 제어 회로는 선택된 메모리 셀들이 접속되는 대응 비트 라인들에 대한 데이터 종속 바이어싱 회로를 포함하는, 비휘발성 메모리.
  42. 제 40 항에 있어서, 상기 비트 라인 레벨은 선택된 메모리 셀들이 접속된 대응 비트 라인들에 대한 데이터 종속 전류 제한 회로를 포함하는, 비휘발성 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171630B2 (en) 2013-03-14 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7616481B2 (en) 2005-12-28 2009-11-10 Sandisk Corporation Memories with alternate sensing techniques
US7349264B2 (en) 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories
KR100923810B1 (ko) * 2007-02-22 2009-10-27 주식회사 하이닉스반도체 메모리 소자와 그 동작 방법
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
US11049557B2 (en) * 2019-07-19 2021-06-29 Macronix International Co., Ltd. Leakage current compensation in crossbar array

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08249893A (ja) * 1995-03-07 1996-09-27 Toshiba Corp 半導体記憶装置
US5602789A (en) * 1991-03-12 1997-02-11 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3476952B2 (ja) * 1994-03-15 2003-12-10 株式会社東芝 不揮発性半導体記憶装置
JP2697665B2 (ja) * 1995-03-31 1998-01-14 日本電気株式会社 半導体記憶装置及び半導体記憶装置からのデータ読み出し方法
US5687114A (en) * 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
JP4246831B2 (ja) * 1999-02-08 2009-04-02 株式会社東芝 半導体集積回路装置のデータ判別方法
US6259627B1 (en) * 2000-01-27 2001-07-10 Multi Level Memory Technology Read and write operations using constant row line voltage and variable column line load
US7630237B2 (en) * 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171630B2 (en) 2013-03-14 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device

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