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KR20080087539A - 데이터 구동장치, 이를 갖는 표시장치 및 데이터구동장치의 구동방법 - Google Patents

데이터 구동장치, 이를 갖는 표시장치 및 데이터구동장치의 구동방법 Download PDF

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KR20080087539A
KR20080087539A KR1020070029931A KR20070029931A KR20080087539A KR 20080087539 A KR20080087539 A KR 20080087539A KR 1020070029931 A KR1020070029931 A KR 1020070029931A KR 20070029931 A KR20070029931 A KR 20070029931A KR 20080087539 A KR20080087539 A KR 20080087539A
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KR
South Korea
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voltage
pixel
output
pixel voltage
output terminal
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김동규
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삼성전자주식회사
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Publication date
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Abstract

데이터 구동장치, 이를 갖는 표시장치 및 데이터 구동장치의 구동방법에서, 입력부는 외부로부터 디지털 형태의 영상 데이터 신호를 입력받고, 컨버터부는 입력부로부터의 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환한다. 출력 버퍼부는 컨버터부로부터 데이터 전압을 증폭시킨다. 전압 분할부는 출력 버퍼부에 의해서 증폭된 데이터 전압을 근거로 하여 서로 다른 전압 레벨을 갖는 두 개 이상의 화소전압을 출력한다. 따라서, 데이터 구동장치로부터 출력되는 화소전압의 개수를 늘리기 위해 출력 버퍼부 및 컨버터부의 사이즈를 증가시키는 것을 방지할 수 있다.

Description

데이터 구동장치, 이를 갖는 표시장치 및 데이터 구동장치의 구동방법{DATA DRIVING DEVICE, DISPLAY APPARATUS HAVING THE SAME AND METHOD OF DRIVING THE DATA DRIVING DEVICE}
도 1은 본 발명의 일 실시예에 따른 데이터 구동장치의 블럭도이다.
도 2는 도 1에 도시된 출력 버퍼부와 전압 분할부의 일부분을 나타낸 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 출력 버퍼부와 전압 분할부의 일부분을 나타낸 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 데이터 구동장치의 블럭도이다.
도 5는 도 4에 도시된 전압 분할부와 출력 버퍼부의 일부분을 나타낸 회로도이다.
도 6은 도 4에 도시된 전압 분할부의 다른 실시예를 나타낸 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 액정표시장치의 블럭도이다.
도 8은 도 7에 도시된 표시부와 데이터 구동부의 일부분을 나타낸 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 데이터 구동장치 110, 210 : 쉬프트 레지스터
120, 220 : 입력 레지스터 130, 230 : 스토리지 레지스터
140, 240 : 입력부 150, 250 : D/A 컨버터부
160, 270 : 출력 버퍼부 170, 260 : 전압 분할부
300 : 타이밍 제어부 400 : 감마전압 발생부
500 : 게이트 구동부 600 : 표시부
700 : 표시장치
본 발명은 데이터 구동장치, 이를 갖는 표시장치 및 데이터 구동방법에 관한 것으로, 더욱 상세하게는 S-PVA 모드 표시장치에 이용될 수 있는 데이터 구동장치, 이를 갖는 표시장치 및 데이터 구동방법에 관한 것이다.
액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다. 액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다.
액정표시장치는 다른 표시장치에 비하여 시야각 성능이 열세하다. 이러한 시야각 문제를 개선하기 위하여, 그 동안 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 등의 액정표시장치 구동 방식이 제안되었다.
이 중 S-PVA 모드 액정표시장치는 다수의 화소를 포함하고, 다수의 화소 각각에는 메인 및 서브화소가 구비된다. 한 화소에 서로 다른 그레이를 갖는 도메인을 형성하기 위하여 메인 및 서브화소에는 서로 다른 전압 레벨을 갖는 메인 및 서브 화소전압이 각각 인가되는 메인 및 서브 화소전극이 각각 구비된다. 이때, 액정표시장치를 바라보는 사람의 눈은 메인 및 서브 화소전압의 중간값을 인식하므로, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성을 개선할 수 있다.
S-PVA 모드 액정표시장치는 구동방식에 따라서 CC(Coupling Capacitor)-타입과 TT(Two Transistor)-타입으로 구분된다. CC-타입은 메인 화소전극과 서브 화소전극과의 사이에 커플링 커패시터를 추가하여 서브 화소전극으로 인가되는 데이터 전압을 전압 강하시켜 메인 화소전압보다 낮은 전압을 서브 화소전압으로써 인가하는 구동방식이다. TT-타입은 두 개의 트랜지스터를 이용하여 메인 및 서브 화소전극에 각각 서로 다른 전압레벨을 갖는 메인 및 서브 픽셀전압을 각각 인가하는 구동방식이다.
TT-타입은 하나의 화소가 두 개의 게이트 라인과 하나의 데이터 라인에 연결되는 2G-1D 타입과 하나의 화소가 하나의 게이트 라인과 두 개의 데이터 라인에 연결되는 1G-2D 타입으로 구분된다. 1G-2D 타입의 경우, 데이터 구동장치로부터 메인 및 서브 픽셀 전압이 동시에 출력되어야 하므로, 데이터 구동장치의 사이즈는 2G-1D 타입의 경우보다 두 배로 증가하게 되고, 그 결과 데이터 구동장치의 제조 원가 가 상승한다.
따라서, 본 발명의 목적은 메인 및 서브 화소전압을 동시에 출력하여 1G-2D 타입 S-PVA 모드 표시장치에 이용되며, 전체적인 사이즈를 감소시키기 위한 데이터 구동장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 데이터 구동장치를 채용하는 표시장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 데이터 구동장치를 구동하는데 적용되는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 데이터 구동장치는 입력부, 컨버터부, 출력 버퍼부 및 전압 분할부로 이루어진다. 상기 입력부는 외부로부터 디지털 형태의 영상 데이터 신호를 입력받고, 상기 컨버터부는 상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환한다. 상기 출력 버퍼부는 상기 컨버터부로부터 상기 데이터 전압을 입력받아서 상기 데이터 전압을 증폭시킨다. 상기 전압 분할부는 상기 출력 버퍼부로부터 증폭된 상기 데이터 전압을 입력받아서, 서로 다른 전압 레벨을 갖는 다수의 화소전압을 출력한다.
본 발명의 실시예에 따른 데이터 구동장치는 입력부, 컨버터부, 전압 분할부 및 출력 버퍼부를 포함한다. 상기 입력부는 외부로부터 디지털 형태의 영상 데이터 신호를 입력받고, 상기 컨버터부는 상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 제1 화소전압으로 변환한다. 상기 전압 분할부는 상기 컨버터로부터의 상기 제1 화소전압을 출력하고, 상기 컨버터로부터의 상기 제1 화소전압을 근거로하여 상기 제1 화소전압과 다른 전압레벨을 갖는 제2 화소전압을 출력한다. 상기 출력 버퍼부는 상기 전압 분할부로부터의 상기 제1 및 제2 화소전압을 증폭하여 출력한다.
본 발명의 실시예에 따른 표시장치는 게이트 구동부, 데이터 구동부 및 표시부를 포함한다. 상기 게이트 구동부는 게이트 신호를 순차적으로 발생하고, 상기 데이터 구동부는 서로 다른 전압레벨을 갖는 제1 및 제2 화소전압을 동시에 출력한다. 상기 표시부는 다수의 화소부로 이루어져 영상을 표시하고, 상기 다수의 화소부 각각은 서로 다른 계조를 표시하는 제1 및 제2 화소로 이루어지고, 상기 제1 및 제2 화소는 상기 게이트 신호에 응답하여 상기 제1 및 제2 화소전압을 각각 입력받는다.
상기 데이터 구동부는 입력부, 컨버터부, 출력 버퍼부 및 전압 분할부로 이루어진다. 상기 입력부는 디지털 형태의 영상 데이터 신호를 입력받고, 상기 컨버터부는 감마 기준 전압을 근거로하여 상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환한다. 상기 출력 버퍼부는 상기 컨버터부로부터 상기 데이터 전압을 입력받아서 상기 데이터 전압을 증폭시킨다. 상기 전압 분할부는 상기 출력 버퍼부로부터의 증폭된 상기 데이터 전압을 근거로하여 다수의 화소전압을 출력한다.
본 발명에 따른 데이터 구동장치의 구동방법에 따르면, 외부로부터 디지털 형태의 영상 데이터 신호가 입력되면, 상기 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환한다. 다음으로, 상기 데이터 전압을 증폭시키고, 증폭된 상기 데이터 전압을 서로 다른 전압 레벨을 갖는 다수의 화소전압으로 분할하여 출력한다.
본 발명에 따른 데이터 구동장치의 구동방법에 따르면, 외부로부터 디지털 형태의 영상 데이터 신호가 입력되면, 상기 영상 데이터 신호를 아날로그 형태의 제1 화소전압으로 변환한다. 다음으로, 상기 제1 화소전압을 출력하고, 상기 제1 화소전압을 근거로하여 상기 제1 화소전압과 다른 전압레벨을 갖는 제2 화소전압을 출력한다. 이후, 상기 제1 및 제2 화소전압을 증폭하여 출력한다.
이러한 데이터 구동장치, 이를 갖는 표시장치 및 데이터 구동방법에 따르면, 하나의 데이터 전압을 근거로하여 서로 다른 전압레벨을 갖는 메인 및 서브 화소전압을 출력하는 전압 분할부가 D/A 컨버터부의 후단 또는 출력 버퍼부의 후단에 구비됨으로써, D/A 컨버터부의 사이즈를 감소시킬 수 있고, 출력 버퍼부에 구비되는 오피 엠프의 개수를 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 데이터 구동장치의 블럭도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 데이터 구동장치(100)는 입력부(140), D/A 컨버터부(150), 출력 버퍼부(160) 및 전압 분할부(170)를 포함한다.
상기 입력부(140)는 쉬프트 레지스터(110), 입력 레지스터(120) 및 스토리지 레지스터(130)로 이루어진다. 상기 쉬프트 레지스터(110)는 서로 종속적으로 연결된 다수의 스테이지로 이루어지고, 상기 데이터 구동장치(100)의 외부로부터 수평 동기 신호(Hsync) 및 수평 클럭 신호(HCLK)를 입력받는다. 상기 쉬프트 레지스터(110)는 상기 수평 동기 신호(Hsync)에 응답하여 동작을 개시하고, 상기 다수의 스테이지는 순차적으로 턴-온되어 상기 수평 클럭 신호(HCLK)의 하이 구간을 출력신호로써 상기 입력 레지스터(120)로 순차적으로 제공한다.
상기 입력 레지스터(120)는 상기 데이터 구동장치(100)의 외부로부터 디지털 형태의 영상 데이터 신호(R, G, B)를 입력받는다. 상기 입력 레지스터(120)는 상기 수평 클럭 신호(HCLK)에 동기하여 상기 영상 데이터 신호(R, G, B)를 순차적으로 저장한다. 결과적으로, 상기 입력 레지스터(120)에는 한 라인 분량의 영상 데이터 신호(이하, 제1 내지 제n 영상 데이터 신호)(D1 ~ Dn)가 저장된다. 본 발명의 일 예로, 상기 제1 내지 제n 영상 데이터 신호(D1 ~ Dn) 각각은 10 비트로 이루어진다.
이후, 상기 입력 레지스터(120)에 저장된 제1 내지 제n 영상 데이터 신호(D1 ~ Fn)는 동시에 출력되어 상기 스토리지 레지스터(130)에 저장된다.
상기 D/A 컨버터부(150)는 상기 스토리지 레지스터(130)로부터 상기 제1 내지 제n 영상 데이터 신호(D1 ~ Dn)를 입력받고, 상기 데이터 구동장치(100)의 외부로부터 제1 내지 제i 감마 기준 전압(VGMMA1 ~ VGMMAi)을 입력받는다. 상기 D/A 컨버터부(150)는 상기 제1 내지 제i 감마 기준 전압(VGMMA1 ~ VGMMAi)을 근거로하여 상기 제1 내지 제n 영상 데이터 신호(D1 ~ Dn)를 아날로그 형태의 제1 내지 제n 메인 화소전압(Va1 ~ Van)으로 변환한다.
상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)은 상기 출력 버퍼부(160)로 제공되고, 상기 출력 버퍼부(160)는 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)을 증폭한다.
상기 전압 분할부(170)는 상기 출력 버퍼부(160)로부터 증폭된 제1 내지 제n 메인 화소전압(Va1 ~ Van)을 입력받고, 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)을 출력하고, 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van) 각각과 다른 전압 레벨을 갖는 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)을 출력한다. 구체적으로, 상기 전압 발생부(170)는 n개의 메인 화소전압을 입력받아서 n개의 메인 화소전압과 n개의 서브 화소전압을 출력한다.
도 2는 도 1에 도시된 출력 버퍼부와 전압 분할부의 일부분을 나타낸 회로도이다.
도 1에 도시된 출력 버퍼부(160)는 제1 내지 제n 메인 화소전압(Va1 ~ Van)을 각각 증폭시키기 위해서 제1 내지 제n 오피 엠프로 이루어진다. 그러나, 도 2에서는 제1 메인 화소전압(Va1)을 증폭시키는 제1 오피 엠프(Op1)만을 도시하여 설명하고, 나머지 n-1개의 오피 엠프에 대해서는 설명을 생략한다.
도 2를 참조하면, 제1 오피 엠프(Op1)는 상기 제1 메인 화소전압(Va1)을 입력받아서 소정 레벨만큼 증폭시켜서 출력한다. 증폭된 상기 제1 메인 화소전압(Va1)은 전압 분할부(170)로 인가된다.
상기 전압 분할부(170)는 상기 제1 메인 화소전압을 출력하는 제1 출력단자(A1) 및 상기 제1 메인 화소전압(Va1)보다 낮은 전압레벨을 갖는 제1 서브 화소전압(Vb1)을 출력하는 제2 출력단자(A2)를 포함한다. 상기 전압 분할부(170)는 상기 제1 서브 화소전압(Vb1)을 생성하기 위해 상기 제1 오피 엠프(Op1)에 연결된 제1 및 제2 저항(R1, R2)을 포함한다. 도 2에 도시하지는 않았지만, 상기 전압 분할부(170)는 나머지 n-1개의 오피 엠프 각각에 전기적으로 연결된 n-1개의 제1 및 제2 저항(R1, R2)을 더 구비할 수 있다.
상기 제1 및 제2 저항(R1, R2)은 상기 제1 오피 엠프(Op1)의 출력단자(Out)와 전압입력단자(Vin)와의 사이에서 직렬 연결된다. 본 발명의 일 예로, 상기 전압입력단자에는 공통전압(Vc)이 인가된다.
상기 전압 분할부(170)의 제1 출력단자(A1)는 상기 제1 오피 엠프(Op1)의 출력단자(Out)에 전기적으로 연결되고, 제2 출력단자(A2)는 상기 제1 및 제2 저항이 연결된 노드(Nd)에 전기적으로 연결된다. 따라서, 상기 제1 출력단자(A1)에서는 상기 제1 오피 엠프(Op1)으로부터 제공된 상기 제1 메인 화소전압(Va1)이 그대로 출력되고, 상기 제2 출력단자(A2)에서는 상기 제1 및 제2 저항(R1, R2)에 의해서 상기 제1 메인 화소전압(Va1)이 전압 분배되어, 상기 제1 메인 화소전압(Va1)보다 낮은 전압레벨을 갖는 상기 제1 서브 화소전압(Vb1)이 출력된다.
상기 제1 서브 화소전압(Vb1)은 다음 <수학식 1>을 만족한다.
Figure 112007024066548-PAT00001
여기서, Vb1은 상기 제1 서브 화소전압이고, Va1은 상기 제1 메인 화소전압이며, Vc는 상기 공통전압이고, R1는 상기 제1 저항이며, R2는 상기 제2 저항이다.
<수학식 1>에 나타난 바와 같이, 상기 제1 및 제2 저항(R1, R2)의 비에 의해서 전압 분배되어, 상기 제1 서브 화소전압(Vb1)은 상기 제1 메인 화소전압(Va1)보다 낮은 전압 레벨을 갖는다. 본 발명의 일 실시예에서, 상기 제1 및 제2 저항(R1, R2)의 크기는 상기 제1 서브 화소전압(Vb1)이 상기 제1 메인 화소전압(Va1)보다 약 0.7배 작은 전압 레벨을 갖도록 설정될 수 있다. 그러나, 상기 제1 서브 화소전압(Vb1)의 전압레벨은 여기에 한정되지 않고, 상기 제1 메인 화소전압(Va1)보다 낮은 전압레벨 범위에서 다양하게 변화될 수 있다.
다시 도 1을 참조하면, D/A 컨버터부(150)와 출력 버퍼부(160) 각각에는 n개의 출력단자가 구비되지만, 상기 전압 분할부(170)에는 제1 내지 제n 메인 화소전압(Va1 ~ Van), 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)을 출력하기 위한 2n개의 출력단자가 구비된다. 구체적으로, 상기 전압 분할부(170)는 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)을 n개의 출력단자로 출력하고, 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)보다 각각 낮은 전압레벨을 갖는 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)을 나머지 n개의 출력단자로 출력한다.
결과적으로, n개의 영상 데이터 신호를 입력받아서 2n개의 화소전압을 출력 하는 상기 데이터 구동장치(100)에서, 상기 입력부(140), 상기 D/A 컨버터부(150), 상기 출력 버퍼부(160) 각각의 사이즈가 증가하는 것을 방지할 수 있고, 상기 출력 버퍼부(160)에 구비되는 오피 엠프의 개수를 감소시킬 수 있음으로써, 상기 데이터 구동장치(100)의 제조 원가를 절감할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 출력 버퍼부와 전압 분할부의 일부분을 나타낸 회로도이다. 단, 도 3에 도시된 구성요소 중 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다. 또한, 도 3에서는 제1 메인 화소전압(Va1)을 증폭시키는 제1 오피 엠프(Op1) 및 상기 제1 오피 엠프(Op1)에 연결된 제1 및 제2 커패시터(C1,, C2)만을 도시하여 설명하고, 나머지 n-1개의 오피 엠프에 대해서는 설명을 생략한다.
도 3을 참조하면, 전압 분할부(175)는 출력 버퍼부(160)에 구비된 제1 오피 엠프(Op1)의 출력단자(Out)와 전압입력단자(Vin) 사이에서 서로 직렬 연결된 제1 및 제2 커패시터(C1, C2)를 포함한다.
상기 전압 분할부(175)의 제1 출력단자(A1)는 상기 오피 엠프(Op1)의 출력단자(Out)에 전기적으로 연결되고, 제2 출력단자(A2)는 상기 제1 및 제2 커패시터(C1, C2)가 연결된 노드(Nd)에 전기적으로 연결된다. 따라서, 상기 제1 출력단자(A1)에서는 상기 제1 오피 엠프(Op1)의 출력단자를 통해 출력된 제1 메인 화소전압(Va1)이 그대로 출력되고, 상기 제2 출력단자(A2)에서는 상기 제1 및 제2 커패시터(C1, C2)에 의해서 상기 제1 메인 화소전압(Va1)이 전압 분배되어, 상기 제1 메인 화소전압(Va1)보다 낮은 전압레벨을 갖는 제1 서브 화소전압(Vb1)이 출력된다.
구체적으로, 상기 제1 서브 화소전압(Vb1)은 다음 <수학식 2>를 만족한다.
Figure 112007024066548-PAT00002
여기서, Vb1은 상기 제1 서브 화소전압이고, Va1은 상기 제1 메인 화소전압이며, Vc는 상기 공통전압이고, C1는 상기 제1 커패시터이며, C2는 상기 제2 커패시터이다.
<수학식 2>에 나타난 바와 같이, 상기 제1 및 제2 커패시터(C1, C2)의 비에 의해서 전압 분배되어, 상기 제1 서브 화소전압(Vb1)은 상기 제1 메인 화소전압(Va1)보다 낮은 전압 레벨을 갖는다. 본 발명의 일 실시예에서, 상기 제1 및 제2 커패시터(C1, C2)의 크기는 상기 제1 서브 화소전압(Vb1)이 상기 제1 메인 화소전압(Va1)보다 약 0.7배 작은 전압 레벨을 갖도록 설정될 수 있다. 그러나, 상기 제1 서브 화소전압(Vb1)의 전압레벨은 여기에 한정되지 않고, 상기 제1 메인 화소전압(Va1)보다 낮은 전압레벨 범위에서 다양하게 변화될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 데이터 구동장치의 블럭도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 데이터 구동장치(200)는 입력부(240), D/A 컨버터부(250), 전압 분할부(260) 및 출력 버퍼부(270)를 포함한다. 상기 입력부(240)는 쉬프트 레지스터(210), 입력 레지스터(220) 및 스토리지 레지스터(230)로 이루어져 제1 내지 제n 영상 데이터 신호(D1 ~ Dn)를 출력한다. 상기 D/A 컨버터부(250)는 상기 제1 내지 제n 영상 데이터 신호(D1 ~ Dn)를 입력받 고, 제1 내지 제i 감마 기준전압(VGMMA1 ~ VGMMAi)을 근거로하여 제1 내지 제n 메인 화소전압(Va1 ~ Van)으로 변환하여 출력한다.
상기 입력부(240) 및 상기 D/A 컨버터부(250)는 도 1에 도시된 입력부(140) 및 D/A 컨버터부(150)와 각각 동일한 구성으로 이루어져 동일한 기능을 수행하므로, 도 5에서는 상기 입력부(240) 및 D/A 컨버터부(250)에 대한 구체적인 설명은 생략한다.
상기 전압 분할부(260)는 상기 D/A 컨버터(250)로부터 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)을 입력받아서, 제1 내지 제n 메인 화소전압(Va1 ~ Van) 및 상기 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)을 출력한다. 상기 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)은 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)보다 각각 소정의 전압레벨만큼 낮은 전압레벨을 갖는다.
상기 출력 버퍼부(270)는 상기 전압 발생부(260)로부터 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van) 및 상기 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)을 입력받아서, 소정의 전압레벨만큼 증폭시킨다.
도 5는 도 4에 도시된 전압 분할부와 출력 버퍼부의 일부분을 나타낸 회로도이다.
도 5를 참조하면, 전압 분할부(260)는 전압입력단자(Vin)와 D/A 컨버터부(250)의 출력단자(Out) 사이에서 서로 직렬 연결된 제1 및 제2 저항(R1, R2)으로 이루어진다. 상기 D/A 컨버터부(250)의 출력단자(Out)를 통해 제1 메인 화소전 압(Va1)이 인가되고, 상기 D/A 컨버터부(250)의 출력단자(Out)는 상기 전압 분할부(260)의 제1 출력단자(A1)에 연결된다. 상기 제2 및 제2 저항(R1, R2)이 연결된 노드(Nd)에는 상기 전압 분할부(260)의 제2 출력단자(A2)가 연결된다.
따라서, 상기 제1 출력단자(A1)에서는 상기 D/A 컨버터부(250)로부터 제공된 상기 제1 메인 화소전압(Va1)이 그대로 출력되고, 상기 제2 출력단자(A2)에서는 상기 제1 및 제2 저항(R1, R2)에 의해서 전압 분배되어 상기 제1 메인 화소전압(Va1)이 전압 분배되어 상기 제1 메인 화소전압(Va1)보다 낮은 전압 레벨을 갖는 제1 서브 화소전압(Vb1)이 출력된다.
출력 버퍼부(270)는 상기 전압 분할부(260)의 제1 출력단자(A1)에 연결된 제1 메인 오피엠프(Op1-1) 및 상기 전압 분할부(260)의 제2 출력단자(A2)에 연결된 제1 서브 오피엠프(Op1-2)로 이루어진다. 상기 제1 메인 오피엠프(Op1-1)는 상기 전압 분할부(260)로부터 상기 제1 메인 화소전압(Va1)을 입력받아서 증폭시키고, 상기 제1 서브 오피엠프(Op1-2)는 상기 전압 분할부(260)로부터 상기 제1 서브 화소전압(Vb1)을 입력받아서 증폭시킨다.
본 발명의 다른 실시예에서와 같이, 상기 전압 분할부(260)를 상기 D/A 컨버터부(250)와 상기 출력 버퍼부(270)와의 사이에 구비함으로써, 상기 D/A 컨버터부(250)로부터 출력되는 화소전압의 개수가 상기 출력 버퍼부(270)로부터 출력되는 화소전압의 개수보다 1/2로 감소된다. 따라서, 상기 D/A 컨버터부(250)의 사이즈가 감소되고, 그 결과 상기 데이터 구동장치(200)의 사이즈를 감소시킬 수 있고, 상기 데이터 구동장치(200)의 제조 원가를 절감할 수 있다.
도 6은 도 4에 도시된 전압 분할부의 다른 실시예를 나타낸 회로도이다. 단, 도 6에 도시된 구성요소 중 도 5에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 전압 분할부(265)는 D/A 컨버터부(250, 도 4에 도시됨)의 출력단자(Out)와 전압입력단자(Vin) 사이에서 서로 직렬 연결된 제1 및 제2 커패시터(C1, C2)로 이루어진다.
상기 전압 분할부(265)는 D/A 컨버터부(250)로부터 제1 메인 화소전압(Va1)을 입력받고, 제1 출력단자(A1)를 통해 상기 제1 메인 화소전압(Va1)을 출력한다. 또한, 상기 전압 분할부(265)는 상기 제1 및 제2 커패시터(C1, C2)에 의해서 상기 제1 메인 화소전압(Va1)이 전압 분배되어 상기 제1 메인 화소전압(Va1)보다 낮은 전압 레벨을 갖는 제1 서브 화소전압(Vb1)을 제2 출력단자(A2)로 출력한다.
상기 전압 분할부(265)로부터 출력된 상기 제1 메인 화소전압(Va1)과 상기 제1 서브 화소전압(Vb)은 상기 출력 버퍼부(270)에 구비된 제1 메인 오피엠프(Op1-1)와 제1 서브 오피엠프(Op1-2)에 의해서 각각 증폭된 후 출력된다.
도 1 내지 도 6에 도시된 바와 같이, 앞서 설명된 전압 분할부들(170, 175, 260, 265)은 n개의 화소전압을 입력받아서 2n개의 화소전압으로 분할하여 출력하였다. 그러나, 앞서 설명된 전압 분할부들(170, 175, 260, 265) 각각에 구비된 직렬 연결된 저항 또는 커패시터의 개수를 증가시킴으로써, 입력된 화소전압의 개수보다 3배 또는 그보다 많은 개수의 화소전압으로 분할하여 출력할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 액정표시장치의 블럭도이고, 도 8은 도 7에 도시된 표시부와 데이터 구동부의 일부분을 나타낸 회로도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치(700)는 타이밍 제어부(300), 데이터 구동부(105), 감마전압 발생부(400), 게이트 구동부(500) 및 표시부(600)를 포함한다.
상기 타이밍 제어부(300)는 외부로부터 디지털 형태의 영상 데이터 신호(R, G, B)와 각종 제어신호를 입력받는다. 상기 타이밍 제어부(300)는 상기 영상 데이터 신호(R, G, B)를 RSDS 디지털 신호전송 방식으로 상기 데이터 구동부(105)로 제공한다. 상기 타이밍 제어부(300)는 상기 각종 제어신호를 근거로 하여 상기 데이터 구동부(105)와 상기 게이트 구동부(500)를 동작시키는데 필요한 제어신호(예를 들어, 수평동기신호(Hsync), 수평클럭신호(HCLK), 수직개시신호(STV), 클럭(SKV) 및 클럭바(CKVB) 신호)를 출력한다.
본 발명의 일 예로, 상기 감마전압 발생부(400)는 저항 스트링 구조로 이루어지고, 구동전압(VDD)을 입력받아서 순차적으로 동일한 전압레벨만큼 증가되는 제1 내지 제i 감마기준전압(VGMMA1 ~ VGMMAi)을 출력한다. 상기 감마기준전압 발생부(400)로부터 출력된 상기 제1 내지 제i 감마기준전압(VGMMA1 ~ VGMMAi)은 상기 데이터 구동부(105)로 제공된다.
상기 타이밍 제어부(300)로부터 생성된 수평동기신호(Hsync) 및 수평클럭신호(HCLK)는 상기 데이터 구동부(105)로 인가되고, 상기 데이터 구동부(105)는 상기 수평동기신호(Hsync) 및 수평클럭신호(HCLK)에 동기하여 상기 타이밍 컨트롤러(300)로부터 상기 영상 데이터 신호(R, G, B)를 입력받는다.
상기 데이터 구동부(105)는 상기 타이밍 제어부(300)로부터 한 라인 분량의 영상 데이터 신호(R, G, B, 여기서, 한 라인 분량의 영상 데이터 신호는 n개의 영상 데이터 신호임)를 입력받아서 2n개의 화소전압을 출력한다. 구체적으로, 상기 데이터 구동부(105)는 상기 n개의 영상 데이터 신호(R, G, B)를 입력받고, 상기 제1 내지 제i 감마기준전압(VGMMA1 ~ VGMMAi)을 근거로하여 상기 n개의 영상 데이터 신호(R, G, B)를 아날로그 형태로 컨버팅하여 제1 내지 제n 메인 화소전압(Va1 ~ Van)을 출력한다. 동시에 상기 데이터 구동부(105)는 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van)보다 낮은 전압레벨을 갖는 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)을 출력한다.
상기 데이터 구동부(105)는 도 1에 도시된 데이터 구동장치(100)와 동일한 구성으로 이루어지므로, 도 8에 도시된 데이터 구동부(105)에 대한 구체적인 설명은 생략하기로 한다.
상기 게이트 구동부(500)는 상기 수직개시신호(STV)에 응답하여 동작을 개시하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터의 각 스테이지는 상기 클럭 및 클럭바 신호(CKV, CKVB)에 응답하여 순차적으로 턴-온되면서 게이트 온 전압(Von) 레벨을 갖는 게이트 신호를 순차적으로 출력한다.
상기 표시부(600)는 제1 내지 제2n 데이터 라인(DL1 ~ DL2n), 제1 내지 제m 게이트 라인(GL1 ~ GLm)을 포함한다. 상기 제1 내지 제2n 데이터 라인(DL1 ~ DL2n)은 상기 제1 내지 제m 게이트 라인(GL1 ~ GLm)과 절연되게 교차한다. 상기 표시부(600)에는 상기 제1 내지 제2n 데이터 라인(DL1 ~ DL2n), 제1 내지 제m 게이트 라인(GL1 ~ GLm)에 의해서 매트릭스 형태로 다수의 화소영역이 정의된다.
도 8에 도시된 바와 같이, 각 화소영역에는 메인 화소 및 서브 화소가 구비된다. 본 발명의 일 예로, (m×1)번째 화소영역에 구비된 메인 화소(P1-1)는 제1 데이터 라인(DL1)과 제m 게이트 라인(GLm)에 전기적으로 연결되고, 상기 (m×1)번째 화소영역에 구비된 서브 화소(P2-1)는 제2 데이터 라인(DL2)과 상기 제m 게이트 라인(GLm)에 전기적으로 연결된다.
상기 메인 화소(P1-1)는 제1 박막 트랜지스터(T1), 메인 액정 커패시터(H-Clc), 메인 스토리지 커패시터(H-Cst)로 이루어지고, 상기 서브 화소(P2-1)는 제2 서브 박막 트랜지스터(T2), 서브 액정 커패시터(L-Clc) 및 서브 스토리지 커패시터(L-Cst)로 이루어진다.
상기 제1 내지 제2n 데이터 라인(DL1 ~ DL2n)은 상기 데이터 구동부(105)와 전기적으로 연결되어 상기 제1 내지 제n 메인 화소전압(Va1 ~ Van), 제1 내지 제n 서브 화소전압(Vb1 ~ Vbn)을 입력받는다. 본 발명의 일 예로, 상기 제1 및 제2 데이터 라인(DL1, DL2)은 상기 제1 메인 화소전압(Va1) 및 상기 제1 서브 화소전압(Vb1)을 각각 입력받는다.
도 8을 참조하면, 데이터 구동부(105)의 제1 및 제2 출력단자(A1, A2)는 상기 제1 및 제2 화소(P1-1, P2-1)에 상기 제1 메인 화소전압(Va1) 및 상기 제1 서브 화소전압(Vb1)을 각각 인가하기 위해서 상기 제1 및 제2 데이터 라인(DL1, DL2)에 전기적으로 연결된다.
상기 제1 출력단자(A1)는 제1 오피엠프(Op1)의 출력단자(Out)에 전기적으로 연결되므로, 상기 제1 출력단자(A1)에서는 상기 제1 오피엠프(Op1)로부터 출력된 제1 메인 화소전압(Va1)이 그대로 출력된다. 상기 제2 출력단자(A2)는 제1 및 제2 저항(R1, R2)이 연결된 노드(Nd)에 전기적으로 연결되므로, 상기 제2 출력단자(A2)에서는 상기 제1 및 제2 저항(R1, R2)에 의해서 상기 제1 메인 화소전압(Va1)이 전압 분배되어 상기 제1 메인 화소전압(Va1)보다 낮은 전압레벨을 갖는 제1 서브 화소전압(Vb1)이 출력된다.
따라서, 본 발명에 따른 데이터 구동부(105)는 하나의 화소영역에 구비된 두 개의 화소를 구동하기 위해서 하나의 오피 엠프만을 구비하므로, 상기 출력 버퍼부(160)의 사이즈를 감소시킬 수 있고, 그 결과 상기 표시장치(700)의 원가를 절감할 수 있다.
이와 같은 데이터 구동장치, 이를 갖는 표시장치 및 데이터 구동방법에 따르면, SPVA 모드로 동작하는 표시장치에 이용되는 데이터 구동장치는 하나의 데이터 전압을 근거로하여 서로 다른 전압레벨을 갖는 메인 및 서브 화소전압을 출력하는 전압 분할부를 구비한다. 전압 분할부의 위치는 D/A 컨버터부의 후단 또는 출력 버퍼부의 후단에 구비될 수 있다.
따라서, D/A 컨버터부의 사이즈를 감소시킬 수 있고, 출력 버퍼부에 구비되 는 오피 엠프의 개수를 감소시킬 수 있음으로써, 데이터 구동장치의 전체 사이즈를 줄일 수 있고 및 제조 원가를 절감할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 외부로부터 디지털 형태의 영상 데이터 신호를 입력받는 입력부;
    상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하는 컨버터부;
    상기 컨버터부로부터 상기 데이터 전압을 입력받아서 증폭시키는 출력 버퍼부; 및
    상기 출력 버퍼부로부터 증폭된 상기 데이터 전압을 입력받아서, 서로 다른 전압 레벨을 갖는 다수의 화소전압을 출력하는 전압 분할부를 포함하는 것을 특징으로 하는 데이터 구동장치.
  2. 제1항에 있어서, 상기 전압 분할부는,
    상기 데이터 전압을 출력하는 상기 출력 버퍼부의 출력단자와 전압입력단자 사이에 직렬 연결된 제1 및 제2 저항;
    상기 출력 버퍼부의 출력단자에 연결되어 상기 데이터 전압을 제1 화소전압으로써 출력하는 제1 출력단자; 및
    상기 제1 및 제2 저항이 연결된 노드에 전기적으로 연결되어 상기 제1 화소전압보다 낮은 전압레벨을 갖는 제2 화소전압을 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 데이터 구동장치.
  3. 제2항에 있어서, 상기 제2 화소전압은,
    Figure 112007024066548-PAT00003
    (여기서, V1은 상기 제1 화소전압이고, V2는 상기 제2 화소전압이며, Vc는 상기 전압입력단자로 입력되는 전압이고, R1는 상기 제1 저항이고, R2는 상기 제2 저항이다)
    을 만족하는 것을 특징으로 하는 데이터 구동장치.
  4. 제2항에 있어서, 상기 전압입력단자는 외부로부터 공통전압을 입력받는 것을 특징으로 하는 데이터 구동장치.
  5. 제1항에 있어서, 상기 전압 분할부는,
    상기 데이터 전압을 출력하는 상기 출력 버퍼부의 출력단자와 전압입력단자 사이에 직렬 연결된 제1 및 제2 커패시터;
    상기 출력 버퍼부의 출력단자에 연결되어 상기 데이터 전압을 제1 화소전압으로써 출력하는 제1 출력단자; 및
    상기 제1 및 제2 커패시터가 연결된 노드에 전기적으로 연결되어 상기 제1 화소전압보다 낮은 전압레벨을 갖는 제2 화소전압을 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 데이터 구동장치.
  6. 제5항에 있어서, 상기 제2 화소전압은,
    Figure 112007024066548-PAT00004
    (여기서, V1은 상기 제1 화소전압이고, V2는 상기 제2 화소전압이며, Vc는 상기 전압입력단자로 제공되는 전압이고, C1는 상기 제1 커패시터이고, C2는 상기 제2 커패시터이다)
    을 만족하는 것을 특징으로 하는 데이터 구동장치.
  7. 제5항에 있어서, 상기 전압입력단자는 외부로부터 공통전압을 입력받는 것을 특징으로 하는 데이터 구동장치.
  8. 제1항에 있어서, 상기 입력부는,
    외부로부터의 동기신호에 응답하여 선택신호를 순차적으로 출력하는 쉬프트 레지스터;
    상기 선택신호에 동기하여 외부로부터 순차적으로 상기 영상 데이터 신호를 입력받는 입력 레지스터; 및
    외부로부터의 로드 제어신호에 응답하여 상기 입력 레지스터로부터 한 라인 분량의 상기 영상 데이터 신호를 동시에 전달받아서 저장하는 스토리지 레지스터를 포함하는 것을 특징으로 하는 데이터 구동장치.
  9. 외부로부터 디지털 형태의 영상 데이터 신호를 입력받는 입력부;
    상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 제1 화소전압으로 변환하는 컨버터부;
    상기 컨버터로부터의 상기 제1 화소전압을 출력하고, 상기 컨버터로부터의 상기 제1 화소전압을 근거로하여 상기 제1 화소전압과 다른 전압레벨을 갖는 제2 화소전압을 출력하는 전압 분할부; 및
    상기 전압 분할부로부터의 상기 제1 및 제2 화소전압을 증폭하여 출력하는 출력 버퍼부를 포함하는 것을 특징으로 하는 데이터 구동장치.
  10. 제9항에 있어서, 상기 출력 버퍼부는,
    상기 전압 분할부로부터 출력된 상기 제1 화소전압을 증폭하는 제1 오피 엠프; 및
    상기 전압 분할부로부터 출력된 상기 제2 화소전압을 증폭하는 제2 오피 엠프를 포함하는 것을 특징으로 하는 데이터 구동장치.
  11. 제9항에 있어서, 상기 전압 분할부는,
    상기 제1 화소전압을 출력하는 상기 컨버터부의 출력단자와 전압입력단자 사이에 직렬 연결된 제1 및 제2 저항;
    상기 컨버터부의 출력단자에 연결되어 상기 제1 화소전압을 출력하는 제1 출력단자; 및
    상기 제1 및 제2 저항이 연결된 노드에 전기적으로 연결되어 상기 제2 화소전압을 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 데이터 구동장치.
  12. 제11항에 있어서, 상기 전압입력단자는 외부로부터 공통전압을 입력받는 것을 특징으로 하는 데이터 구동장치.
  13. 제9항에 있어서, 상기 전압 분할부는,
    상기 제1 화소전압을 출력하는 상기 컨버터부의 출력단자와 전압입력단자 사이에 직렬 연결된 제1 및 제2 커패시터;
    상기 출력 버퍼부의 출력단자에 연결되어 상기 제1 화소전압을 출력하는 제1 출력단자; 및
    상기 제1 및 제2 커패시터가 연결된 노드에 전기적으로 연결되어 상기 제1 화소전압보다 낮은 전압레벨을 갖는 제2 화소전압을 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 데이터 구동장치.
  14. 게이트 신호를 순차적으로 발생하는 게이트 구동부;
    서로 다른 전압레벨을 갖는 제1 및 제2 화소전압을 동시에 출력하는 데이터 구동부; 및
    다수의 화소부로 이루어져 영상을 표시하고, 상기 다수의 화소부 각각은 서로 다른 계조를 표시하는 제1 및 제2 화소로 이루어지고, 상기 제1 및 제2 화소는 상기 게이트 신호에 응답하여 제1 및 제2 화소전압을 각각 입력받는 표시부를 포함하고,
    상기 데이터 구동부는,
    디지털 형태의 영상 데이터 신호를 입력받는 입력부;
    감마 기준 전압을 근거로하여 상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태로 변환하는 컨버터부;
    상기 컨버터부로부터 상기 아날로그 형태의 영상 데이터 신호를 입력받아서 상기 제1 화소전압으로 증폭시키는 출력 버퍼부; 및
    상기 출력 버퍼부로부터 상기 제1 화소전압을 입력받아서, 상기 제1 화소전압 및 상기 제2 화소전압을 출력하는 전압 분할부를 포함하는 것을 특징으로 하는 표시장치.
  15. 제14항에 있어서, 상기 전압 분할부는,
    상기 출력 버퍼부의 출력단자에 연결되어 상기 제1 화소전압을 출력하는 제1 출력단자;
    상기 제1 화소전압보다 낮은 전압레벨을 갖는 상기 제2 화소전압을 출력하는 제2 출력단자; 및
    상기 제1 화소전압을 출력하는 상기 출력 버퍼부의 출력단자와 상기 제2 출력단자 사이에 구비된 제1 저항; 및
    상기 제2 출력단자와 전압입력단자 사이에 구비되고, 상기 제1 저항과 직렬 연결되는 제2 저항을 포함하는 것을 특징으로 하는 표시장치.
  16. 제14항에 있어서, 상기 전압 분할부는,
    상기 출력 버퍼부의 출력단자에 연결되어 상기 제1 화소전압을 출력하는 제1 출력단자;
    상기 제1 화소전압보다 낮은 전압레벨을 갖는 상기 제2 화소전압을 출력하는 제2 출력단자;
    상기 제1 화소전압을 출력하는 상기 출력 버퍼부의 출력단자와 상기 제2 출력단자 사이에 구비된 제1 커패시터; 및
    상기 제2 출력단자와 전압입력단자 사이에 구비되고, 상기 제1 커패시터와 직렬 연결되는 제2 커패시터를 포함하는 것을 특징으로 하는 표시장치.
  17. 제14항에 있어서, 상기 표시부는,
    상기 게이트 신호를 순차적으로 입력받는 다수의 게이트 라인;
    상기 제1 화소전압을 입력받는 다수의 제1 데이터 라인; 및
    상기 제2 화소전압을 입력받는 다수의 제2 데이터 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  18. 제14항에 있어서, 상기 입력부에 상기 영상 데이터 신호를 제공하는 타이밍 제어부; 및
    상기 컨버터부에 상기 감마 기준 전압을 제공하는 감마전압 발생부를 더 포함하는 것을 특징으로 하는 표시장치.
  19. 외부로부터 디지털 형태의 영상 데이터 신호를 입력받는 단계;
    상기 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하는 단계;
    상기 데이터 전압을 증폭시키는 단계; 및
    증폭된 상기 데이터 전압을 서로 다른 전압 레벨을 갖는 다수의 화소전압을 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 구동장치의 구동방법.
  20. 외부로부터 디지털 형태의 영상 데이터 신호를 입력받는 단계;
    상기 영상 데이터 신호를 아날로그 형태의 제1 화소전압으로 변환하는 단계;
    상기 제1 화소전압을 출력하고, 상기 제1 화소전압을 근거로하여 상기 제1 화소전압과 다른 전압레벨을 갖는 제2 화소전압을 출력하는 단계; 및
    상기 제1 및 제2 화소전압을 증폭하여 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 구동장치의 구동방법.
  21. 제20항에 있어서, 상기 제2 화소전압은 상기 제1 화소전압보다 낮은 전압레벨을 갖는 것을 특징으로 하는 데이터 구동장치의 구동방법.
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