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KR20080077837A - 탭용 테이프를 구비하는 패키지 온 패키지 형태의 반도체패키지 - Google Patents

탭용 테이프를 구비하는 패키지 온 패키지 형태의 반도체패키지 Download PDF

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KR20080077837A
KR20080077837A KR1020070017538A KR20070017538A KR20080077837A KR 20080077837 A KR20080077837 A KR 20080077837A KR 1020070017538 A KR1020070017538 A KR 1020070017538A KR 20070017538 A KR20070017538 A KR 20070017538A KR 20080077837 A KR20080077837 A KR 20080077837A
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KR
South Korea
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tape
chip
tab
substrate
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Inventor
김선경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명의 패키지 온 패키지 형태의 반도체 패키지는 하부 기판 상에 부착된 하부 칩을 포함하는 하부 패키지를 포함한다. 하부 패키지의 하부 칩 및 하부 기판 상에 하부 칩과 하부 기판을 전기적으로 연결하면서 구부러짐이 가능하고, 하부 칩 상의 회로 패턴에 접속 구멍이 형성되어 있는 탭용 테이프가 안착되어 있다. 상기 탭용 테이프 상에 상부 기판 상에 부착된 상부 칩을 포함하고, 상기 접속 구멍에 형성된 솔더볼과 상기 탭용 테이프로 상기 하부 패키지와 전기적으로 연결되는 상부 패키지가 위치한다. 이에 따라, 본 발명은 하부 패키지 및 상부 패키지를 연결하는 솔더볼의 배열이 영향을 받지 않고 적층 결합 높이를 상승시키더라도 솔더볼의 크기나 피치가 변화하지 않는다.

Description

탭용 테이프를 구비하는 패키지 온 패키지 형태의 반도체 패키지{Semiconductor package of package on package(POP) type having tape for TAB}
도 1은 종래의 POP 형태의 반도체 패키지를 도시한 단면도이고,
도 2는 도 1의 POP 형태의 반도체 패키지에서 솔더볼이 커질 경우 브릿지가 발생한 상태를 모식적으로 도시한 단면도이고,
도 3은 본 발명에 의한 POP 형태의 반도체 패키지의 단면도이고,
도 4는 도 3의 탭 본딩된 하부 패키지의 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 하부 패키지, 200: 상부 패키지, 118: 탭용 테이프, 120: 솔더볼, 102하부 기판, 104: 하부 칩, 칩 패드, 122: 외부 연결 단자, 108: 탄성 중합체, 110: 베이스 필름, 114: 회로 패턴, 112: 리드, 116: 접속 구멍, 202: 상부 기판, 210, 214: 상부 칩, 216: 와이어, 218: 몰드층
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 하나 이상의 반도 체 패키지가 수직으로 적층되어 만들어지는 패키지 온 패키지(POP: Package On Package, 이하 POP') 형태의 반도체 패키지에 관한 것이다.
반도체 패키지는 다기능화, 고용량화 및 소형화를 위해 끊임없이 개발되고 발전을 지속해오고 있다. 이를 위해 SIP(System In Package) 형태, POP(Package On Package) 형태 및 MCP(Multi-Chip Package) 형태와 같이 구조가 복잡하고, 소형화되면서도 다기능 수행 및 고용량화가 가능한 반도체 패키지가 소개되고 있다.
SIP 형태의 반도체 패키지는 기존에 존재하던 여러 개의 패키지를 하나의 패키지 안으로 통합하여 전자장치의 크기를 획기적으로 줄일 수 있는 패키지이다. 이러한 SIP 형태의 반도체 패키지 실현은 크게 두 가지 측면에서 진행되고 있다. 하나는 한 개의 반도체 패키지 내부에 여러 개의 반도체 칩을 적층하여 MCP 형태의 반도체 패키지를 만드는 것이다. 그리고 SIP 실현을 위한 다른 하나의 방법은, 개별적으로 조립(packaging) 및 전기적 검사(electrical test)가 완료된 패키지를 수직 방향으로 적층(stack)하여 POP 형태의 반도체 패키지로 만드는 것이다.
도 1은 종래의 POP 형태의 반도체 패키지를 도시한 단면도이고, 도 2는 도 1의 POP 형태의 반도체 패키지에서 솔더볼이 커질 경우 브릿지가 발생한 상태를 모식적으로 도시한 단면도이다.
구체적으로, 종래의 POP 형태의 반도체 패키지는 하부 패키지(10)와 상부 패키지(30)가 솔더볼(62)로 연결된다. 하부 패키지(10)는 하부 기판(11), 예컨대 PCB 기판의 상하부에 패드(13) 및 이를 노출하는 솔더레지스트층(15)이 형성되어 있다. 하부 기판(11)의 하부에 형성된 솔더 패드(13)에는 볼 형태로 외부 연결 단자(25) 가 형성되어 있다. 하부 기판(11)의 중앙부에는 접착층(17)을 게재하여 제1 칩(19)이 형성되어 있다. 제1 칩(19)과 하부 기판(11)은 와이어(21)에 의하여 연결된다. 즉, 제1 칩(19)은 와이어(21) 및 기판(11) 내에 형성된 배선층(미도시)에 의하여 하부 기판(11)의 솔더 패드(13)와 연결된다. 제1 칩(19) 및 와이어(21)는 수지로 이루어진 하부 몰드층(23)으로 밀봉된다.
상부 패키지(30)는 상부 기판(31), 예컨대 PCB 기판의 상하부에 각각 본딩 패드(37) 및 솔더 패드(33)가 형성되어 있다. 상부 기판(31)의 상하부에는 본딩 패드(37) 및 솔더 패드(33)를 노출하는 솔더레지스트층(35)이 형성되어 있다. 상부 기판(31)의 하부에 형성된 솔더 패드(33)에는 솔더볼(62)이 연결된다. 상부 기판(31)의 중앙부에는 접착층(39, 43)을 게재하여 제2 칩(41) 및 제3 칩(45)이 형성되어 있다. 제2 칩(41) 및 제3 칩(45)과 상부 기판(31)의 본딩 패드(37)는 와이어(47)에 의하여 연결된다. 제2 칩(41) 및 제3 칩(45) 및 와이어(47)는 수지로 이루어진 상부 몰드층(49)으로 밀봉된다.
도 1에 설명한 종래의 POP 형태의 반도체 패키지는 상부 패키지(30)와 하부 패키지(10)가 솔더볼(62)에 의하여 연결된다. 적층 결합 높이(H)는 하부 패키지(10)의 하부 몰드층(23) 높이와 기판(11, 31)의 휨(warpage)현상 등을 고려하여 설계되므로 적층 결합 높이(H)를 높일 필요가 있다.
그런데, 적층 결합 높이(H)를 높이려면 솔더볼(62)의 크기와 피치가 함께 늘어나서 상부 패키지(30)의 솔더볼(62) 배열의 한계가 나타나고 패키지 크기까지 커지거나 제한을 받게 된다. 특히, 솔더볼(62)의 크기와 피치가 늘어나면 도 2의 참 조부호 "B"로 표시한 바와 같이 솔더볼(62)이 서로 붙어버리는 브릿지(bridge) 현상이 발생한다. 더욱이, 상부 패키지(30)는 하부 몰드층(23)이 차지하는 면적이나 위치에 의하여 솔더볼(62)의 배열이 크게 영향을 받게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상부 패키지의 솔더볼의 배열이 제한을 받지 않고 적층 결합 높이를 상승시킬 경우에도 솔더볼의 크기나 피치에 영향을 받지 않는 POP 형태의 반도체 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 POP 형태의 반도체 패키지는 하부 기판 상에 부착된 하부 칩을 포함하는 하부 패키지를 포함한다. 하부 패키지의 하부 칩 및 하부 기판 상에 하부 칩과 하부 기판을 전기적으로 연결하면서 구부러짐이 가능하고, 하부 칩 상의 회로 패턴에 접속 구멍이 형성되어 있는 탭용 테이프가 안착되어 있다. 상기 탭용 테이프 상에 상부 기판 상에 부착된 상부 칩을 포함하고, 상기 접속 구멍에 형성된 솔더볼과 상기 탭용 테이프로 상기 하부 패키지와 전기적으로 연결되는 상부 패키지가 위치한다.
하부 칩과 탭용 테이프 사이에 탄성 중합체를 더 구비할 수 있다. 탭용 테이프는 베이스 테이프에 형성된 회로 패턴과 회로 패턴과 전기적으로 연결되어 있는 리드를 포함하여 이루어질 수 있다. 하부 패키지는 메모리 패키지로 구성하고, 상기 상부 패키지는 로직 패키지로 구성할 수 있다.
본 발명의 다른 예에 의한 POP 형태의 반도체 패키지는 하부 기판 상에 부착 되고 표면에 칩 패드가 형성된 하부 칩을 포함하는 하부 패키지와, 상기 하부 패키지 상에 위치하고, 베이스 테이프에 형성된 회로 패턴과 상기 회로 패턴과 전기적으로 연결되어 있는 리드를 포함하여 이루어지고, 상기 하부 칩의 칩 패드와 상기 하부 기판은 리드로 연결되어 있고, 상기 베이스 테이프는 상기 회로 패턴을 노출하는 접속 구멍을 갖는 탭용 테이프와, 상기 탭용 테이프 상에 위치하고, 상부 기판 상에 부착된 상부 칩을 포함하고, 상기 접속 구멍에 형성된 솔더볼과 상기 탭용 테이프로 상기 하부 패키지와 전기적으로 연결되는 상부 패키지를 포함한다.
이상과 같이 본 발명의 POP 형태의 반도체 패키지는 하부 패키지 및 상부 패키지를 구성하는 솔더볼의 배열이 영향을 받지 않고 적층 결합 높이를 상승시키더라도 솔더볼의 크기나 피치가 변화하지 않는다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
본 발명은 POP 형태의 반도체 패키지에 있어서, 상부 패키지의 솔더볼 배열의 제한을 받지 않고 적층 결합 높이를 상승시킬 경우에도 솔더볼의 크기나 피치에 영향을 받지 않게 하기 위하여, 하부 패키지의 칩과 기판을 와이어로 연결하지 않 고, 탭(Tape Automated bonding)용 테이프로 본딩하여 연결하고, 몰드층도 형성하지 않는다. 본 발명에서 하부 패키지의 칩과 기판을 탭용 테이프로 연결할 때 탭( Tape Automated bonding) 방식을 이용한다. 이와 같은 개념을 가질 경우, 탭용 테이프의 형태에 구애되지 않고 본 발명의 개념에 포함된다.
도 3은 본 발명에 의한 POP 형태의 반도체 패키지의 단면도이고, 도 4는 도 3의 탭 본딩된 하부 패키지의 평면도이다.
구체적으로, 본 발명의 POP 형태의 반도체 패키지는 하부 패키지(100)와 상부 패키지(200)를 탭용 테이프(118)와 솔더볼(120)로 연결된다. 하부 패키지(100)는 하부 기판(102), 예컨대 PCB 기판의 상부에 접착층(미도시)을 게재하여 하부 칩(104)이 부착되어 있다. 하부 칩(104)의 표면에는 칩 패드(106)가 형성되어 있다. 하부 칩(104)은 메모리 칩으로 구성되어 하부 패키지(100)는 메모리 패키지로 구성된다. 하부 기판(102)의 하부에는 볼 형태로 외부 연결 단자(122)가 형성되어 있다. 도 3에서, 하부 기판에 형성되는 솔더레지스트층이나 솔더 패드는 편의상 도시하지 않았다.
하부 패키지(100)의 하부 칩(104) 및 하부 기판(102) 상에는 하부 칩(104)과 하부 기판(102)을 전기적으로 연결하면서 구부러짐이 가능한 탭용 테이프(118)가 안착되어 있다. 도 2에서는, 하부 칩(104)과 탭용 테이프(118) 사이에 탄성 중합체(108)가 설치되어 있으나, 탭용 테이프(118)가 구부러짐이 가능하기 때문에 탄성 중합체가 설치되지 않을 수도 있다.
탭용 테이프(118)는 베이스 필름(110), 예컨대 폴리이미드 테이프와 베이스 필름(110)의 아래에 형성된 회로 패턴(114)과, 회로 패턴(114)에 연결된 리드(112)를 포함한다. 탭용 테이프(118)의 리드(112)는 하부 칩(104)의 칩 패드(106)와 전기적으로 연결되고, 하부 기판(102)의 외부 리드(123)와 전기적으로 연결된다. 이에 따라, 탭용 테이프(118)로 인하여 하부 칩(104)과 하부 기판(102)은 전기적으로 연결된다.
탭용 테이프(118)는 하부 칩(104) 상의 회로 패턴(114)에 접속 구멍(116)이 형성되어 있다. 접속 구멍(116)은 회로 패턴(114)을 노출시킨다. 접속 구멍(118)에는 상부 패키지(200)와 전기적으로 연결되는 솔더볼(120)이 형성되어 있다. 솔더볼(120)은 하부 패키지(100)의 기판(202) 내의 배선층(미도시)을 통하여 상부 패키지와 연결된다. 솔더볼(120)의 높이는 하부 패키지에서 돌출되도록 구성할 수도 있고, 그렇지 않게 구성할 수도 있다. 하부 패키지(100)는 종래와 같이 몰드층을 구비하지 않고, 와이어로 하부 칩(104)과 하부 기판(102)을 연결하지 않는다.
특히, 본 발명은 하부 패키지(100)가 종래와 같이 몰드층을 구비하지 않아 솔더볼(120)의 배열이 영향을 받지 않고, 솔더볼(120)이 하부 칩(104) 상에 형성되어 종래의 몰드층 양측에 형성되는 것에 비하여 전체 패키지 사이즈를 크게 줄일 수 있다. 또한, 본 발명은 와이어를 사용하지 않고 하부 패키지(100)를 구성하기 때문에 와이어의 금 코팅 공정이 필요 없어 낮은 가격으로 하부 패키지(100)를 구성할 수 있다.
탭용 테이프(118) 상에는 상부 패키지(200)가 안착되어 있다. 상부 패키지는 상부 기판(202), 예컨대 PCB 기판의 상부에 본딩 패드(206) 및 솔더레지스트 층(204)이 형성되어 있다. 상부 패키지(200)는 상부 기판(202) 상에 접착층(208, 212)을 게재하여 상부 제1 칩(210) 및 상부 제2 칩(214)이 부착되어 있다. 상부 제1 칩(210) 및 상부 제2 칩(214)은 로직 칩으로 구성되어, 상부 패키지(200)는 로직 패키지로 구성된다.
상부 제1 칩(210) 및 상부 제2 칩(214)과 상부 기판(202)의 본딩 패드(206)는 와이어(216)에 의하여 연결된다. 상부 제1 칩(210) 및 상부 제2 칩(214)과 와이어(216)는 수지로 이루어진 상부 몰드층(218)으로 밀봉된다. 상부 패키지(200)는 접속 구멍(116)에 형성된 솔더볼(120)과 탭용 테이프(118)로 하부 패키지(100)와 전기적으로 연결된다.
본 발명은 탭용 테이프(118)를 이용하여 상부 패키지(200)와 하부 패키지(100)를 전기적으로 연결하기 때문에 솔더볼(120)의 배열이 영향을 받지 않고 적층 결합 높이를 상승시키더라도 솔더볼(120)의 크기나 피치가 변화하지 않는다. 이에 따라, 본 발명은 적층 결합 높이를 상승시킬 경우에 발생하는 종래의 솔더볼의 브릿지 현상을 해결하여 접합 신뢰성을 향상시킬 수 있다.
본 발명은 탭용 테이프(118)를 이용하여 상부 패키지(200)와 하부 패키지(100)를 전기적으로 바로 연결하기 때문에 종래와 같이 와이어로 연결하는 것에 비하여 하부 패키지(100)에서 상부 패키지(200)로의 전기적 패스(Path)가 짧아 패키지의 특성이 향상된다.
본 발명은 탭용 테이프(118)로 상부 패키지(200)와 하부 패키지(100)를 전기적으로 연결하기 때문에, 솔더볼(120)의 배열이 영향을 받지 않아 POP 형태의 패키 지 두께나 패키지 크기에 대한 제약을 줄일 수 있다. 특히, 본 발명은 하부 패키지의 하부 칩(104) 상부에 솔더볼(120)이 위치하여 종래에 비하여 패키지의 크기를 줄일 수 있다.
이상과 같이 본 발명의 POP 형태의 반도체 패키지는 탭용 테이프 및 솔더볼을 이용하여 상부 패키지와 하부 패키지를 전기적으로 연결하여 솔더볼의 배열이 영향을 받지 않고 적층 결합 높이를 상승시키더라도 솔더볼의 크기나 피치가 변화하지 않는다. 따라서, 본 발명의 POP 형태의 반도체 패키지는 그 두께나 크기에 대한 제약을 줄일 수 있다.

Claims (6)

  1. 하부 기판 상에 부착된 하부 칩을 포함하는 하부 패키지;
    상기 하부 패키지의 하부 칩 및 하부 기판 상에 안착되고 상기 하부 칩과 상기 하부 기판을 전기적으로 연결하면서 구부러짐이 가능하고, 상기 하부 칩 상의 회로 패턴에 접속 구멍이 형성되어 있는 탭용 테이프; 및
    상기 탭용 테이프 상에 위치하고 상부 기판 상에 부착된 상부 칩을 포함하고, 상기 접속 구멍에 형성된 솔더볼과 상기 탭용 테이프로 상기 하부 패키지와 전기적으로 연결되는 상부 패키지를 포함하여 이루어지는 것을 패키지 온 패키지 형태의 반도체 패키지.
  2. 제1항에 있어서, 상기 하부 칩과 탭용 테이프 사이에 탄성 중합체를 구비하는 것을 특징으로 하는 패키지 온 패키지 형태의 반도체 패키지.
  3. 제1항에 있어서, 상기 탭용 테이프는 베이스 테이프에 형성된 회로 패턴과 상기 회로 패턴과 전기적으로 연결되어 있는 리드를 포함하여 이루어지는 것을 특징으로 하는 패키지 온 패키지 형태의 반도체 패키지.
  4. 제1항에 있어서, 상기 하부 패키지는 메모리 패키지로 구성하고, 상기 상부 패키지는 로직 패키지로 구성하는 것을 특징으로 하는 패키지 온 패키지 형태의 반 도체 패키지.
  5. 하부 기판 상에 부착되고 표면에 칩 패드가 형성된 하부 칩을 포함하는 하부 패키지;
    상기 하부 패키지 상에 위치하고, 베이스 테이프에 형성된 회로 패턴과 상기 회로 패턴과 전기적으로 연결되어 있는 리드를 포함하여 이루어지고, 상기 하부 칩의 칩 패드와 상기 하부 기판은 리드로 연결되어 있고, 상기 베이스 테이프는 상기 회로 패턴을 노출하는 접속 구멍을 갖는 탭용 테이프; 및
    상기 탭용 테이프 상에 위치하고, 상부 기판 상에 부착된 상부 칩을 포함하고, 상기 접속 구멍에 형성된 솔더볼과 상기 탭용 테이프로 상기 하부 패키지와 전기적으로 연결되는 상부 패키지를 포함하여 이루어지는 것을 특징으로 하는 패키지 온 패키지 형태의 반도체 패키지.
  6. 제5항에 있어서, 상기 하부 칩과 탭용 테이프 사이에 탄성 중합체를 구비하는 것을 특징으로 하는 패키지 온 패키지 형태의 반도체 패키지.
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