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KR20080063781A - 스트럭처를 제조하는 방법 - Google Patents

스트럭처를 제조하는 방법

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Publication number
KR20080063781A
KR20080063781A KR1020087009823A KR20087009823A KR20080063781A KR 20080063781 A KR20080063781 A KR 20080063781A KR 1020087009823 A KR1020087009823 A KR 1020087009823A KR 20087009823 A KR20087009823 A KR 20087009823A KR 20080063781 A KR20080063781 A KR 20080063781A
Authority
KR
South Korea
Prior art keywords
gold
layer
mask
gold layer
exposed
Prior art date
Application number
KR1020087009823A
Other languages
English (en)
Inventor
디크 부르딘스키
루벤 비. 에이. 샤르페
마틴 에이치. 브리즈
줄리아안 후스켄스
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR20080063781A publication Critical patent/KR20080063781A/ko

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Abstract

골드층(20)은 골드 산화물 마스크(30)로 패턴화되고, 이 마스크는 산, 바람직하게는 마이크로 콘택트 프린팅(microcontactprinting)으로 패턴화된다, 이 골드 산화물 마스크(30)는 골드층(20)을 위한 알칸 에칭 수용액에서 안정하다. 이 골드 산화물 마스크(30)는 재노출 가능한 골드 패드(20)를 형성하기 위해 유지될 수 있다.
마스크, 에칭, 마이크로, 기판, 프린팅

Description

스트럭처를 제조하는 방법{A METHOD OF MANUFACTURING A STRUCTURE}
본 발명은 위에 마스크를 제공함으로써 골드층상의 스트럭처를 제조하는 방법에 대한 것이다.
또한, 본 발명은 이러한 스트럭처의 제조를 포함하는 마이크전자 디바이스를 제조하는 방법에 관한 것이다.
이 방법은 예를 들면, 미국 특허 출원 제US-A-2004/0102050호로부터 알려져 있다. 이 알려진 방법은 마이크로콘택트 프린팅의 특정 예이다. 이 패터닝 방법은 스탬프의 스탬핑 표면 상에 제공된 패턴에 따라 스탬프로부터의 재료를 기판층으로 이동시킴으로써 표면의 패터닝을 수반한다. 이후, 이 이동된 재료는 이 기판상에 자체-조립된 모노층(또한 SAM으로서 알려짐)을 형성한다. 대부분의 적합한 기판층은 금이고, SAM을 형성하기 위한 선호 재료는 알칸티올, 특히 n-옥타데칸티올이다. 적합하게는, 이 SAM은 비록 다른 사용이 배제되지 않을 지라도, 기판층의 후속 에칭을 위한 에칭 마스크로서 사용된다. 그러나, 이 방법은 너무 느린 것처럼 보인다. 이 잘 알려진 방법은 골드층의 표면 나머지를 채우기 위해, 미소접촉 인쇄에서 알칸티올이외의 또다른 재료의 이동(transfer), 및 알칸티올인 용액조에서의 침지를 제안한다. 이후, 다른 재료, 예를 들면 펜타에리쓰리톨-테트라키스(pentaerythritol-tetrakis)(3-mercaptopriopionate)은 제거된다. 이는 다른 재료가 완전한 SAM을 형성하는 것을 필요로 하지 않으며, 이 SAM은 기초 기판층을 위한 부식액에 저항력이 있다. 결과적으로, 이동 속도는 실질적으로 증가될 수 있다.
그러나, 가령 골드와 같은, 마이크로전자 디바이스의 제조에서 추가층을 적용하기 위해 기판층을 노출시키거나, 또는 이 기판층에 접촉시키고자 하므로, 결과로 생성되는 기판층은 SAM으로 덮이는 것은 유리하지 않다. 명백하게는, 이 SAM은 후속적으로 제거될 수 있지만, 그러므로 산화 플라즈마 처리법을 요구한다. 이러한 플라즈마 처리법은, 기본적으로 이것이 청정실에서 수행되고 기판 표면상의 다른 재료에 유해할 수 있는 방법이므로, 마이크로콘택트 프린팅의 적용을 효과적으로 제한한다.
그러므로, 본 발명의 목적은 패터닝, 특히 마이크로콘택트 프린팅을 제공하는 것이며, 이 경우 기판층은 처리 공정이 마스크를 통하여 노출된 골드층상에 수행된 이후, 쉽게 노출될 수 있다.
이러한 목적은 스트럭처를 제조하는 방법이 산화물 마스크를 생성하기 위해 표면을 산화 및 패터닝함으로써 골드층의 패턴화된 표면을 제공하는 단계와, 마스크를 통하여 노출된 골드층 상에서 처리 공정을 수행하는 단계를 포함하는 점에서 달성된다.
본 발명에 따르면, 골드 산화물 마스크는 골드층 상에 형성된다. 이와 같은 골드 산화물 마스크는 프로세스 중에 적합하게 준비될 수 있으며, 이 경우 골드 산화물층은 가령 플라즈마 장치와 같은 산화 대기에서 골드를 산화시킴으로써 제공되고, 이 골드층의 표면은 임의 형태의 소프트 리쏘그래피로 패턴화되는 것이 발견된다. 나노임프린트 리쏘그래피의 경우, 패터닝은 산화전에 발생하고, 반면에 마이크로 콘택트 프린팅에서 산화는 패터닝 전에 발생한다. 대안적으로, 비록 선호되지는 않지만, 골드층은 패턴화되는 방식으로 산화제(oxidizing agent)의 사용으로 한 번에 패턴화되고 산화될 수 있다. 이 산화제는 예를 들면, 플라즈마, 전기화학 시약, 촛점이 맞추어진 이온빔, 산소의 존재하에 촛점이 맞추어진 레이저빔, 또는 스캐닝 프로브(probe) 리쏘그래피제이다.
골드 산화물 마스크의 사용은, 이 마스크가 순한 환원제 또는 산으로 제거될 수 있으므로 유리하며, 반면에 이는 알칼리 용액에서 에칭 마스크로서 심지어 유용하고 안정하다. 이는 골드 산화물 마스크의 적용이후 임의의 원하는 순간에 골드층의 노출을 허용한다. 이는 추가적으로 골드 산화물 마스크의 부분적 또는 선별적 제거를 허용한다. 더욱이, 이러한 제거는 매우 강할 필요없는 산, 또는 매우 강할 필요없는 적합한 환원제로 수행될 수 있다. 따라서, 이는 청정실 밖에서 처리를 허용하며, 추가 및 심지어 상호 다른 층을 포함하는 기판으로부터 골드 산화물 마스크의 국부적 제거를 허용한다.
골드 산화물은 그 자체로 마그네트론 스퍼터링을 사용하여 SrTiO3, 사파이어 및 Si의 기판상에 골드 산화물 마스크의 제공을 다룬 Appl . Phys . A, 71(2000) 331-335에 알려져 있다. 이는 또한 스캐닝되고 초점이 맞추어진 레이저 및 스캐닝되고 초점이 맞추어진 이온빔 조사에 의해 골드에 골드 산화물 필름의 환원을 보고한다. 그러나, 이는 실제적으로 완전하게 다른 프로세스이다. 추가적으로, 100nm을 가지는 필름 두께는 골드층을 프라즈마 상태로 산화하는 경우, 얻는 것과 다르다. Tomomi Sakata 등(NTT 마이크로시스템 통합 연구소)의 ' Pre - and Post - Treatment for electrodeposition of organic dielectrics on gold electrodes'는 인터넷상으로 공표되었으며, 골드 산화물이 산소 플라즈마 형성 동안 생성될 수 있고 염산에 의해 용해될 수 있음을 언급하고 있지만, 그러나 이는 골드층에 패턴화된 표면을 제공하기 위한 이의 사용에 관한 어떤 것도 공개하지 않고 있다.
결과로서 생기는 골드 산화물 마스크는 이 후에 논의될 여러 가지 방식으로 이용될 수 있다. 명확하게 될 것이지만, 노출된 골드층상에 수행될 이 처리 공정(process step)은 증착 또는 에칭이다. 예측할 수 없게도, 이 골드 산화물층은 염기 용액에 대하여 양호한 안정성을 가지는 반면에, 산 또는 중성 용액에서의 이 산화물층의 안정성은 불량함이 발견되었다. 증착 공정의 경우, 이 골드 산화물층은 무기물 극성 재료로서 행동하는 산화물이라는 큰 이점이 있다.
무엇보다도, 이 산화물 마스크는 골드층상에서의 처리 공정 완성 이후 제거될 수 있다. 위에 기술된 바와 같이, 이점은 이 처리 공정이 쉽게 수행될 수 있다는 점이다. 만일 이 처리 공정이 에칭 단계라면, 산화물 마스크의 제거는 추가 처리 공정을 수행하거나 또는 콘택트를 허용하기 위해 골드층의 노출을 목표로 한다. 콘택트는 예를 들면, 프로브, 전극 및 다른 전도체를 가지고, 또한 가령 바이오분자와 같은 재료를 선별적으로 흡수함으로써, 만들어질 수 있다. 만일 예를 들면, 처리 공정이 전기적인 전도성 재료의 증착 공정이라면, 골드층은 산화물 마스크의 제거 이후 제거될 수 있다. 이의 특별한 예는 예를 들면 전기도금 처리이다. 다른 예에서, 이 골드 산화물 마스크는 오로지 부분적으로만 제거될 수 있다. 추가 예에서, 솔더(solder) 또는 범프(bump) 재료는 선별적으로 증착된다. 일시적으로 골드 산화물 마스크에 의해 보호되고 있는 골드층의 부분은 이후 가령 테스트와 같은 다른 목적을 위해 사용될 수 있다. 동일한 추가 예에서, 골드 산화물로 보호되는 골드층 부분은, 예를 들면 솔더 재료등이 후에 이 위에 적용되도록 전기 도금된 층과 같은 추가층없이 유지될 수 있다.
두 번째로, 이 산화물 마스크는 이전에 패턴화되 있는 골드층 위에 적용될 수 있다. 사전-패터닝과 결합한 산화물 마스크의 사용은 매우 효과적이다. 예를 들면, 로컬 영역은 추가 증착 또는 접착을 위해, 심지어는 수직 상호연결의 제조까지 한정될 수 있다. 대안적으로, 에칭 마스크로서 골드 산화물 마스크를 사용하는 경우, 이는 이미 사전 패턴화된 표면의 추가 마이크로 또는 나노패터닝을 접착하는 것을 허용한다. 이는 가령 도금과 같은 프로세스로 생성되어있는 골드 패턴의 분해능(resolution)을 증가시키기 위해 유리한 것으로 보인다. 결국은, 골드는 기초 금속층을 위한 에칭 마스크로서 다시 사용될 수 있다. 특히, 가령 국제특허출원 제WO-A, 2003/99463호로부터 알려진 웨이브 프린팅으로 구체화된 바와 같이, 소프트 리쏘그래피는 이 비평면 표면 위에 패턴을 제공할 수 있음이 본 명세서에서 관찰된다.
세번째로, 또 다른 마스크가 골드 산화물 마스크의 제공 이후 원하는 패턴에서 노출된 골드층 상에 적용될 수 있다. 특히, 제 2 마스크로서, 알칸티올과 같은 자체-조립된 모노층의 사용은 여기에서 적합하다. 이 마스크는 마이크로 콘택트 프린팅으로 증착될 수 있을 뿐만 아니라, 또한 알칸티올과 골드 산화물의 에칭 저항성이 직교하는 것으로 판명되며, 반면에 골드 산화물은 알칼리 용액에서 안정적이고, 알칸티올은 알칼리 및 산 용액 둘 다에서 안정적이다.
마스크의 이러한 조합은 최종 패턴의 분해능(resolution)을 증가시키기 위해 이용될 수 있다. 비교적 큰 형상 사이즈의 스탬프를 가지고 가능하게 된 이러한 증가된 분해능은 두 마스크가 오버랩되는 경우 발생하며, 따라서, 높은 분해능의 골드 패턴은 골드층의 노출된 부분과 골드 산화물 마스크하에 있는 부분 둘 다의 제거 이후 남겨진다. 웨이브 프린팅의 사용은, 동일한 정렬 마크(alignment marks)에 따라 자체-조립된 모노층의 제공 및 골드 산화물층의 패터닝을 위해 사용된 스탬프를 정렬하는 것을 허용하므로, 여기에 다시 알맞은 것처럼 보인다.
이의 또 다른 이용은 골드층의 노출된 부분상에 추가 재료의 적용과의 결합으로 발생한다. 이 노출된 부분이 더 두껍게 만들어질지라도, 자체-조립된 모노층으로 덮인 부분은 동일한 두께로 유지되고, 반면에 골드 산화물층으로 덮인 부분은 제거될 수 있다.
여전히 또다른 응용은, 분자의 알칸 사슬로 인해, 알칸티올과 같은 자체-조립된 모노층이 무극성 표면을 가지는 것을 이용한다. 그러나, 골드 산화물 층은 극성이다. 표면 특성에서의 이러한 차이는 추가 에칭 마스크의 필요없이, 추가 재료를 증착하기 위해 이용될 수 있다. 결과적으로, 만일 골드 산화물 마스크를 갖는 부분이 임의의 추가층으로 덮이지 않으면, 그 밑에 있는 골드층은 프로세스에서 후의 스테이지에 액세스될 수 있다. 테스트에 덧붙여, 이는 수동 콤포넌트를 없애기(trimming) 및 선택적으로 프로그래밍에 아주 유용한 것으로 보일 수 있으며, 따라서 지역적으로 노출된 골드층은 제거될 수 있으며, 그것으로써 상호연결된 라인을 컷팅한다.
스트럭처의 제조는 반도체 디바이스, 수동형 네트워크, 필터와 같은 마이크로전자, 바이오분자를 측정하기 위한 바이오센서 또는 어레이 타입의 디바이스, 다른 타입의 센서 등의 제조에 대한 일부일 수 있음이 명확해질 것이다.
본 발명의 이들 및 다른 측면은 도면을 참조하여 추가로 설명될 것이며, 이 도면은 순전히 도시적이며, 일정한 비례로 도시되지 않았으며, 여기서 다른 도면에 있는 유사 참조 번호는 유사 구성 요소를 언급한다.
도 1의 (a) 내지 (f)는 본 방법의 제 1 실시예에 대한 6개 스테이지의 단면도를 도시한 도면.
도 2의 (a) 내지(f)는 본 방법의 제 2 실시예에 대한 6개 스테이지의 단면도 를 도시한 도면.
도 3의 (a) 내지 (e)는 본 방법의 제 3 실시예에 대한 5개 스테이지의 단면도를 도시한 도면.
도 4의 (a) 내지 (d)는 본 방법의 제 4 실시예에 대한 4개 스테이지의 단면도를 도시한 도면.
도 5의 (a) 내지 (d)는 본 방법의 제 5 실시예에 대한 4개 스테이지의 단면도를 도시한 도면.
도 6의 (a) 내지 (f)는 본 방법의 제 6 실시예에 대한 6개 스테이지의 단면도를 도시한 도면.
도 7의 (a) 내지 (g)는 본 방법의 제 7 실시예에 대한 7개 스테이지의 단면도를 도시한 도면.
도 8a 및 도 8b는 2 가지의 다른 부식액에 대한 골드층에서의 획득된 스트럭처에 대한 광학적 마이크로 그래프, 및 대응하는 세기 프로파일을 보여주는 도면.
도 9는 본 발명의 방법으로 생성된 육모꼴 어레이의 골드 필라 스트럭처에 대한 광학적 마이크로 그래프를 보여주는 도면.
도 1은 본 발명의 방법에 대한 제 1 실시예에서 6개 스테이지의 단면도를 도시한다. 이러한 실시예에서 골드 산화물층의 패터닝을 위한 마이크로 콘택트 프린팅이 이용된다. 따라서, 패터닝은 산화이후 발생한다. 더 상세한 내용은 예시 1-7 에 주어진다.
도 1의 (a)는 위에 골드층(20)을 가지는 기판(10)을 도시한다. 이 기판은 실리콘 기판이다. 이는 열적으로 산화되고 Ti 접착층이 마련되어 있다. 이후, 골드 산화물층(30)은 플라즈마 처리법으로 골드층(20)의 산화에 의해 제공된다(도 1의 (b)). 이후, 이 골드 산화물층(30)은 스탬프(100)을 사용하여 패터닝된다(도 1의 (c)). 마이크로 콘택트 프린팅에 적합한 스탬프(100)에는 원하는 패턴에 있는 스탬프 표면(101)이 마련된다. 당업자에게 알려진 바와 같이, 이러한 스탬프는 적합하게는 PDMS로부터 이루어지며, 임의 잉크는 스탬핑에 앞서 스탬프(100)으로 제공된다. 이 잉크는 활성화 성분을 갖는 용매를 포함한다. 이 예에서, 활성화 성분은 부식액이다. 도 8a는 활성화 성분으로서 트리페닐포스핀(triphenylphosphine)과 용매로서 에탄올을 가지고 수행된 실험에 대한 마이크로 그래프 및 세기 프로파일을 도시한다. 도 8b는 활성화 성분으로서 디티오쓰레이톨(dithiothreitol)과 용매로서 톨루엔을 가지고 수행된 실험에 대한 마이크로 그래프 및 세기 프로파일을 도시한다. 개구부(31)를 가진 골드 산화물층(30)의 패터닝의 결과는 도 1의 (d)에 도시된다. 이 골드층(20)의 에칭 결과는 도 1의 (e)에 도시된다. 약한 산으로, 금속 산화물층의 제거 이후 결과가 도 1의 (f)에 도시된다. 이러한 패터닝 방법의 이점은 일단 산화가 플라즈마 처리법으로 수행된다면, 이 콘택트 프린팅 단계는 후에 수행될 수 있고, 특별한 장비가 필요없다는 점이다.
수개의 스탬프 디자인은 마이크로 콘택트 프린팅에서 알려져 있다. 가령 국제특허출원 제WO-A 2001/59523호로부터 알려진 바와 같이, 스탬프 표면에 대한 증 가 거리로 더 좁게 되는 오목부(recess)를 갖는 스탬프가 적합하다. 사전 공개되지 않는 국제특허출원 제WO-IB2005/052111호(PHNL050195)에 기술된 바와 같이, 화학적으로 패터닝된 표면을 갖는 스탬프가 유리할 수 있다. 이러한 스탬프를 생성하기 위한 옵션중의 하나는 마스크를 통한 산소 플라즈마에 대한 PDMS 스탬프의 패터닝이다. 노출된 영역은 계면 옥소기(surface oxo-group)의 형성으로 인해 친수성이 되면, 반면에 미변경 영역은 소수성인 채로 남아 있다. 이러한 프로세스는 가역적이지만, 그러나 특정 계면층의 도움으로, 친수성 영역을 화학적으로 연결함으로써 비가역적으로 만들어질 수 있다. 이것의 변경시, 스탬프 표면에 가역 패턴을 생성하기 위해, 가역성이 이용될 수 있다. 원래 상태로의 복원은 몇 시간이 걸리지만, 그러나 일례로 환원 플라즈마 처리법으로 하면, 가속화될 수 있다. 대안적으로, 스탬프의 표면상의 가역 상태의 제공은 물리적으로, 예를 들면 전기장 유도 스위칭, 열적 스위칭 또는 포토-스위칭으로 달성될 수 있다. 이 포토-스위칭은 적합하게는 표면 사슬된(tethered) 스피로피란(spiropyran)으로 달성될 수 있으며, 이는 아미노-종결 사슬(amino-terminated tether)을 사용하여 (산화된) PDMS로 융합될 수 있다. 이 열적 스위칭은 임계 온도 위에서 상이한 구성을 얻으며, 그것으로써 자신의 친수성을 변화시키는 재료의 계면층 제공에 의해 적합하게 달성될 수 있다. 이 변화된 구성은 또한 실온으로 냉각되는 경우, 유지된다. 한 가지 예는 PNIPAM(Poly N-IsoPropylAcrylamide)의 얇은 막이며, 이를 위하여 임계 온도는 30℃와 40℃ 사이에 놓인다. 이 전기적 스위칭은 전기장 하에서 자신의 구성이 직선에서 구부러지는 것에 영향을 미치는 대전된 말단기(end group)를 포함하는 모노층으로 달성될 수 있다. 한 가지 예는 탈양자화된 메르캅토헥사데칸(mercaptohexadecanoic) 산이다.
도 2는 본 방법의 제 2 실시예에 대한 6개 스테이지의 단면도를 도시한다. 도 2의 (a)에서, 첫 번째 스테이지가 도시되고, 이는 도 1의 (d)의 그것과 유사한데, 즉 골드층(20)과 골드 산화물 마스크(30)을 갖는 기판(10)과, 이들 마스크 사이에 개구부(31)가 존재한다.
이후, 다른 마스크(40)가 도 2의 (b)에 도시된 바와 같이, 금 산화물층(30)위에 마련된다. 이는 옥타데칸티올과 같은 티올을 갖는 마이크로 콘택트 프린팅에 의해 수행된다. 스탬프(100)의 사용된 스탬프 표면(101)이 골드 산화물층(30)과 부분적으로 오버랩된 점이 여기에서 타당하다. 티올은 골드 산화물 마스크를 환원시켜 셜페이트(sulphate)를 형성할 수 있다는 점이 발견된다. 셜페이트는 다른 마스킹 목적에는 적합할지라도, 에칭 마스크로서는 적합하지 않다. 따라서, 이 결과는 골드 산화물이 이 영역에서 제거된다는 점이고, 여기서 스탬프 표면(101)은 골드 산화물층(30)과 접촉되어 있다. 이 티올은 영역으로 제공되고, 여기서 스탬프 표면(101)은 골드 산화물(30)에서 개구부(31)에 접촉되고, 이 골드층(20)은 노출된다. 이 골드 산화물 마스크(30)는 스탬프 표면이 오목하게 된 영역에서 남아있게 된다.
도 2의 (c)는 골드 산화물 부분(30)과 티올 부분(40)을 포함하는 결과로서 발생하는 에칭 마스크를 도시한다. 이 티올 부분(40)은 스탬프(100)의 원래 스탬프 표면(101)보다 더 높은 분해능(resolution)을 갖는 것이 명확해질 것이다. 동시에, 또한 골드층(20)이 노출되는 개구부(31)는 더 높은 분해능을 갖는다. 이제, 부식액의 선택에 기초하여, 협소 채널(21)이 골드층(20)으로 에칭되거나(도 2의 (d)), 또는 골드층(20)에서의 협소 스트럭처(22)가 남겨지는(도 2의 (f)) 패턴을 얻을 수 있다. 골드 산화물 마스크(30)와 티올 마스크(40)는 후속적으로 각각 약한 산과 플라즈마 처리법으로 제거될 수 있다.
도 3은 본 방법의 제 3 실시예에서 4개 스테이지의 단면도를 도시한다. 여기에서, 마이크로 콘택트 프린팅 대신에 나노 임프린트 리쏘그래피(nanoimprintlithography)가 사용된다. 여기에서, 이는 원하는 패턴이 골드층의 산에 앞서 기판위에 제공되는 결과가 된다.
도 3의 (a)는 스탬프(100)이 골드층(20)과 임프린트층(25)을 포함하는 기판(10)상에 적용되는 첫 번째 스테이지를 도시한다. 임프린트층(25)의 조성은 이 분야에서 그 자체로 잘 알려져 있다. 그 결과는 도 3(b)에 도시되어 있으며, 개구부(31)를 갖는 임프린트 층(25)에서 패턴을 포함한다. 이후, 플라즈마 처리법은 개구부(31)에 산화층을 제공함으로써 수행된다. 이후, 임프린트층(25)은 제거되고(도 3의 (d)), 이후 골드층(20)은 마스크로서 골드 산화물층(30)을 사용하면서 에칭된다(도 3의 (e)).
도 4는 본 방법의 제 4 실시예에서 4개 스테이지의 단면도를 도시하며, 이 경우 마스크는 증착 프로세스에서 사용된다. 도시된 예는 전기도금 처리이다. 이 골드층(20)은 여기서 도금 베이스로서 기능한다. 도금 프로세스 이후, 골드층은 부분적으로 제거되지만, 그러나 거기에 있는 일부 영역은 패턴으로 남아있다. 도금 처리에서 제공된 층이 보통 최대 수 마이크론 정도 두꺼우므로, 도금 영역은 여기서 종래의 포토레지스트 마스크에 의해 한정된다. 단지 작은 층의 두께를 가진 프로세스에서, 증착 영역은 또한 모노층 스트럭처로 한정될 수 있다.
도 4의 (a)는 첫 번째 스테이지에서 골드층(20)을 갖는 기판(10)을 도시한다. 패턴화된 골드 산화물층(30)이 도시된다. 거기에 덧붙여, 골드층(20)을 노출하는 개구부(31)를 갖는 포토레지스트(35)가 존재한다. 이후, 개구부(31)는 도금 프로세스에서의 구리와 같은 전기적으로 전도성 재료로 채워진다(도 4의 (b)). 대안적으로, 당업자에게 알려진 바와 같은 무전해 프로세스가 이용될 수도 있다. 이는 결국 전도성 패턴(23)이 된다. 이후, 포토레지스트(35)는 골드 산화물층(30)을 본래대로 남겨두기 위해, 염기(base) 또는 유기 용매를 사용하여 제거된다(도 4의 (c)). 최종적으로, 골드층(20)은 결합된 에칭 마스크로서 전도성 패턴(23)과 골드 산화물층(30)을 사용하여 패턴화된다(도 4의 (d)). 이 골드 산화물층(30)은 이제 제거될 수 있지만, 그러나 보호로서, 또는 프로세스의 나중 스테이지에서 이를 오픈하기 위해, 또한 유지될 수도 있다. 이 결과는 전도성 패턴(23)이 골드층(20)보다 더 큰 두께를 가지는 스트럭처이다. 보통, 전도성 패턴(23)은 또한 골드이외의 또 다른 재료를 포함한다. 완전한 패턴은 이제 선택적으로 평면화 절연체로 덮일 수 있으며, 따라서 전도성 패턴(23)이 노출되고 골드층은 숨겨진 전도체이다. 대안적으로, 유도체의 한정을 위한 전도성 패턴(23)이 이용될 수 있으며, 이를 위하여 적당한 품질 팩터가 요구된다. 이 골드층(20)은 동시에 평면이고 따라서 커패시터를 위한 저면 전극으로서 적합하다.
도 5는 본 방법의 제 5 차 실시예에서 4개 스테이지의 단면도를 도시한다. 여기서, 골드 산화물층(30)은 조립체에 있는 마스크로서 사용된다.
도 5의 (a)는 복수의 패드(20A-20D)에서 패턴화되어 있는 골드층(20)을 갖는 기판(10)을 도시한다. 이 기판(10)은 적합하게는 전기적으로 절연이고, 예를 들면 에폭시와 같은 성형 재료일 수 있다. 골드층(20)은 종래 리드 프레임에서의 구리 배선의 상단 또는 얇은 판자 모양과 같은 캐리어 위에 놓인 접착층으로서 사용된다. 구리 패드가 노출된 리드 프레임 팩키지의 예는 국제특허출원 제WO-A 2003/85728호로부터 알려진 바와 같은 HVQFN 패키지 및 희생층 패키지를 포함한다.
도 5의 (b)는 패드(20B) 상의 골드 산화물 마스크(30)의 제공 이후 결과를 도시한다. 이 유사의 마이크로 콘택트 프린팅 사용은, 이것이 청정실이 아니고 따라서 포토리쏘그래피의 사용과 같지 않은 환경에서 패턴을 제공하는 쉬운 방식이므로, 적합하게 보인다.
도 5의 (c)는 솔더 레지스트(38) 및 솔더 범프(39)가 제공된 이후 결과를 도시한다. 이는 종래 테크놀리지로 수행된다. 이 솔더 레지스트(38)는 보통 스크린 프린팅되고, 이 솔더 범프는 주석-은-구리 합금(SAC 솔더), 또는 바람직하게는 공정(eutectic) 납-주석 합금과 같은 재료를 포함한다. 솔더 레지스트(38)은 심지어 생략될 수 있다. 솔더 범프는 개별적으로 제공되거나, 또는 임의 종류의 웨이퍼-수준 프로세스에서 제공될 수 있다. 알게 될 바와 같이, 산화된 패드에는 바람직하게는 자체-정렬된 프로세스에서, 예를 들면 골드 산화물(30)과 솔더 범프(39) 사이의 접착 결여로 인해 솔더 범프가 마련되지 않는다.
도 5의 (d)는 산화물 마스크의 제거 이후 결과를 도시한다. 그것으로써, 노출된 골드 패드(20)가 생성된다. 이는 프로그래밍 목적 및 테스트 목적을 위해 사용될 수 있다. 패키지 내의 시스템(system-in-package) 및 적층된 다이 팩키지 경향으로, 프로세스의 다른 스테이지에서의 테스트가 수율 또는 양품률을 유지하기 위해 점점더 이슈가 되고 있다. 동시에, 웨이퍼-수준 프로세스가 이용되는 경우, 제조비용이 굉장히 감소된다. 솔더로 덮이지 않고 쉽게 제거되는 산화물(30)로 보호되는 테스트 패드의 생성은 비용 효율성 솔루션에 기여하는 것으로 보인다.
도 6은 본 발명의 방법에 대한 다른 실시예에서 6개 스테이지를 도시한다. 여기서, 골드 산화물 마스크(30)에 더하여 티올 마스크(40)가 이용된다. 추가적으로, 선별적인 증착 단계를 제공하기 위해, 이 티올 마스크가 무극성이고, 반면에 골드 산화물 마스크는 극성인 특징이 이용된다.
도 6의 (a)는 골드층(20)과, 골드 산화물 마스크(30)와, 티올 마스크(40)을 가지는 기판(10)을 도시한다. 적합하게는, 먼저 골드 산화물층(30)이 제공되고, 이후 티올 마스크(40)만이 제공된다. 이 후, 에칭 단계는 골드층(20) 부분을 제거하기 위해 수행된다(도 6의 (b)). 그 후, 선별적인 증착 단계가 상단층(41)을 갖는 티올 마스크(40)를 제공하기 위해 수행된다. 상단층(41)이 또한 기판(10)의 노출된 영역을 덮는 것이 배제되지 않는다(도 6의 (c)). 이후, 골드 산화물층(30)이 골드층(20)의 추가 영역을 노출하기 위해 제거된다(도 4의 (d)). 이는 골드층(20) 상에 전기적으로 전도성 층과 같은 추가층(23)의 제공을 허용한다(도 4의 (e)). 예를 들면 시약, 바이오 분자 등과 같은 다른 층이 대안적으로, 골드층(20)에 적용될 수 있었다. 최종적으로, 이 스트럭처는 절연층(29)을 사용하여 평면화될 수 있다(도 6의 (f)).
도 7은 본 발명의 방법에 대한 제 7 실시예의 7개 스테이지를 도시한다. 여기서, 본 발명의 방법은 사전 패턴화된 골드층(20)의 분해능을 향상시키기 위해 적용된다(도 7의 (a)). 이 골드 산화물 마스크(30)가 위에 언급된 방식으로, 바람직하게는 플라즈마 처리법에서의 산화이후 마이크로 콘택트 프린팅(microcontactprinting)으로 마련된다. 후속적으로, 골드층(20)은 더 높은 분해능으로 골드 패드(22)로 패턴화된다. 한 가지 응용예는 예를 들면, 인쇄 회로 기판 등에 있다. 여기서, 본 방법은 패드의 분해능 향상을 위해 사용될 수 있다. 이러한 더 높은 분해능은 미세한 피치 볼 그리드 어레이 패키지, 또는 미세한 피치 접촉 패드 또는 리드를 가지는 다른 패키지의 배치를 국부적으로 허용하도록 요구될 수 있다. 분해능의 국부적 증가를 위한 다른 예는 예를 들면, 더 미세한 도트에서 바이오 분자의 접착을 위해 패드의 어레이의 생성이다. 이 골드 패드(22)는 심지어 기초 전도성층을 패턴화하기 위해 에칭 마스크로서 사용될 수 있다.
도 7의 (d) 내지 (g)는 4개의 추가 스테이지를 도시하며, 이는 또한 따로따로, 예를 들면 사전 패턴화된 골드층(20)의 결합없이 적용될 수도 있다. 여기서, 골드 산화물(30)은 선별적으로, 적합하게는 다른 콘택트 프린팅 단계에 의해 제거된다. 이는 일부 패드(22A, 22B)를 오픈하는 것을 허용하고, 반면에 다른 패드(22C)는 노출되지 않는다(도 7의 (d)). 바이오 분자(71)는 후속적으로 패드(22A, 22B)에 접착된다. 그후, 추가 패드(22C)가 오픈되고, 다른 샘플의 바이오 분자(72) 가 접착된다. 이는 2 종류의 바이오 분자(71, 72)의 원상태(in-situ) 비교를 허용한다. 바이오 분자의 레이블링 및 테스트는 그 자체로 알려져 있으며, 예를 들면 선택적으로 또는 자기저항 소자를 사용하여 수행될 수 있다.
예시 1
골드 산화물의 에칭 저항성. 실리콘 웨이퍼 기판은 상단위에 열적 실리콘 산화물층(약 250nm 두께), 증발 티탄늄 접착층(5nm 두께) 및 증발 골드층(20nm 두께)를 사용하여 변경된다. 이 기판은 10분 동안 산소 플라즈마 리액터(0.30 mbar O2, 300W)에서 산소 플라즈마에 노출된다. 특징짖기(characterization) 및 프로세싱이 30분 내에 뒤따른다. 산화에 앞서, 골드 기판은 초고순도 물(저항도>18㏁ㆍcm) 및 에탄올로 순차적으로 세척된다.
비산화 및 산화 기판은 에칭 용액에 대한 산화물층의 안정성을 결정하기 위해 다른 에칭 용액에 노출되었다. 반면에, 비처리된 골드의 20nm은 포타슘 하이드로사이드(1.0M), 포타슘 티오셜페이트(0.1M), 및 포타슘 페리시안나이드(0.01M)를 포함하는 알칼리 에칭 용액조에서 10분 이내에 완전히 벗겨지는 반면에, 균일하게 산화된 골드만이 한 시간 이상 후에 악화의 징후를 보여주기 시작했다. 대안적이고 산성인 에칭 용액조는 티오우레아(thiourea)(0.1M), Fe2(SO4)3(0.01M), 및 황산(0.01M)을 포함했다. 이러한 티오우레아 기반 용액조를 사용하면, 비처리 및 산화 골드 기판 둘 다 2분 내에 완전히 벗겨졌다.
예시 2
실리콘 웨이퍼 기판은 상단에 열적 실리콘 산화물층, 증발 티탄늄 접착층(5nm 두께), 및 증발 골드층(20nm 두께)로 변경되었고, 예시 1에서 기술된 바와 같이, 산소 플라즈마에서 산화되었다. 마이크로 콘택트 프린팅을 위한 스탬프는 PDMS(Poly DiMethylSiloxane)로부터 만들어졌으며, 이는 다우코닝사로부터 얻었다. 이는 1:10의 경화제(curing agent)/프리폴리머 비율로 혼합되었고, 60℃에서 밤새 경화되었다(cured). 서페이스 릴리프제(surface relief agent)를 갖고 있는 PDMS 스탬프는 에탄올과 디티오트레이톨(dithiotreitol)의 0.1 몰랄 용액으로 로딩되고, 질소의 흐름에서 건조되고, 30초 동안 산화된 골드 기판과 접촉상태로 되었다. 이 스탬프의 제거 이후, 골드 기판은 포타슘 하이드로사이드(1.0M), 포타슘 티오셜페이트(0.1M), 포타슘 페리시안나이드(0.01M)와 포타슘 페로시안나이드(0.001M)를 포함하는 수용성 알칼리 에칭 용액조를 10분 동안 사용하여 에칭되었다. 골드는 기판에 있는 각 패턴을 얻기 위해 스탬프의 밀어내기(protruding) 특징에 의해 접촉된 영역으로부터 선별적으로 제거되었다.
예시 3
골드로 덮인 실리콘 웨이퍼가 준비되었고, 예시 1에서 기술된 바와 같이, 산소 플라즈마에서 산화되었다. PDMS 스탬프는 에탄올과 트리페닐포스핀의 0.1 몰랄 용액으로 로딩되었고, 건조되어 이전에 기술된 바와 같이, 기판과 접촉상태로 되었다. 표면이 변경된 기판의 에칭은 포타슘 하이드로사이드(1.0M), 포타슘 시안나이 트(0.01M), 포타슘 페리시안나이드(0.01M)와 포타슘 페로시안나이트(0.001M)를 포함하는 용액으로 수행되었다. 골드는 기판에 있는 각 패턴을 얻기 위해 스탬프의 돌출 모양에 의해 접촉된 영역으로부터 선별적으로 제거되었다.
예시 4
골드로 덮인 실리콘 웨이퍼가 준비되었고, 예시 1에서 기술된 바와 같이, 산소 플라즈마에서 산화되었다. PDMS 스탬프는 에탄올과 트리페닐포스핀(TTP:TriPhenylPhosphine)의 0.1 몰랄 용액으로 로딩되었고, 건조되어 이전에 기술된 바와 같이, 기판과 접촉상태로 되었다. 표면이 변경된 기판의 에칭은 포타슘 하이드로사이드(1.0M), 포타슘 티오셜페이트(0.1M), 포타슘 페리시안나이드(0.01M)과 포타슘 페로시안나이드(0.001M)를 포함하는 용액으로 10분 동안 수행되었다. 골드는 기판에 있는 각 패턴을 얻기 위해 스탬프의 돌출 모양에 의해 접촉된 영역으로부터 선별적으로 제거되었다(도 8a).
예시 5
골드로 덮인 실리콘 웨이퍼가 준비되었고, 예시 4에서 기술된 바와 같이, 산소 플라즈마에서 산화되었다. PDMS 스탬프는 톨루엔과 디티오트레이톨(DTT(DiThioThreitol)의 10mM 용액으로 로딩되었고, 질소의 흐름에서 한 시간 동안 건조되었고 이전에 기술된 바와 같이 기판과 접촉상태로 되었다. 이는 예시 4에 기술된 바와 같이 후속적으로 에칭되었다. 골드는 기판에 있는 각 패턴을 얻기 위 해 스탬프의 돌출 모양에 의해 접촉된 영역으로부터 선별적으로 제거되었다. 예시 4에서 얻은 결과에 비교하는 경우, 에칭 이후 에지 한정이 추가로 개선되었는데, 아마도 용매 도움 스프레딩(spreading)의 더 작은 기여때문이다(도 8b).
예시 6
골드로 덮인 실리콘 웨이퍼가 준비되었고, 예시 1에서 기술된 바와 같이, 산소 플라즈마에서 산화되었다. 1H,1H,2H,2H-PFDTS(PerFluoroDecylTrichloroSilane) 장벽층을 가지는, 화학적으로 패턴화된 평평한 PDMS 스탬프가 Sharpe 등의 J.Am.Chem.Soc.127, 10344-10349(2005)에 기술된 바와 같이, 준비되었다. 이는 에탄올과 트리페닐포스핀의 0.1 몰랄 용액으로 로딩되고, 건조되었으며 이전에 기술된 바와 같이 기판과 접촉상태로 되었다. 표면이 변경된 기판의 에칭은 포타슘 하이드로사이드(1.0M), 포타슘 티오셜페이트(0.1M), 포타슘 페리시안나이드(0.01M)와 포타슘 페로시안나이드(0.001M)를 포함하는 용액으로 10분 동안 수행되었다. 골드는 기판의 서브-마이크론 특징을 갖는 각 고 분해능 패턴을 얻기 위해 스탬프의 돌출 모양에 의해 접촉된 영역으로부터 선별적으로 제거되었다(도 9).
예시 7
골드로 덮인 실리콘 웨이퍼가 준비되었고, 예시 1에서 기술된 바와 같이, 산소 플라즈마에서 산화되었다. PDMS 스탬프는 에탄올과 아스코르브산의 용액으로 로딩되고 기판 표면상에 패턴을 콘택트 프린팅하기 위해 이전에 기술된 바와 같이 사 용되었다. 예시 1에서 기술된 바와 같이, 에칭 용액은 패턴의 현상(development)을 위해 사용되었다. 골드가 스탬프의 돌출 모양에 의해 접촉되었던 영역으로부터 에칭을 통하여 선별적으로 제거되므로, 패턴화된 골드층이 사용된 PDMS 스탬프의 패턴에 따라 획득되었다. 이 패턴의 획득된 에지 분해능(edge resolution)은 예시 1-6에서 획득된 결과와 비교할 경우 열등하였다.
본 발명은 위에 마스크를 제공함으로써 골드층상의 스트럭처를 제조하는 방법에 이용가능하다. 또한, 본 발명은 이러한 스트럭처의 제조를 포함하는 마이크전자 디바이스를 제조하는 방법에 이용가능하다.

Claims (18)

  1. 스트럭처를 제조하는 방법으로서,
    산화물 마스크를 생성하기 위해 표면을 산화 및 패터닝함으로써 골드층의 패턴화된 표면을 제공하는 단계와,
    상기 마스크를 통하여 노출된 골드층 상에서 처리 공정을 수행하는 단계
    를 포함하는, 스트럭처를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 산화 마스크는 상기 노출된 골드층상에 처리 공정을 수행한 이후 제거되는, 스트럭처를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 골드층은 염기(base)를 갖는 마스크를 통하여 에칭되는, 스트럭처를 제조하는 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 처리 공정은 상기 노출된 골드층에 재료를 도포하는 단계를 수반하는, 스트럭처를 제조하는 방법.
  5. 제 4 항에 있어서,
    상기 재료는 도금 테크닉에 의해 적용되는, 스트럭처를 제조하는 방법.
  6. 제 4 항에 있어서,
    상기 재료는 선별적으로 상기 노출된 골드층에 접착되는, 스트럭처를 제조하는 방법.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 골드층 부분은 상기 마스크의 생성이후 자체-조립된 모노층으로 뒤덮인, 스트럭처를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 골드층은 산화 단계 이전에 패턴화되는, 스트럭처를 제조하는 방법.
  9. 제 4 항에 있어서,
    상기 산화물 마스크의 생성이후 자체-조립된 모노층으로 상기 골드층 부분을 덮는 단계와,
    상기 자체-조립된 모노층의 제거없이 상기 재료의 적용이후 상기 산화물 마스크를 제거하는 단계와,
    상기 산화물 마스크의 제거에 의해 노출된 골드를 에칭하는 단계를 추가로 포함하는, 스트럭처를 제조하는 방법.
  10. 제 7 항에 있어서,
    상기 적용된 자체-조립 모노층에는 상기 골드층으로부터 먼 쪽을 향하는 무극 표면이 마련되고, 그 후 상기 자체-조립된 모노층에 선별적으로 바인딩하는 재료가 도포되어, 상기 산화물 마스크를 노출된 채로 남기고, 이후 상기 산화물 마스크와 골드층은 이 위에 처리 공정을 수행하기 위해 재노출되는, 스트럭처를 제조하는 방법.
  11. 제 1 항에 있어서,
    상기 산화물 마스크의 생성 이후, 상기 산화물 마스크에 선별적으로 바인딩하는 재료가 도포되고, 그 후 상기 노출된 골드층에 바인딩하는 재료가 도포되는, 스트럭처를 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 표면의 패터닝은 환원제(reducing agent)를 프린팅함으로써 로컬 환원에 의해 골드의 산화이후 수행되는, 스트럭처를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 환원제는 콘텍트 프린팅에 의해 제공되는, 스트럭처를 제조하는 방법.
  14. 제 1 항에 있어서,
    상기 표면의 패터닝은 마스크를 제공함으로써 산화 이전에 수행되고, 상기 산화는 상기 마스크를 통하여 수행되는, 스트럭처를 제조하는 방법.
  15. 제 14 항에 있어서,
    상기 표면의 패터닝은 나노임프린트(nanoimprint) 리쏘그래피(lithography)에 의해 수행되는, 스트럭처를 제조하는 방법.
  16. 제 1 항에 있어서,
    상기 골드의 에칭은 pH 8 이상을 가지는 염기(base)로 수행되는, 스트럭처를 제조하는 방법.
  17. 마이크로전자 디바이스를 제조하는 방법으로서,
    제 1 항 내지 제 16 항 중 어느 한 항에 청구된 스트럭처의 제조단계를 포함하는, 마이크로전자 디바이스를 제조하는 방법.
  18. 마이크로전자 디바이스로서,
    골드 산화물층으로 덮인 재노출가능한 패드를 갖는 골드층과, 추가층에 의해 덮인 패턴을 포함하는, 마이크로전자 디바이스.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201358B (zh) * 2011-05-13 2014-06-04 上海新傲科技股份有限公司 表征衬底表面性质的装置以及方法
US20130025745A1 (en) * 2011-07-27 2013-01-31 Texas Instruments Incorporated Mask-Less Selective Plating of Leadframes
US9406509B2 (en) * 2014-01-22 2016-08-02 Applied Materials, Inc. Deposition of heteroatom-doped carbon films
CN104779014B (zh) * 2015-03-13 2016-08-24 深圳市华科创智技术有限公司 导电图案的形成方法
US11062946B2 (en) 2018-11-08 2021-07-13 International Business Machines Corporation Self-aligned contact on a semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4072768A (en) * 1976-01-23 1978-02-07 Bell Telephone Laboratories, Incorporated Method for making patterned gold metallization
JP3271272B2 (ja) * 1991-11-12 2002-04-02 日本電気株式会社 半導体装置の製造方法
JPH06267961A (ja) * 1993-03-15 1994-09-22 Fujitsu Ltd 金属配線の形成方法
DE19934089A1 (de) * 1999-07-19 2001-01-25 Univ Schiller Jena Verfahren zur Erzeugung elektrisch leitender Bereiche in mehrkomponentigen Materialien
US6767828B2 (en) * 2001-10-05 2004-07-27 International Business Machines Corporation Method for forming patterns for semiconductor devices
US20030215723A1 (en) * 2002-04-19 2003-11-20 Bearinger Jane P. Methods and apparatus for selective, oxidative patterning of a surface
US6893966B2 (en) * 2002-11-27 2005-05-17 International Business Machines Corporation Method of patterning the surface of an article using positive microcontact printing

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