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KR20080046658A - 실리콘 카바이드 전력 소자들을 그 상에 가지는 반도체웨이퍼들의 가공방법들 - Google Patents

실리콘 카바이드 전력 소자들을 그 상에 가지는 반도체웨이퍼들의 가공방법들 Download PDF

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KR20080046658A
KR20080046658A KR1020087006207A KR20087006207A KR20080046658A KR 20080046658 A KR20080046658 A KR 20080046658A KR 1020087006207 A KR1020087006207 A KR 1020087006207A KR 20087006207 A KR20087006207 A KR 20087006207A KR 20080046658 A KR20080046658 A KR 20080046658A
Authority
KR
South Korea
Prior art keywords
silicon carbide
substrate
carbide substrate
metal layer
forming
Prior art date
Application number
KR1020087006207A
Other languages
English (en)
Inventor
아난트 아가왈
세형 류
매트 도노프리오
Original Assignee
크리 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 크리 인코포레이티드 filed Critical 크리 인코포레이티드
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Abstract

실리콘 카바이드 반도체 소자의 형성 방법들이 개시된다. 상기 방법들은 제1두께를 가지는 실리콘 카바이드(silicon carbide) 기판의 제1표면에 반도체 소자를 형성하는 단계와 상기 실리콘 카바이드 기판의 상기 제1표면에 캐리어 기판을 장착(mount)하는 단계를 포함한다. 상기 캐리어 기판은 상기 실리콘 카바이드 기판에 기계적인 지지를 제공한다. 상기 방법은 상기 실리콘 카바이드 기판을 상기 제1두께보다 작은 두께로 박판화(thinning)하는 단계, 상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는(opposite) 상기 박판화된 실리콘 카바이드 기판 상에 금속층을 형성하는 단계, 및 상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 오믹 콘택을 형성하기 위하여 상기 금속층을 국부적으로 어닐링하는 단계를 더 포함한다. 싱귤레이션된(singulated) 반도체 소자를 제공하기 위하여 상기 실리콘 카바이드 기판은 싱귤레이션 된다.
실리콘 카바이드, 캐리어 기판, 박판화, 오믹 콘택, 어닐링

Description

실리콘 카바이드 전력 소자들을 그 상에 가지는 반도체 웨이퍼들의 가공방법들{Methods of processing semiconductor wafers having silicon carbide power devices thereon}
본 발명은 마이크로 전자공학 소자들과 관련되고, 그리고 더욱 상세하게는, 실리콘 카바이드 전력 소자들의 제조와 관련된다.
SiC계 전력 반도체 소자들에서 실리콘 카바이드(SiC) 기판들의 두께는 주어진 전류 수준에서 소자들을 동작하기에 필요한 순방향 전압에 영향을 미칠 수 있다. 특히, SiC 쇼트키 다이오드들, MOSFET들, BJT들, PiN 다이오드들, n-채널 IGBT들, 사이리스터(thyristor)들 및/또는 수직 JFET들과 같은 SiC 소자들의 성능 및/또는 동작은 두꺼운 SiC 기판들의 상대적인 높은 저항에 의해 영향을 받을 수 있다. 예를 들어, n-타입, 4H-SiC 기판들은 다양한 소자들의 고유한 온-저항(on-resistance)의 약 1mohm-cm2의 이유를 설명한다.이것은 600V SiC 쇼트키 다이오드의 온-저항의 약 50%를 구성하고 그리고/또는 300V SiC 쇼트키 다이오드의 온-저항의 약 90%를 구성한다. p-타입 4H-SiC 기판은 소자의 온-저항에 약 50-100 mohm-cm2를 더할 수 있다. 이러한 이유로, GTO들 및 n-채널 IGBT들과 같은 수직형 소자들을 p- 타입 SiC 기판 상에 개발하는 것이 유용하지 않다.
현재의 SiC 소자 제조 기술은 일반적으로 상대적으로 두꺼운(300-400 미크론) 기판들을 사용한다. 후면 오믹 콘택 어닐을 포함하는 제조공정은 기판 상에 성장된 에피층(epilayer)들 상에 수행될 수 있다. 오믹 콘택 형성 이후에 연속적인 가공 단계들이 있을 수 있기 때문에, 일반적으로 기판은 일반적으로 에피층들에 적절한 기계적인 지지(support)를 제공하도록 충분히 두껍다. 그러나, 기계적인 지지를 위해 사용되는 두꺼운 기판은 소자의 전기적 및/또는 열적 저항에 더할 수 있다.
예를 들어, 콘택이 그 상에 형성되는 SiC 웨이퍼의 표면으로 이온들을 주입함으로써 낮은 온도/상온에서 SiC 기판들 상에 오믹 콘택들이 형성될 수 있다. 어떠한 통상적인 접근법에서는, 도펀트(dopant)들을 SiC 웨이퍼의 후면으로 주입함으로써 오믹 콘택들이 형성될 수 있다. 그러나, 도펀트들이 주입된 SiC 기판이 오믹 콘택들을 형성하기 이전에 박판화된다면(thinned), 도핑된 영역(doped region)이 박판화하는 동안 제거될 수 있고, 이것은 상기 주입을 과잉으로 만들 수 있다. 따라서, 주입은 이후의 단계에서 수행될 수 있기 때문에, 궁극적으로 오믹 콘택들을 형성하기 위해 증착되는 금속들은 기판 상에 증착될 때 오믹 특성들을 갖지 않을 수 있다. 오믹 콘택들의 형성을 위한 이온 주입은, 예를 들어, 미국 출원 일련 번호 09/787,189 및 미국 특허 공개 번호 2002/0179910 에서 설명되며, 상기 출원들에서 공개된 내용들은 전체로 여기에서 인용되어 통합된다.
본 출원은 "실리콘 카바이드 전력 소자들을 그 상에 가지는 반도체 웨이퍼들의 가공방법들 및 상기 방법으로 형성된 실리콘 카바이드 전력 소자들(METHODS OF PROCESSING SEMICONDUCTOR WAFERS HAVING SILICON CARBIDE POWER DEVICES THEREON AND SILICON CARBIDE POWER DEVICES SO FORMED)"라는 명칭으로 2005년 9월 16일에 출원된 미국 임시 특허 출원 번호 60/718,140에 대한 우선권 및 그 이익을 주장하며, 상기 출원에서 개시된 내용은 전체로 설명된 것처럼 여기에서 인용되어 여기에 통합된다.
본 발명의 어떠한 실시예들에 따른 실리콘 카바이드 반도체 소자의 형성 방법은 제1두께를 가지는 실리콘 카바이드(silicon carbide) 기판의 제1표면에 반도체 소자를 형성하는 단계와 상기 실리콘 카바이드 기판의 상기 제1표면에 캐리어 기판을 장착(mount)하는 단계를 포함한다. 상기 캐리어 기판은 상기 실리콘 카바이드 기판에 기계적인 지지를 제공한다. 상기 방법은 상기 실리콘 카바이드 기판을 상기 제1두께보다 작은 두께로 박판화(thinning)하는 단계, 상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는(opposite) 상기 박판화된 실리콘 카바이드 기판 상에 금속층을 형성하는 단계, 및 상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 오믹 콘택을 형성하기 위하여 상기 금속층을 국부적으로 어닐링하는 단계를 더 포함한다. 싱귤레이션된(singulated) 반도체 소자를 제공하기 위하여 상기 실리콘 카바이드 기판은 싱귤레이션 된다.
상기 실리콘 카바이드 기판을 박판화하는 단계는 상기 캐리어 기판이 상기 실리콘 카바이드 기판에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 그라인딩(grinding) 및/또는 래핑(lapping)하는 단계를 포함할 수 있다. 특히, 상기 실리콘 카바이드 기판을 박판화하는 단계는 상기 캐리어 기판이 상기 실리콘 카바이드 기판에 기계적인 지지를 제공하는 동안 인-피드(in-feed) 및/또는 크립 피드(creep feed) 그라인더를 사용하여 상기 실리콘 카바이드 기판을 그라인딩하는 단계를 포함할 수 있다. 어떠한 실시예들에서는, 상기 실리콘 카바이드 기판을 박판화하는 단계는 상기 캐리어 기판이 상기 실리콘 카바이드 기판에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 식각(etching)하는 단계를 포함할 수 있다.
전자공학 소자를 형성하는 단계는 상기 실리콘 카바이드 기판의 상기 제1표면 상에 패시베이션층을 형성하는 단계를 포함할 수 있고, 그리고 실리콘 카바이드 기판의 상기 제1표면에 상기 캐리어 기판을 장착하는 단계는 상기 패시베이션층에 상기 캐리어 기판을 부착(attach)하는 단계를 포함할 수 있다.
상기 금속층을 국부적으로 어닐링하는 단계는 상기 제1표면에 대향하는 상기 실리콘 카바이드 기판의 표면에 상기 금속층이 오믹 콘택을 형성하도록 하기에는 충분하지만 상기 캐리어 기판이 상기 실리콘 카바이드 기판에서 분리(detach)될 수 있는 온도보다는 낮은 온도까지 상기 증착된 금속층을 국부적으로 가열(heating)하는 단계를 포함할 수 있다. 특히, 상기 증착된 금속층을 국부적으로 가열하는 단계는 상기 증착된 금속층을 레이저 어닐링하는 단계 및/또는 상기 증착된 금속층을 전자 빔 어닐링하는 단계를 포함할 수 있다.
상기 레이저 어닐링하는 단계는 SiC 기판의 밴드갭 이상의 광자 에너지들을 가지는 레이저 광(laser light)을 부딪치게 하는 단계(impinging)를 포함할 수 있고, 그리고 레이저 어닐링은 펄스로 된(pulsed) 또는 연속적인(continuous) 파동 레이저 광을 부딪치게 하는 단계를 포함할 수 있다.
상기 SiC 기판은 4H SiC 및/또는 6H SiC를 포함할 수 있고, 그리고 상기 레이저 어닐링하는 단계는 상기 증착된 금속층 상에 레이저 광을 부딪치게 하는 단계(impinging)를 포함할 수 있다. 상기 레이저 광은 약 248 나노미터 내지 약 308 나노미터의 파장을 가질 수 있다.
상기 SiC 기판은 6H SiC를 포함할 수 있고, 그리고 상기 레이저 광은 약 30 나노 초의 지속시간(duration)을 가지는 단일 펄스로 적용될(applied) 수 있다. 상기 레이저 광은 약 2.8 joules/cm2 의 에너지에서 적용될 수 있다.
상기 SiC 기판은 4H SiC를 포함할 수 있, 그리고 상기 레이저 광은 복수개의 펄스로 적용될 수 있다. 예를 들어, 상기 레이저 광은 약 30 나노 초의 지속시간을 각각 가지는 약 5개의 펄스로 적용될 수 있고, 그리고 상기 레이저 광은 약 4.2 joules/cm2 의 에너지에서 적용될 수 있다.
상기 방법은 상기 오믹 콘택 상에 금속 오버레이어(overlayer)를 형성하는 단계를 더 포함할 수 있다. 상기 금속 오버레이어는 Ti를 포함하는 부착층(adhesion layer), Ni 및/또는 Ti/W를 포함하는 배리어층(barrier layer), 및 Ag 및/또는 Au를 포함하는 접합층(bonding layer)을 포함할 수 있다.
상기 기판을 박판화하는 단계는 상기 기판을 약 120 미크론 또는 그 이하의 두께까지 박판화하는 단계를 포함할 수 있다. 어떠한 실시예들에서, 상기 기판을 박판화하는 단계는 상기 기판을 약 80 미크론 내지 약 100 미크론의 두께까지 박판화하는 단계를 포함할 수 있다.
본 발명의 추가적인 실시예들에 따른 실리콘 카바이드 반도체 소자의 형성방법은 실리콘 카바이드 기판의 일 표면 상에 에피택셜층을 형성하는 단계, 상기 실리콘 카바이드 기판에 대향하는(opposite) 상기 에피택셜층의 제1 표면에 반도체 소자를 형성하는 단계, 및 상기 에피택셜층의 상기 제1표면에 캐리어 기판을 장착하는 단계를 포함한다. 상기 캐리어 기판은 상기 에피택셜층에 기계적인 지지를 제공할 수 있다. 상기 방법은 상기 제1표면에 대향하는 상기 에피택셜층의 제2표면을 노출하도록 상기 실리콘 카바이드 기판을 제거하는 단계, 상기 에피택셜층의 제2표면 상에 금속층을 형성하는 단계, 상기 에피택셜층의 상기 제2표면 상에 오믹 콘택을 형성하기 위하여 상기 금속층을 국부적으로 어닐링하는 단계, 및 상기 에피택셜층을 상기 캐리어 기판으로부터 분리하는 단계를 더 포함한다.
상기 실리콘 카바이드 기판을 제거하는 단계는 상기 캐리어 기판이 상기 에피택셜층에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 그라인딩 및/또는 래핑하는 단계를 포함할 수 있다. 특히, 상기 실리콘 카바이드 기판을 제거하는 단계는 상기 캐리어 기판이 상기 에피택셜층에 기계적인 지지를 제공하는 동안 인-피드(in-feed) 및/또는 크립 피드(creep feed) 그라인더를 사용하여 상기 실리콘 카바이드 기판을 그라인딩하는 단계를 포함할 수 있다. 어떠한 실시예들에서, 상기 실리콘 카바이드 기판을 제거하는 단계는 상기 캐리어 기판이 상기 에피택셜층에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 식각(etching)하는 단계를 포함할 수 있다.
상기 전자공학 소자를 형성하는 단계는 상기 에피택셜층의 상기 제1표면 상에 패시베이션층을 형성하는 단계를 포함할 수 있고, 그리고 상기 에피택셜층의 상기 제1표면에 상기 캐리어 기판을 장착하는 단계는 상기 패시베이션층에 상기 캐리어 기판을 부착하는(attaching) 단계를 포함할 수 있다.
상기 금속층을 국부적으로 어닐링하는 단계는 상기 제1표면에 대향하는 상기 실리콘 카바이드 기판의 표면에 상기 금속층이 오믹 콘택을 형성하도록 하기에는 충분하지만 상기 캐리어 기판이 상기 에피택셜층에서 분리(detach)될 수 있는 온도보다는 낮은 온도까지 상기 증착된 금속층을 국부적으로 가열(heating)하는 단계를 포함할 수 있다.
본 발명의 추가적인 실시예들에 따른 실리콘 카바이드 반도체소자의 형성방법은 약 300 미크론 이상의 제1두께를 가지는 실리콘 카바이드 기판의 제1표면에서 반도체 소자를 형성하는 단계, 및 상기 실리콘 카바이드 기판의 상기 제1표면에 캐리어 기판을 장착하는 단계를 포함한다. 상기 캐리어 기판은 상기 실리콘 카바이드 기판에 기계적인 지지를 제공한다. 상기 방법은 약 150 미크론 이하의 두께까지 상기 실리콘 카바이드 기판을 박판화하는 단계 및 상기 박판화된 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 오믹 콘택을 형성하는 단계를 더 포함한다.
상기 오믹 콘택을 형성하는 단계는 상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 금속층을 형성하는 단계 및 상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 오믹 콘택을 형성하기 위하여 상기 금속층을 국부적으로 어닐링하는 단계를 포함할 수 있다.
상기 금속층을 국부적으로 어닐링하는 단계는 상기 제1표면에 대향하는 상기 실리콘 카바이드 기판의 표면에 상기 금속층이 오믹 콘택을 형성하도록 하기에는 충분하지만 상기 캐리어 기판이 상기 실리콘 카바이드 기판에서 분리(detach)될 수 있는 온도보다는 낮은 온도까지 상기 증착된 금속층을 국부적으로 가열(heating)하는 단계를 포함할 수 있다.
상기 증착된 금속층을 국부적으로 가열하는 단계는 상기 증착된 금속층을 레이저 어닐링하는 단계 및/또는 전자빔을 상기 금속층에 향하게 하는(directing) 단계를 포함할 수 있다.
본 발명의 상세한 이해를 제공하도록 포함되고 본 출원의 일부를 구성하고 통합되는, 첨부된 도면들은 본 발명의 어떠한 실시예(들)을 도해한다. 상기 도면들은 다음과 같다:
도 1a-1f는 본 발명의 어떠한 실시예들에 따른 반도체 웨이퍼들의 가공방법들을 도해하는 단면도들이고;
도 2a-2d는 본 발명의 어떠한 실시예들에 따른 반도체 웨이퍼들의 가공방법 들을 도해하는 단면도들이고;
도 3a-3j는 본 발명의 어떠한 실시예들에 따른 반도체 웨이퍼들의 가공방법들을 도해하는 단면도들이고; 그리고
도 4는 본 발명의 어떠한 실시예들에 따라 형성된 SiC 쇼트키 소자와 일반적인 SiC 쇼트키 소자에 대한 전압 대 전류의 그래프이다.
이제 본 발명의 실시예들이 도시된 첨부된 도면들을 참고로 하여 이하에서 본 발명이 더욱 상세하게 설명된다. 그러나, 본 발명이 여기에서 설명되는 실시예들에 제한되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예들은 본 개시되는 내용이 철저하고 완벽해지도록 하고, 당업자들에게 발명의 범위가 충분히 전달될 수 있도록 제공된다. 도면들에서, 층들의 두께 및 영역들은 이해를 명백히 하기 위하여 과장될 수 있다. 명세서에 걸쳐서 동일한 번호들은 동일한 구성요소들을 언급한다. 여기에서 사용될 때 "및/또는"이라는 용어는 관련되어 기재된 항목들의 하나 또는 그 이상의 어떠한 그리고 모든 조합들을 포함한다.
여기에서 사용되는 용어들의 정의는 특별한 실시예들을 설명하기 위한 목적이며, 본 발명을 제한하고자 하는 것이 아니다. 여기에서 사용될 때, 문맥이 명백하게 다르게 언급하지 않는다면, 단수의 형태는 복수의 형태들을 또한 포함하도록 의도된다. 본 명세서에서 "포함한다" 및/또는 "포함하는"이라는 용어들이 사용될 때는, 언급된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 구성성분들의 존재를 명기하는 것이며, 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성성분들 및/또는 그들의 집합의 존재 또는 추가를 배제하는 것이 아니라는 것을 나아가 이해할 수 있다.
층, 영역 또는 기판과 같은 하나의 요소가 다른 요소의 "상에(on)" 존재한다거나 다른 요소를 "향하여(onto)" 신장한다고 언급될 때는, 상기 하나의 요소는 다른 요소의 직접 상에(directly on) 존재할 수 있거나 다른 요소를 직접 향하여(directly onto) 신장할 수 있고 또는 중간의 개재하는 요소들이 존재할 수도 있다는 것이 이해될 수 있다. 반대로, 하나의 요소가 다른 요소의 "직접 상에" 존재한다거나 다른 요소를 "직접 향하여" 신장한다고 언급될 때는, 중간의 개재하는 요소들이 존재하지 않는다. 하나의 요소가 다른 요소에 "연결된다"거나 "결합된다"라고 언급될 때는, 상기 하나의 요소는 다른 요소에 직접 연결된다거나 직접 결합될 수 있고 또는 중간의 개재하는 요소들이 존재할 수도 있다고 이해될 수도 있다. 반대로, 하나의 요소가 다른 요소에 "직접 연결된다"거나 "직접 결합된다"라고 언급될 때는, 중간의 개재하는 요소들이 존재하지 않는다. 본 발명에 걸쳐서, 동일한 참조번호들은 동일한 요소들을 참조한다.
본 발명의 실시예들은 여기에서 본 발명의 이상화된 실시예들을 개요적으로 도해하는 단면도들을 참조하여 설명된다. 그 결과, 도면들의 형태들로부터의 변동들, 결국, 예를 들어, 제조 기술들 및/또는 공차들의 변동들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 여기에서 도해되는 영역들의 특별한 형태들에 한정하여 해석되어서는 안되고, 예를 들어, 제조에서 기인하는 형태들의 변동들을 포함하여야 한다. 예를 들어, 사각형으로 도해되거나 기술되는 식각된 영역은 통상적으로 원형 또는 곡선의 형태들을 가질 수 있다. 따라서, 도면들에서 도해되는 영역들은 본질적으로 개요적이고, 그들의 형태들은 소자의 영역의 정확한 형태를 도해하기 위함이 아니고 본 발명의 범위를 한정하기 위함이 아니다.
다르게 정의되지 않는다면, 여기에서 사용되는 모든 용어들(공학적 및 과학적 용어들을 포함하는)은 본 발명이 속하는 기술분야의 보통의 기술을 가진 자에 의해 통상적으로 이해되는 동일한 의미를 가진다. 통상적으로 사용되는 사전들에서 정의되는 용어들과 같은 용어들은 관련 기술분야의 문장에서의 그들의 의미과 일치하는 의미를 가지는 것으로 해석되어야 하고, 여기에서 명시적으로 정의하지 않는 한 이상적 또는 지나치게 형식적인 의미로 해석되어서는 안된다. 다른 형태에 "인접하여" 배치되는 구조 또는 형태라는 표현은 상기 인접하는 형태에 위로 덮는 또는 아래에 있는 부분들을 가질 수도 있다는 것이 당업자들에게 이해될 수도 있다.
본 발명의 어떠한 실시예들은 n-타입 또는 p-타입과 같은 도전 타입을 가지는 것으로 특성화되는 반도체 층들 및/또는 영역들에 관하여 설명되는데, 상기 도전 타입은 상기 층 및/또는 영역에서 다수의 캐리어 농도를 언급하는 것이다. 따라서, p-타입 물질은 양으로 대전된 홀들의 다수의 평형 농도를 가지며, n-타입 물질은 음으로 대전된 전자들의 다수의 평형 농도를 가진다. 어떠한 물질은 다른 층 또는 영역과 비교하여 다수 캐리어들의 상대적으로 더 높은("+") 또는 더 낮은("-") 농도를 언급하기 위하여 "+" 또는 "-"으로(n+, n-, p+, p-, n++, n--, p++, p--, 등에서와 같은) 명시될 수 있다. 그러나 그러한 명시는 층 또는 영역에서 다수 또는 소수 캐리어들의 특정한 농도의 존재를 함축하는 것은 아니다.
여기에서 사용될 때, "오믹 콘택"이라는 용어는, 실질적으로 모든 기대되는 동작 주파수들에서(즉, 오믹 콘택과 관련된 임피던스는 모든 동작 주파수들에서 실질적으로 동일하다), V는 콘택에 걸치는 전압이고 I는 전류일 때 임피던스=V/I의 관계식에 의해 실질적으로 주어지는 콘택과 관련된 임피던스를 가지는 콘택을 의미힌다. 예를 들어, 본 발명에 따른 어떠한 실시예들에서, 오믹 콘택은 약 10-3 ohm-cm2 이하의 고유한 콘택 비저항을 가지는 콘택일 수 있고, 어떠한 실시예들에서는 약 10-4 ohm-cm2 이하의 고유한 콘택 비저항을 가지는 콘택일 수 있다.
더욱 상세하게 여기에서 설명될 때, 본 발명에 따른 실시예들은 예를 들어, 웨이퍼의 후면에서 웨이퍼를 가공함으로써 그 상에 형성된 실리콘 카바이드 반도체 소자들을 가지는 실리콘 카바이드 웨이퍼의 두께를 감소하게 하여, 반도체 소자들의 반도체 웨이퍼들의 가공 방법들을 제공할 수 있다. 반도체 웨이퍼는 일반적으로 두 개의 주요한(major) 평행한 표면들을 가진다. 여기에서 사용될 때, 웨이퍼의 "후면(backside)"이라는 용어는 하나 또는 그 이상의 반도체 소자가 형성되는 웨이퍼의 표면에 대향하는(opposite) 웨이퍼의 주요한 표면을 언급한다.
도 1a에서 도시된 것처럼, 웨이퍼(즉, 기판, 100)는 일반적으로 약 300 미크론 내지 약 400미크론의 두께(t1)를 가질 수 있다. 복수의 반도체 소자들(110)이 웨이퍼(100)의 후면(103)에 대향하는 웨이퍼(100)의 전면(102)에(at) 또는 그 상에(on) 형성될 수 있다. 복수개의 반도체 소자들(110)은 PIN 다이오드들, MOSFET들, IGBT들 등과 같은 실리콘 카바이드 전력 반도체 소자들일 수 있다는 것이 이해 될 수 있다. 반도체 소자들(110)은 웨이퍼(100)의 전면(102) 상에 형성된 하나 또는 그 이상의 실리콘 카바이드 에피택셜 층들/영역들을 포함할 수 있다. 상기 층들/영역들은 예를 들어, 에피택셜 성장에 의해 그리고/또는 이온 주입에 의해 형성될 수 있다. 소자들(110)은 바이폴라 동작을 위해 p-n 접합을 가지는 액티브 영역을 포함할 수 있다. 본 발명의 어떠한 실시예들에서는, 소자들(110)은 p-n 접합을 포함하지 않는 쇼트키 다이오드들과 같은 다수 캐리어 소자들을 포함할 수 있다.
본 발명의 따른 어떠한 실시예들에서는, 웨이퍼 및/또는 관련된 에피택셜 층들은 4H, 6H, 15R 또는 3c 폴리타입들, 또는 예를 들어, 실리콘, 갈륨 아세나이드(gallium arsenide), 알루미늄 나이트라이드(aluminium nitride), 알루미늄 갈륨 나이트라이드, 마그네슘 옥사이드(MgO), 마그네슘 알루미네이트(MgAl2O4), 리튬 갈레이트(LiGaO2), 리튬 알루미네이트(LiAlO2), 산화아연(ZnO), 니켈 알루미네이트(NiAl2O4), 및/또는 사파이어와 같은 당업자들에게 알려진 물질의 다른 타입의 실리콘 카바이드를 포함한다. 소자들(110)이 메사(mesa)들을 포함하는 것으로 도 1a에서는 도해되었지만, 상기 소자들은 메사들을 포함하지 않을 수 있으며 그리고 소자 분리는 필요하다면 예를 들어 접합 분리(junction isolation), 트렌치 분리, 및/또는 주입 분리(implant isolation)와 같은 다른 방법들에 의해 구현될 수 있다는 것이 이해될 수 있다.
소자들(110)은 예를 들어, SiC 쇼트키 다이오드들, MOSFET들, BJT들, PiN 다이오드들, n-채널 IGBT들, 사이리스터들 및/또는 수직의 JFET들과 같은 실리콘 카 바이드계 전력 반도체 소자들을 포함할 수 있다. 소자들(110)은 p-타입 기판들 상의 n-채널 IGBT들 및 실리콘 카바이드계 GTO들을 더 포함할 수 있다. 소자들(110)은 다른 타입들의 소자들을 포함할 수 있다; 따라서, 앞에서 설명한 목록은 제한의 목적은 아니다.
도 1a는 부착 표면(120)이 그 상에 제공되는 캐리어 기판(105)을 더 도해한다. 부착 표면(120)은 예를 들어, 왁스 및/또는 부착 테이프를 포함할 수 있다. 도 1a에서 화살표는 웨이퍼(100)의 전면(102)이(소자들(110)을 포함하여) 캐리어 기판(105) 상의 부착 표면(120)과 접촉하게 된다는 것을 표시한다. 캐리어 기판(105)은 후속의 가공 단계들 동안 웨이퍼(100), 그 상의 소자들(110)을 포함하여,에 대하여 기계적인 지지를 제공할 수 있는 어떠한 적절한 물질을 포함할 수 있다. 캐리어 기판(105)은 예를 들어, 사파이어, 실리콘, 알루미늄, 알루미나, 및/또는 임의의 다른 적합한 물질을 포함할 수 있다.
도 1b에서 도시된 것처럼, 본 발명에 따른 어떠한 실시예들에서는, 웨이퍼(100)의 후면(103)에 접근될 수 있도록 예를 들어, 그라인더(미도시) 내에 캐리어 기판(105)를 장착함으로써 어셈블리가 가공될 수 있도록 하기 위해, 웨이퍼(100)(복수개의 반도체 소자들(110)을 포함하는) 및 캐리어 기판(105)이 복수개의 반도체 소자들(110)과 접촉하는 접착층(adhesive layer, 120)을 통해 함께 결합된다. 왁스와 같이 당업자들에게 알려진 어떠한 기술을 사용하여 그 상에 복수개의 반도체 소자들(110)을 포함하는 웨이퍼(100)는 캐리어 기판(105)과 결합될 수 있다는 것과 그리고 접착층(120)이 복수개의 반도체 소자들(110) 또는 캐리어 기 판(105)에 적용될 수 있다는 것이 이해될 수 있다. "접촉"이라는 용어는 예를 들어, 하나 또는 그 이상의 개재하는 구성요소들(앞에서 설명된 접착층과 같은)이 웨이퍼(100)와 캐리어 기판(105) 사이에 존재하는 간접적인 접촉(웨이퍼(100)가 캐리어 기판(105)에 의해 지지되는 동안 웨이퍼(100)의 후면(103)이 가공되고 이러한 두 구성요소들이 결합되도록 하는) 뿐만 아니라 직접적인 접촉을 포함한다고 더 이해될 수 있다.
도 1c의 실시예들을 참조하면, 본 발명의 어떠한 실시예들에서, 박판화된 웨이퍼(100')를 형성하기 위하여 웨이퍼(100)의 후면(103)은 웨이퍼(100)를 t1보다 작은 두께(t2)까지 감소하도록 가공된다.
본 발명에 따른 어떠한 실시예들에서, 웨이퍼(100)의 두께는 인-피드(in-feed) 또는 크립 피드(creep feed) 그라인더와 같은 그라인더(grinder)를 사용하여 감소된다. 본 발명에 따른 어떠한 실시예들에서는, 웨이퍼(100)의 두께는 그라인딩(grinding)과 함께 또는 그라인딩 없이 래핑(lapping), 화학적 또는 반응성 이온 식각 또는 이러한 방법들의 조합을 사용하여 감소된다. 본 발명에 따른 또 다른 실시예들에서, 식각은 박판화 공정에서 생성될 수 있는 웨이퍼의 손상을 감소하기 위하여 박판화된 웨이퍼의 후면을 처리하기 위하여 사용될 수 있다. 웨이퍼의 박판화 방법들은 예를 들어, 공동으로 양도된 "Methods of Processing Semiconductor Wafer Backsides Having Light Emitting Devices(LEDs) There on and LEDs so Formed"라는 명칭으로 Slater등이 발명하고 2004년 11월 12일에 출원한 미국 특허 출원 일련 번호 10/987,135; "Substrate Removal Process for High Light Extraction LEDs"라는 명칭으로 Edmond 등이 발명하고 2005년 2월 23일에 출원한 미국 특허 출원 일련 번호 11/064,798; "High Efficiency Group Ⅲ Nitride-Silicon Carbide Light Emitting Diode"라는 명칭으로 Edmond 등이 발명하고 2004년 9월 22일에 출원한 미국 특허 출원 일련 번호 10/951,042; "High Output Small Area Group Ⅲ Nitride LEDs"라는 명칭으로 Edmond 등이 발명하고 2005년 1월 18일에 출원한 미국 특허 출원 일련 번호 11/037,965 에서 설명되며, 상기 출원들의 공개된 내용은 전체로 인용되어 여기에서 통합된다.
본 발명에 따른 어떠한 실시예들에서, 웨이퍼(100)는 약 150 미크론 이하의 두께로 박판화된다. 본 발명에 따른 다른 실시예들에서, 웨이퍼(100)는 약 120 미크론 이하의 두께로 박판화된다. 본 발명에 따른 추가적인 실시예들에서, 웨이퍼(100)는 약 80 미크론에서 약 100 미크론 까지의 두께로 또는 그 이하의 두께로 박판화된다. 본 발명에 따른 어떠한 실시예들에서, 웨이퍼(100)는 인-피드 그라인더 또는 크립-피드 그라인더를 사용하여 박판화될 수 있다.
웨이퍼(100)를 충분하게 박판화하기 위하여 후면(103)이 가공되면(결과적으로 박판화된 웨이퍼(100')가 형성되고), 도 1d에서 도시된 것처럼 박판화된 웨이퍼(100') 및 그 상의 복수개의 반도체 소자들(110)이 제거될 수 있도록 예를 들어 접착층(120)을 가열함으로서 캐리어 기판(105)은 어셈블리에서 제거될 수 있다. 본 발명에 따른 다른 실시예들에서, 캐리어 기판(105)은 적절한 용매(solvent)를 사용하고 그리고/또는 상기 구조를 자외광에 노출함으로써 어셈블리에서 제거될 수 있다. 예를 들어, 캐리어 기판(105)을 웨이퍼(100')에서 분리하기 위하여 접착 층(120)이 용해되고(dissolved) 그리고/또는 용융될(melted) 수 있다.
도 1e의 실시예들을 참조하면, 예를 들어, "Localized Annealing of Metal-Silicon Carbide Ohmic Contacts and Devices So Formed"라는 명칭으로 Slater등이 발명하고 2004년 8월 11일에 출원한 미국 특허 출원 일련 번호 10/916,113에서 설명되는 것처럼 국부적인 어닐링을 사용하여 오믹 콘택들(107)이 웨이퍼(100')의 후면(103) 상에 형성될 수 있는데, 상기 출원에서 개시된 내용은 인용되어 여기에서 통합된다. 웨이퍼(100')가 캐리어 기판(105)에 결합되는 동안 박판화된 웨이퍼(100') 상에 오믹 콘택들이 형성될 수 있다는 것이 이해될 수 있다. 본 발명에 따른 어떠한 실시예에서, 예를 들어 도 1e에서 도시된 것처럼, 오믹 콘택들은 웨이퍼가 웨이퍼 캐리어에서 제거된 이후에 박판화된 웨이퍼(100') 상에 형성될 수 있다. 오믹 콘택들 및/또는 본딩 패드들(미도시)은 오믹 콘택들(107)에 대향하여 복수개의 반도체 소자들(110) 상에 형성될 수 있다.
오믹 콘택들(107)을 형성하기 위하여, 반도체 소자들(110)에 대향하는 SiC 기판(100')의 후면 상에 금속층이 형성될 수 있다. 특히, 백금, 티타늄 또는 니켈로 구성된 층이 약 400 옹스트롬 내지 약 1100 옹스트롬의 두께까지 형성될 수 있다.
그 다음에 레이저 어닐링과 같은 국부적인 어닐링 기술을 사용하여 금속층이 어닐링된다. 레이저 어닐링에서, 여기에서 설명된 금속-SiC 오믹 콘택들을 어닐링하기 위해 사용되는 레이저 광은 금속층과 박판화된 SiC 기판(100')의 계면에서 금속-실리사이드 물질을 형성하기 위해 충분한 파장 및 강도를 가지는 레이저 광일 수 있다. 예를 들어, 6H SiC를 기판으로서 사용하는 실시예들에서, 레이저 어닐링은 약 30 나노 초의 지속시간을 가지는 단일 펄스로 제곱 센티미터 당 약 2.8 줄(joule)의 에너지에서 약 248 나노미터 내지 약 308 나노미터의 파장을 가지는 레이저 광을 부딪치게 함으로써 수행될 수 있다. 예를 들어, SiC 기판이 4H SiC인 본 발명에 따른 다른 실시예에서, 레이저 광은 약 30 나노 초의 지속시간을 각각 가지는 약 5 개의 펄스들로 적용되는 제곱 센티미터 당 약 4.2줄의 에너지 및 약 248 나노미터 내지 308 나노미터의 파장을 가질 수 있다. 본 발명에 따른 또 다른 실시예에서, SiC 기판의 밴드갭 이상인 광자 에너지를 포함하는 광의 흡수를 통해 금속층과 SiC 기판의 계면 위치에서 어닐링을 제공하도록 다른 파장들 및 에너지들이 사용될 수 있다. 펄스로 된 그리고/또는 연속적인 루프(loop) 레이저들이 또한 사용될 수 있다는 것이 이해될 수 있다.
전자 빔 어닐링은 레이저 광을 대신하여 사용될 수 있다. 따라서, 금속-SiC 물질을 금속층과 SiC 기판의 계면 위치에서 형성하도록 상기 계면 위치를 어닐링하기 위해 전자 빔은 사용될 수 있다.
도 1f의 실시예들을 참조하면, 예를 들어 다이싱 소(dicing saw)를 가지고 온전한 웨이퍼(100)를 부분적으로 또는 완전하게 커팅(cutting)하며 그리고/또는 박판화된 웨이퍼(100')를 절단(breaking)함으로써 복수개의 반도체 소자들(110)이 서로 분리될 수 있다. 예를 들어, 패키징을 위해 복수개의 반도체 소자들(110)을 분리하기 위하여 웨이퍼(100')를 커팅하기 위하여 소 블레이드(130)가 사용될 수 있다. 소 블레이드(30)에 의해 형성되는 스코어 라인(score line)들을 따라 압력을 가함으로써 반도체 소자들(110)이 서로 분리될 수 있도록 박판화된 웨이퍼(100')를 실질적으로 관통하거나 또는 분리된 복수개의 반도체 소자들(110) 사이의 박판화된 웨이퍼(100') 상에 직선 에지들을 형성하기 위하여 온전한 웨이퍼(entire wafer, 100')를 관통하여 커팅할 수 있다는 것이 이해될 수 있다.
본 발명에 따른 어떠한 실시예들에서, 기판 상에 하나 또는 그 이상의 층들이 기판이 상기 층들에서 완전히 제거될 수 있도록 하는 두께까지 형성될 수 있다. 어떠한 실시예들에서, 상기 층들은 상기 기판 상에 성장되는 에피택셜 층들을 포함할 수 있다. 그러나, 상기 층들은 주입된(implanted) 층들을 포함할 수 있다. 예를 들어, 도 2a-2d의 실시예들을 참조하면, 그 상에 하나 또는 그 이상의 에피택셜 층들(140)이 형성되어 있는 기판(100)은 도 2a에서 도해된 것처럼 접착층(120)에 의해 캐리어 기판(105)에 부착(affix)될 수 있다.
도 1a-1f의 실시예들에서와 같이, 접착층(120)은 왁스, 접착 테이프 또는 어떤 다른 적합한 접착 물질을 포함할 수 있는 한편, 캐리어 기판(105)는 사파이어, 실리콘, 알루미나 또는 다른 적합한 물질을 포함할 수 있다. 적절한 기계적 안정성을 제공하기 위하여, 에피택셜 층들(140)은 약 3 미크론 내지 약 10 미크론 또는 그 이상의 두께까지 성장될 수 있다.
기판(100)은 인-피드 또는 크립 피드 그라인더와 같은 그라인더를 사용하여 에피택셜 층들(140)에서 제거될 수 있다. 본 발명에 따른 다른 실시예들에서, 웨이퍼(100)는 그라인딩을 사용하여 또는 그라인딩을 사용하지 않고 래핑, 화학적 또는 반응성 이온 식각 또는 이러한 방법들의 조합들에 의해 제거될 수 있다. 그라인딩 또는 다른 박판화 공정의 선택도(selectivity)는 박판화 공정에 엔드 포인트(end point)를 제공하기 위하여 기판(100)에서 에피택셜 층들(140)까지의 전이(transition)을 허용할 수 있다.
예를 들어, 앞에서 설명한 것처럼 레이저 어닐링을 사용하여 오믹 콘택들(107)이 에피택셜 층(140) 상에 형성될 수 있다. 도 2c에서 예를 들어 도시된 것처럼, 에피택셜 층(140)이 캐리어 기판(105)에 결합되는 동안에 오믹 콘택들(107)은 에피택셜 층(140) 상에 형성될 수 있다. 그러나, 본 발명에 따른 어떠한 실시예에서, 오믹 콘택들(107)은 에피택셜 층(140)이 캐리어 기판(105)에서 제거된 이후에 에피택셜 층(140) 상에 형성될 수 있다.
에피택셜 층(140)은 그 다음에 캐리어 기판(105)에서 제거되고 그리고 도 2d에서 도시된 것처럼, 싱귤레이트된 소자들(150)을 형성하기 위하여, 예를 들어 다이싱 소(130)를 사용하여 다이싱(dicing)될 수 있다. 어떠한 실시예들에서, 소자들(150)은 소잉(sawing)을 대신하여 그리고/또는 추가하여 스크라이브-및-브레이크(scribe-and-break) 공정을 사용하여 싱귤레이션(즉, 개별적인 소자들로 분리)될 수 있다.
본 발명에 따른 추가적인 실시예들이 도 3a-3j에서 도해되는데, 여기에서는 본 발명의 어떠한 실시예들에 따른 쇼트키 다이오드들의 형성이 도해된다. 그러나, 본 발명의 실시예들에 따른 방법들은 예를 들어, p-타입 기판들 상의 n-채널 IGBT들 및 GTO들 뿐만 아니라 SiC MOSFET들, BJT들, PiN 다이오드들, n-채널 IGBT들, 사이리스터 및 수직 JFET들을 포함하는 많은 다양한 형태들의 전력 반도체 소자들 을 제조하기 위하여 사용될 수 있다.
도 3a의 실시예들을 참조하면, 기판(210) 상에 약 300 미크론 내지 약 400 미크론의 최초 두께를 가질 수 있는 에피택셜 층(220)이 형성된다. 도해된 실시예들에서, 에피택셜 층(220)은 약 3 미크론 내지 약 10 미크론의 두께를 가지는 n-타입 실리콘 카바이드를 포함한다. 그러나, 에피택셜 층(220)은 다른 두께 및/또는 도전 타입들을 가질 수 있다. 에피택셜 층(220)은 귀착하는 소자들(resulting devices)에서 사용되는 복수개의 에피택셜 층들을 포함할 수 있다. 기판(210)은 어떠한 적절한 실리콘 카바이드 기판을 포함할 수 있다. 어떠한 실시예들에서, 기판(210)은 (0001) 평면에 8°기울어진 축(8°off-axis)으로 절단된 n+ 4H 실리콘 카바이드 기판을 포함할 수 있다.
소자는 에피택셜 층(220) 내에 다음과 같이 정의될 수 있다. 우선, 도 3b에서 도시된 것처럼, 종료 영역들(225) 내에 액티브 소자 영역(227)을 정의하기 위하여 에피택셜 층(220) 내에 에지 종료 영역들(225)이 주입될 수 있다. 쇼트키 콘택(230)을 포함하는 금속 콘택들은 액티브 소자 영역(227) 상에 형성된다(도 3c). 필드 패시베이션 층(235)이 구조의 표면 상에 증착된다. 본 발명에 따른 어떠한 실시예에서, 도 3d에서 도해된 것처럼 패시베이션 층은 쇼트키 콘택(230)을 노출하도록 패터닝될 수 있다. 그러나, 본 발명에 따른 어떠한 실시예에서, 패시베이션 층(235)은 예를 들어, 웨이퍼 캐리어가 제거된 이후에 후속의 가공 단계까지 패터닝 되지 않을 수 있다는 것이 이해될 수 있다.
도 3e의 실시예들을 이제 참조하면, 접착층(240)에 의하여 웨이퍼 캐리 어(250)가 기판(210)의 전면에 부착된다. 앞에서 설명된 것처럼, 접착층(240)은 왁스, 접착 테이프 또는 어떠한 다른 적합한 접착층(240)을 포함하는 한편, 웨이퍼 캐리어(250)는 사파이어, 실리콘, 알루미나 또는 어떠한 다른 적합한 물질을 포함할 수 있다.
기판(210)의 후면(212)은 그 다음에 앞에서 설명된 것처럼, 그라인딩, 래핑, 화학적 또는 반응성 이온 식각 또는 이러한 것의 조합에 의해 박판화되고 그리고/또는 제거된다. 도 3a-3j에서 도해되는 실시예들에서, 기판(210)은 최초 두께 t1을 가지고 후속적으로 제2두께 t2 까지 박판화되는데, 도 3f에서 도해되는 것처럼 상기 제2두께는 t1 보다 작다. 어떠한 실시예들에서, 제2두께는 약 80 미크론 내지 약 100 미크론인 한편, 최초 두께 t1은 약 300미크론 내지 약 400미크론이다. 어떠한 실시예들에서, 기판(210)은 에피택셜 층(220)으로부터 완전히 제거될 수 있다.
도 3g를 참조하면, 오믹 콘택(255)은 박판화된 웨이퍼(210')의 후면 상에 형성될 수 있다. 도 3h에서 도시된 것처럼, 오믹 콘택(255)는 앞에서 설명된 방법으로 국부적으로 어닐링될 수 잇다. 국부적인 어닐링은 박판화된 웨이퍼(210')의 후면 상에 박판화된 웨이퍼의 전면 및 관련된 소자 구조들을 실질적으로 가열하지 않고 오믹 콘택(255)을 어닐링하기 위하여 사용될 수 있다. 예를 들어, 레이저 어닐링은 웨이퍼 캐리어(250)가 에피택셜 층(220)으로부터 분리되도록 하지 않으면서 박판화된 웨이퍼(210')의 후면 상에 오믹 콘택(255)을 어닐링하기 위하여 사용될 수 있다.
여기에서 설명되는 금속-SiC 오믹 콘택들을 어닐링하기 위하여 사용되는 레 이저 광은 금속층과 SiC 기판의 계면에서 금속-실리사이드 물질을 형성하기 위하여 충분한 강도와 파장을 가지는 레이저 광일 수 있다는 것이 이해될 수 있다. 예를 들어, 6H SiC를 기판으로 사용하는 실시예들에서, 레이저 어닐링은 약 30 나노 초d의 지속시간을 가지는 단일 펄스로 제곱 센티미터 당 약 2.8줄(joule)의 에너지에서 약 248 나노미터 내지 약 308 나노미터의 파장을 가지는 레이저 광을 부딪치게 함으로써 수행될 수 있다. 예를 들어 SiC 기판이 4H SiC인 본 발명에 따른 다른 실시예들에서, 레이저 광은 약 248 나노미터 내지 약 308 나노미터의 파장 및 약 30 나노 초의 지속시간을 각각 가지면서 약 5개의 펄스로 적용되는 제곱 센티미터 당 약 4.2줄의 에너지를 가질 수 있다. 본 발명에 따른 또 다른 실시예들에서, SiC 기판의 밴드갭 이상인 광자 에너지들을 포함하는 광의 흡수를 통하여 SiC 기판과 금속층의 계면 위치에서 어닐링을 제공하도록 다른 파장들 및 에너지들이 사용될 수 있다. 펄스로 된 그리고/또는 연속적인 루프 레이저들이 또한 사용될 수 있다는 것이 이해될 수 있다.
전자 빔 어닐링은 레이저 광의 대안으로서 사용될 수 있다. 따라서, 금속-SiC 물질을 금속층과 SiC 기판의 계면 위치들에서 형성하기 위하여 상기 계면 위치들을 어닐링하도록 전자 빔이 사용될 수 있다.
도 3i에서 도시된 것처럼, 후면 금속 오버레이어(265)가 오믹 콘택(255)에 적용될 수 있다. 후면 금속 오버레이어(265)는 예를 들어 Ti/Ni/Ag 및/또는 Ti/TiW/Au와 같은 부착층, 배리어층 및 접합층의 적층(stack)들을 포함할 수 있다.
결국, 도 3j에서 도해된 것처럼, 접착층(240)을 가열함으로써, 접착층(240) 을 용해하기 위하여 적절한 용매를 사용함으로써, 그리고/또는 접착층(240)을 자외광에 노출시킴으로써 웨이퍼 캐리어(250)가 에피택셜 층(220)으로부터 제거될 수 있다.
본 발명의 실시예들에 따라 형성되는 소자들은 감소된 온-저항을 나타낼 수 있다. 특히, 본 발명의 어떠한 실시예들은 주어진 온-저항에 대한 소자 영역을 감소하기 위하여 사용될 수 있는데, 이것은 실리콘 카바이드 전력 소자들에 대한 더 낮은 비용 및/또는 더 높은 소자 수율을 도출할 수 있다.
온-저항의 감소는 낮은 전압 소자들에 대하여 더욱더 명백할 수 있다. 예를 들어, 도 4는 일반적인 SiC 쇼트키 다이오드(곡선 300) 및 본 발명의 어떠한 실시예들에 따라 형성된 소자에 대한 300V 4H-SiC 쇼트키 다이오드들(곡선 302)의 순방향 전류-전압(I-V)의 곡선을 도시한다. 특히, 본 발명의 어떠한 실시예들에 따라 형성된 소자가 약 100 미크론 두께의 기판을 가지는 반면에, 일반적인 소자는 약 400 미크론 두께의 기판을 가진다. 다이오드들의 전류 레이팅(rating)은 10A이다. 전류-전압 측정들은 상온에서 진행되었다. 도 4에서 도시된 것처럼, 10A의 순방향 전류에서 일반적인 다이오드의 순방향 전압의 강하는 약 1.3V이었다. 대조적으로, 본 발명의 실시예들에 따라 형성된 다이오드의 순방향 전압 강하는 10A에서 약 1.02V 이었으며, 이것은 순방향 전압에서 약 23%의 감소를 나타낸다. 무릎 전압(약 0.7V)에서 계산된 저항 강하는 약 0.6V에서 약 0.3V까지 감소되었으며, 이것은 50%의 감소이다.
도면들과 명세서에서, 본 발명의 전형적인 실시예들이 개시되었으며, 그리고 비록 특정한 용어들이 사용되었지만, 이러한 용어들은 일반적이고 설명적인 의미에서 사용되었고 제한의 목적으로 사용되지는 않으며, 본 발명의 범위는 다음의 특허청구범위에서 기술된다.
본 발명에 의하면 실리콘 카바이드 반도체 소자들에 대한 더 낮은 비용 및/또는 더 높은 소자 수율을 도출할 수 있다.

Claims (34)

  1. 제1두께를 가지는 실리콘 카바이드(silicon carbide) 기판의 제1표면에 반도체 소자를 형성하는 단계;
    상기 실리콘 카바이드 기판의 상기 제1표면에 캐리어 기판을 장착하는 단계;
    상기 실리콘 카바이드 기판을 상기 제1두께보다 작은 제2두께로 박판화(thinning)하는 단계;
    상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는(opposite) 상기 박판화된 실리콘 카바이드 기판 상에 금속층을 형성하는 단계;
    상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 오믹 콘택을 형성하기 위하여 상기 금속층을 국부적으로 어닐링하는 단계; 및
    싱귤레이션된(singulated) 반도체 소자를 제공하기 위하여 상기 실리콘 카바이드 기판을 싱귤레이션 하는 단계를 포함하는 실리콘 카바이드 반도체 소자의 형성 방법.
  2. 제1항에 있어서, 상기 실리콘 카바이드 기판을 박판화하는 단계는 상기 캐리어 기판이 상기 실리콘 카바이드 기판에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 그라인딩(grinding) 및/또는 래핑(lapping)하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  3. 제2항에 있어서, 상기 실리콘 카바이드 기판을 박판화하는 단계는 상기 캐리어 기판이 상기 실리콘 카바이드 기판에 기계적인 지지를 제공하는 동안 인-피드(in-feed) 및/또는 크립 피드(creep feed) 그라인더를 사용하여 상기 실리콘 카바이드 기판을 그라인딩하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  4. 제1항에 있어서, 상기 실리콘 카바이드 기판을 박판화하는 단계는 상기 캐리어 기판이 상기 실리콘 카바이드 기판에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 식각(etching)하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  5. 제1항에 있어서, 상기 전자공학 소자를 형성하는 단계는 상기 실리콘 카바이드 기판의 상기 제1표면 상에 패시베이션층을 형성하는 단계를 포함하고, 그리고 상기 실리콘 카바이드 기판의 상기 제1표면에 상기 캐리어 기판을 장착하는 단계는 상기 패시베이션층에 상기 캐리어 기판을 부착(attach)하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  6. 제1항에 있어서, 상기 금속층을 국부적으로 어닐링하는 단계는 상기 제1표면에 대향하는 상기 실리콘 카바이드 기판의 표면에 상기 금속층이 오믹 콘택을 형성 하도록 하기에는 충분하지만 상기 캐리어 기판이 상기 실리콘 카바이드 기판에서 분리(detach)될 수 있는 온도보다는 낮은 온도까지 상기 증착된 금속층을 국부적으로 가열(heating)하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  7. 제6항에 있어서, 상기 증착된 금속층을 국부적으로 가열하는 단계는 상기 증착된 금속층을 레이저 어닐링하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  8. 제7항에 있어서, 상기 SiC 기판은 4H SiC 및/또는 6H SiC를 포함하고, 그리고 상기 레이저 어닐링하는 단계는 상기 증착된 금속층 상에 레이저 광을 부딪치게 하는 단계(impinging)를 포함하며, 상기 레이저 광은 약 248 나노미터 내지 약 308 나노미터의 파장을 가지는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  9. 제8항에 있어서, 상기 SiC 기판은 6H SiC를 포함하고, 그리고 상기 레이저 광은 단일 펄스로 적용되는(applied) 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  10. 제9항에 있어서, 상기 단일 펄스는 약 30 나노 초의 지속시간(duration)을 가지는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  11. 제9항에 있어서, 상기 레이저 광은 약 2.8 joules/cm2 의 에너지에서 적용되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  12. 제8항에 있어서, 상기 SiC 기판은 4H SiC를 포함하고, 그리고 상기 레이저 광은 복수개의 펄스로 적용되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  13. 제12항에 있어서, 상기 레이저 광은 약 30 나노 초의 지속시간을 각각 가지는 약 5개의 펄스로 적용되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  14. 제12항에 있어서, 상기 레이저 광은 약 4.2 joules/cm2 의 에너지에서 적용되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  15. 제7항에 있어서, 상기 레이저 어닐링하는 단계는 SiC 기판의 밴드갭 이상의(over) 광자 에너지들을 가지는 레이저 광을 부딪치게 하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  16. 제7항에 있어서, 상기 레이저 어닐링하는 단계는 펄스로 된(pulsed) 또는 연속적인(continuous) 파동 레이저 광을 부딪치게 하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  17. 제6항에 있어서, 상기 증착된 금속층을 국부적으로 가열하는 단계는 전자 빔을 상기 금촉층에 향하게 하는(directing) 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  18. 제1항에 있어서, 상기 오믹 콘택 상에 금속 오버레이어(overlayer)를 형성하는 단계를 더 포함하며, 상기 금속 오버레이어는 Ti를 포함하는 부착층(adhesion layer), Ni 및/또는 Ti/W를 포함하는 배리어층, 및 Ag 및/또는 Au를 포함하는 접합층(bonding layer)을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  19. 제1항에 있어서, 상기 기판을 박판화하는 단계는 상기 기판을 약 120 미크론 또는 그 이하의 두께까지 박판화하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  20. 제19항에 있어서, 상기 기판을 박판화하는 단계는 상기 기판을 약 80 미크론 내지 약 100 미크론의 두께까지 박판화하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  21. 실리콘 카바이드 기판의 일 표면 상에 에피택셜층을 형성하는 단계;
    상기 실리콘 카바이드 기판에 대향하는(opposite) 상기 에피택셜층의 제1 표면에 반도체 소자를 형성하는 단계;
    상기 에피택셜층의 상기 제1표면에 캐리어 기판을 장착하는 단계;
    상기 제1표면에 대향하는 상기 에피택셜층의 제2표면을 노출하도록 상기 실리콘 카바이드 기판을 제거하는 단계;
    상기 에피택셜층의 제2표면 상에 금속층을 형성하는 단계;
    상기 에피택셜층의 상기 제2표면 상에 오믹 콘택을 형성하기 위하여 상기 금속층을 국부적으로 어닐링하는 단계; 및
    상기 에피택셜층을 상기 캐리어 기판으로부터 분리하는 단계를 포함하는 실리콘 카바이드 반도체 소자의 형성 방법.
  22. 제21항에 있어서, 상기 실리콘 카바이드 기판을 제거하는 단계는 상기 캐리어 기판이 상기 에피택셜층에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 그라인딩 및/또는 래핑하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  23. 제22항에 있어서, 상기 실리콘 카바이드 기판을 제거하는 단계는 상기 캐리어 기판이 상기 에피택셜층에 기계적인 지지를 제공하는 동안 인-피드(in-feed) 및/또는 크립 피드(creep feed) 그라인더를 사용하여 상기 실리콘 카바이드 기판을 그라인딩하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  24. 제21항에 있어서, 상기 실리콘 카바이드 기판을 제거하는 단계는 상기 캐리어 기판이 상기 에피택셜층에 기계적인 지지를 제공하는 동안 상기 실리콘 카바이드 기판을 식각(etching)하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  25. 제21항에 있어서, 상기 전자공학 소자를 형성하는 단계는 상기 에피택셜층의 상기 제1표면 상에 패시베이션층을 형성하는 단계를 포함하고, 그리고 상기 에피택셜층의 상기 제1표면에 상기 캐리어 기판을 장착하는 단계는 상기 패시베이션층에 상기 캐리어 기판을 부착하는(attaching) 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  26. 제21항에 있어서, 상기 금속층을 국부적으로 어닐링하는 단계는 상기 제1표면에 대향하는 상기 실리콘 카바이드 기판의 표면에 상기 금속층이 오믹 콘택을 형성하도록 하기에는 충분하지만 상기 캐리어 기판이 상기 에피택셜층에서 분 리(detach)될 수 있는 온도보다는 낮은 온도까지 상기 증착된 금속층을 국부적으로 가열(heating)하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 형성 방법.
  27. 약 300 미크론 이상의 제1두께를 가지는 실리콘 카바이드 기판의 제1표면에서 반도체 소자를 형성하는 단계;
    상기 실리콘 카바이드 기판의 상기 제1표면에 캐리어 기판을 장착하는 단계;
    약 150 미크론 이하의 제2두께까지 상기 실리콘 카바이드 기판을 박판화하는 단계; 및
    상기 박판화된 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 오믹 콘택을 형성하는 단계를 포함하는 실리콘 카바이드 전력 반도체 소자의 형성방법.
  28. 제27항에 있어서, 상기 오믹 콘택을 형성하는 단계는
    상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 금속층을 형성하는 단계; 및
    상기 실리콘 카바이드 기판의 상기 제1표면에 대향하는 상기 박판화된 실리콘 카바이드 기판 상에 오믹 콘택을 형성하기 위하여 상기 금속층을 국부적으로 어닐링하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 소자의 형성방법.
  29. 제28항에 있어서, 상기 금속층을 국부적으로 어닐링하는 단계는 상기 제1표면에 대향하는 상기 실리콘 카바이드 기판의 표면에 상기 금속층이 오믹 콘택을 형성하도록 하기에는 충분하지만 상기 캐리어 기판이 상기 실리콘 카바이드 기판에서 분리(detach)될 수 있는 온도보다는 낮은 온도까지 상기 증착된 금속층을 국부적으로 가열(heating)하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 소자의 형성방법.
  30. 제29항에 있어서, 상기 증착된 금속층을 국부적으로 가열하는 단계는 상기 증착된 금속층을 레이저 어닐링하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 소자의 형성방법.
  31. 제30항에 있어서, 상기 SiC 기판은 4H SiC 및/또는 6H SiC를 포함하고, 그리고 상기 레이저 어닐링하는 단계는 상기 증착된 금속층 상에 레이저 광을 부딪치게 하는 단계(impinging)를 포함하며, 상기 레이저 광은 약 248 나노미터 내지 약 308 나노미터의 파장을 가지는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 소자의 형성방법.
  32. 제31항에 있어서, 상기 SiC 기판은 6H SiC를 포함하고, 그리고 상기 레이저 광은 약 30 나노 초의 지속시간을 가지는 단일 펄스로 적용되며(applied), 그리고 상기 레이저 광은 약 2.8 joules/cm2 의 에너지에서 적용되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 소자의 형성 방법.
  33. 제31항에 있어서, 상기 SiC 기판은 4H SiC를 포함하고, 그리고 상기 레이저 광은 약 30 나노 초의 지속시간을 각각 가지는 약 5개의 펄스로 적용되며, 그리고 상기 레이저 광은 약 4.2 joules/cm2 의 에너지에서 적용되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 소자의 형성 방법.
  34. 제29항에 있어서, 상기 증착된 금속층을 국부적으로 가열하는 단계는 전자빔을 상기 금속층에 향하게 하는(directing) 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 소자의 형성 방법.
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