KR20080027079A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005498 polishing Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000002002 slurry Substances 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 2
- 229920000642 polymer Polymers 0.000 description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 239000003002 pH adjusting agent Substances 0.000 description 4
- HZAXFHJVJLSVMW-UHFFFAOYSA-N 2-Aminoethan-1-ol Chemical compound NCCO HZAXFHJVJLSVMW-UHFFFAOYSA-N 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- GSEJCLTVZPLZKY-UHFFFAOYSA-N Triethanolamine Chemical compound OCCN(CCO)CCO GSEJCLTVZPLZKY-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- ZBCBWPMODOFKDW-UHFFFAOYSA-N diethanolamine Chemical compound OCCNCCO ZBCBWPMODOFKDW-UHFFFAOYSA-N 0.000 description 3
- 229940043237 diethanolamine Drugs 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229960004418 trolamine Drugs 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 150000007514 bases Chemical class 0.000 description 2
- 125000003178 carboxy group Chemical group [H]OC(*)=O 0.000 description 2
- 239000003638 chemical reducing agent Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000000524 functional group Chemical group 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 150000007524 organic acids Chemical class 0.000 description 2
- 150000007530 organic bases Chemical class 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 240000006829 Ficus sundaica Species 0.000 description 1
- 229920002125 Sokalan® Polymers 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 150000008044 alkali metal hydroxides Chemical class 0.000 description 1
- 125000000129 anionic group Chemical group 0.000 description 1
- 235000021028 berry Nutrition 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 229910017053 inorganic salt Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000007522 mineralic acids Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000004584 polyacrylic acid Substances 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
- -1 such as Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
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- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 게이트 오정렬을 최소화시키면서, 게이트의 손실을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 정렬키 형성 영역과 게이트 형성 영역을 갖는 반도체 기판 상에 베리어용 산화막을 형성하는 단계; 상기 베리어용 산화막과 기판을 식각하여 상기 정렬키 형성 영역에 정렬키용 제1홈을 형성함과 아울러 상기 게이트 형성 영역에 리세스 게이트용 제2홈을 형성하는 단계; 상기 정렬키용 제1홈과 리세스 게이트용 제2홈이 형성된 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막을 베리어용 산화막이 노출될 때까지 CMP하여 그 표면을 평탄화시킴과 아울러 상기 정렬키용 제1홈에 정렬키를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1c는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 공정별 단면도.
도 2a 내지 도 2b는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
S : 스크라이브 레인 영역 C : 셀 영역
31 : 반도체 기판 32 : 소자분리막
33 : 베리어용 산화막 AH : 정렬키용 제1홈
RH : 리세스 게이트용 제2홈 34 : 게이트 절연막
35 : 폴리실리콘막 35a : CMP된 폴리실리콘막
36 : 금속계막 37 : 게이트 하드마스크막
38 : 리세스 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 채널을 갖는 반도체 소자의 제조시 게이트 오정렬을 최소화시키면서, 게이트의 손실을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에 따라, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법이 제안된 바 있다. 상기 리세스 채널을 갖는 반도체 소자를 제조하면, 기존의 플래너(Planer) 형의 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(Short Channel Effect)를 억제할 수 있고, 적은 이온주입 도우즈로도 원하는 크기의 문턱전압을 확보할 수 있는 바, 접합 누설전류를 감소시켜 리프레쉬 특성이 개선된다.
그러나, 상기 리세스 채널을 갖는 반도체 소자의 제조시 제1게이트도전막으로서 증착된 폴리실리콘막은 기판의 리세스된 홈 영역에서 움푹 들어간 굴곡을 갖게 되는데, 이렇게 굴곡을 그대로 둔 상태에서 폴리실리콘막 상에 후속하여 금속계막을 증착할 경우, 금속계막 내에 심(Seam)이 유발될 수 있고, 상기 금속계막 내에 심이 유발되면 이후 게이트 사이의 공간에 도전막 물질로 랜딩플러그(Landing Plug)를 형성하는 자기 정렬 콘택(Self Aligned Contact : SAC) 공정시 게이트와 랜딩플러그간에 원치 않는 전기적 단선(Short), 이른 바, SAC 페일(Fail)이 발생하게 된다.
그러므로, 이러한 문제를 방지하기 위해 상기 폴리실리콘막의 증착 후에는 그 표면을 평탄화하는 CMP(Chemical Mechanical Polishing) 공정이 요구되는데, 상기 CMP 공정시 스크라이브 레인 영역의 정렬키 부분이 손상되어 게이트를 원하는 위치에 정확하게 형성하는 것이 어려워진다는 문제점이 있다. 이러한 문제를 유발하는 상기 폴리실리콘막의 CMP 공정시 스크라이브 레인 영역의 정렬키 손상 현상을 좀 더 자세히 설명하면 다음과 같다.
반도체 소자의 제조시에는 기판 상에 증착되는 막(Layer)들 및 패턴(Pattern)들의 정위치를 맞춰주기 위한 정렬키(Alignment Key)들이 요구되는데, 이러한 정렬키들은 셀 영역(Cell Region)과 주변회로 영역(Periphery)을 포함하는 칩(Chip)들 사이의 공간인 스크라이브 레인 영역(Scribe Lane Region)에 형성한다.
상기 리세스 채널을 갖는 게이트의 형성시에도 스크라이브 레인 영역에 정렬키가 형성되는데, 게이트 형성 영역을 리세스하여 홈을 형성할 때 스크라이브 레인 영역의 기판 내에 정렬키용 홈을 형성하고, 게이트용 막들을 형성한 후, 상기 정렬키 영역에 형성된 폴리실리콘막의 단차부 위치를 기준으로 게이트용 막들의 식각 위치, 즉, 리세스 게이트의 형성 위치를 결정하게 된다.
그런데, 앞서 언급한 바와 같이, 상기 폴리실리콘막의 CMP 공정시 스크라이브 레인 영역의 정렬키가 손상되는데, 이러한 현상을 도 1a 및 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 스크라이브 레인 영역(S) 및 셀 영역(C)으로 구획되고 소자분리막(12)이 구비된 반도체 기판(11)을 마련한 후, 상기 기판(11)의 정렬키 형성 영역을 식각하여 스크라이브 레인 영역(S)에 정렬키용 제1홈(AH)을 형성함과 아울러 게이트 형성 영역을 식각하여 셀 영역(C)에 리세스 게이트용 제2홈(RH)을 형성한다.
도 1b를 참조하면, 상기 정렬키용 제1홈(AH)과 리세스 게이트용 제2홈(RH)이 형성된 기판(11) 전면 상에 폴리실리콘막(13)을 형성한다. 상기 정렬키용 제1홈(AH)의 폭은 수∼수십 마이크로미터(㎛)로서 리세스 게이트용 제2홈(RH)의 폭에 비해 상대적으로 매우 크기 때문에 상기 폴리실리콘막(13)은 정렬키용 제1홈(AH) 부분 상에서는 단차를 갖고 형성되며, 리세스 게이트용 제2홈(RH) 부분 상에서는 움푹 들어간 굴곡을 갖고 형성될 뿐 단차는 발생하지 않는다.
도 1c를 참조하면, 상기 폴리실리콘(13)막이 형성된 기판(11) 결과물에 대해 셀 영역(C)의 폴리실리콘막(13)의 굴곡을 제거하기 위한 CMP 공정을 수행한다. 이를 통해, 셀 영역(C)에는 표면이 평탄화된 폴리실리콘막(13)이 형성되고, 스크라이 브 레인 영역(S)에는 정렬키용 패턴으로서 일부 두께가 식각된 폴리실리콘막(13)이 형성된다.
이때, 상기 스크라이브 레인 영역(S)의 정렬키용 제1홈(AH) 상에 형성된 폴리실리콘막(13)은 막의 형성시 발생한 단차가 상당히 완화되었으며, 모서리 부분이 제1폭(W1)만큼 라운딩(rounding)되는 등 정렬키용 패턴로서의 폴리실리콘막(13) 형상이 손상된다.
이와 같이, 제1게이트도전막으로서 증착된 폴리실리콘막(13)의 표면을 평탄화하기 위한 CMP 공정시 스크라이브 레인 영역(S)의 정렬키 부분이 손상되면 정렬키의 경계가 불명확해지는 바, 이에 따라, 후속 공정에서 상기 정렬키 패턴 기준으로 게이트용 막들의 식각 위치를 한정하는 감광막 패턴의 형성시 포토키(Photo Key)의 오정렬(Miss-Align)이 발생하기 쉽다.
그에 따라, 도 2a에 도시된 바와 같이, 게이트의 오정렬이 유발된다는 문제점이 있으며, 상기 게이트의 오정렬로 인해, 도 2b에 도시된 바와 같이, 기판과 접한 게이트 측부에서의 손실(A)이 발생된다는 다른 문제점이 있다.
상기 게이트 오정렬이 발생하는 경우, 게이트 사이의 공간에 랜딩플러그를 형성하는 SAC 공정 진행시 게이트의 폴리실리콘막과 랜딩플러그가 단선되어 SAC 페일이 발생할 수 있으며, 또한, 상기 게이트 오정렬에 따라 반도체 소자의 페일이 유발되어 소자 특성이 열화되고 제조 수율이 저하된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로서, 리세스 채널을 갖는 반도체 소자의 제조시 게이트 오정렬을 최소화시키면서, 게이트의 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 게이트의 오정렬을 최소화함으로써 SAC 페일을 방지하며, 소자 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 반도체 소자의 제조방법은, 정렬키 형성 영역과 게이트 형성 영역을 갖는 반도체 기판 상에 베리어용 산화막을 형성하는 단계; 상기 베리어용 산화막과 기판을 식각하여 상기 정렬키 형성 영역에 정렬키용 제1홈을 형성함과 아울러 상기 게이트 형성 영역에 리세스 게이트용 제2홈을 형성하는 단계; 상기 정렬키용 제1홈과 리세스 게이트용 제2홈이 형성된 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막을 베리어용 산화막이 노출될 때까지 CMP하여 그 표면을 평탄화시킴과 아울러 상기 정렬키용 제1홈에 정렬키를 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 베리어용 산화막은 300∼2000Å의 두께로 형성하는 것을 특징으로 한다.
상기 베리어용 산화막은 HDP 산화막, TEOS 산화막, BPSG 산화막, PSG 산화막 및 LP-CVD 산화막으로 구성된 그룹으로부터 선택된 어느 하나로 형성하는 것을 특 징으로 한다.
상기 LP-CVD 산화막은 소오스 가스로 SiH4/H2O2 가스를 사용하여 형성하는 것을 특징으로 한다.
상기 CMP는 폴리실리콘막 대 산화막의 연마선택비가 10:1∼200:1이고 pH가 4∼12이며, SiO2, CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2으로 구성되는 그룹으로부터 선택되는 어느 하나의 연마재를 포함하는 슬러리를 사용하여 수행하는 것을 특징으로 한다.
상기 정렬키용 제1홈에 정렬키를 형성하는 단계 후, 상기 리세스 게이트용 제2홈의 CMP된 폴리실리콘막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, CMP된 폴리실리콘막, 게이트절연막 및 베리어용 산화막을 차례로 식각하여 상기 리세스 게이트용 제2홈 상에 리세스 게이트를 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a를 참조하면, 정렬키 형성 영역을 갖는 스크라이브 레인 영역(S)과 게이트 형성 영역을 갖는 셀 영역(C)으로 구획된 반도체 기판(31)의 셀 영역(S)에 활성 영역을 한정하는 소자분리막(32)을 1500∼3000Å 정도의 깊이로 형성한다.
그 다음, 상기 소자분리막(32)이 형성된 기판(31) 상에 300∼2000Å 정도의 두께로 베리어용 산화막(33)을 형성한다.
여기서, 상기 베리어용 산화막(33)은 HDP(High Density Plasma) 산화막, PE-TEOS 산화막이나 O3-TEOS 산화막 계열의 TEOS(Tetra Ethyl Ortho Silicate) 산화막, BPSG(Borophosphours Silicate Glass) 산화막, PSG 산화막 및 LP-CVD(Low Pressure Chemical Vapor Deposition) 산화막 중 어느 하나의 산화막으로 형성한다.
이때, 상기 베리어용 산화막(33)을 LP-CVD 산화막으로 형성하는 경우에는, 소오스 가스로 SiH4/H2O2 가스를 사용한다.
도 3b를 참조하면, 상기 베리어용 산화막(33) 상에 스크라이브 레인 영역(S)의 정렬키 형성 영역과 셀 영역(C)의 게이트 형성 영역을 각각 노출시키는 식각베리어용 하드마스크막(도시안됨)을 형성한다. 상기 식각베리어용 하드마스크막(도시안됨)은 폴리실리콘막 또는 질화막을 사용하여 형성한다.
그 다음, 상기 식각베리어용 하드마스크막에 의해 노출된 베리어용 산화막(33)과 기판(31) 부분을 리세스 하여 상기 스크라이브 레인 영역(S)의 정렬키 형성 영역에 정렬키용 제1홈(AH)을 형성함과 아울러 상기 셀 영역(C)의 게이트 형성 영역에 리세스 게이트용 제2홈(RH)을 형성한다.
이때, 상기 리세스 게이트용 제2홈(RH)은 500∼2500Å 정도의 깊이로 형성하며, 정렬키용 제1홈(AH)과 리세스 게이트용 제2홈(RH)을 형성한 후에 상기 식각베리어용 하드마스크막을 제거한다.
도 3c를 참조하면, 상기 정렬키용 제1홈(AH)과 리세스 게이트용 제2홈(RH)이 형성된 기판(31) 표면 상에 게이트절연막(34)을 형성한다. 상기 게이트절연막(34)은 통상 산화막으로 형성한다.
도 3d를 참조하면, 상기 게이트절연막(34) 상에 상기 리세스 게이트용 제2홈(RH)을 매립하도록 500∼2000Å 정도의 두께로 폴리실리콘막(35)을 형성한다. 상기 폴리실리콘막(35)은 소오스 가스로 SiH4 가스와 Si2H6 가스를 사용하여 형성한다.
이때, 상기 정렬키용 제1홈(AH)의 폭은 수∼수십 마이크로미터(㎛)로서 리세스 게이트용 제2홈(RH)의 폭에 비해 상대적으로 매우 크기 때문에 상기 폴리실리콘막(35)은 정렬키용 제1홈(AH) 부분 상에서는 단차를 갖고 형성되며, 리세스 게이트용 제2홈(RH) 부분 상에서는 움푹 들어간 굴곡을 갖고 형성될 뿐 단차는 발생하지 않는다.
도 3e를 참조하면, 상기 폴리실리콘막(35) 표면의 굴곡을 제거하기 위해 베리어 산화막(33) 상에 형성된 게이트절연막(34)이 노출될 때까지 상기 폴리실리콘막(35)을 CMP(Chemical Mechanical Polishing)한다. 이때, 상기 CMP는 1psi∼10psi의 연마압력으로 연마장비를 10∼100rpm으로 회전시키면서 수행하며, 압축율이 5% 이내인 Rohm&Hass사의 IC1010 또는 IC1000과 같은 하드패드를 사용하여 수행한다.
여기서, 상기 CMP는 상기 게이트절연막(34)이 노출된 후에 계속해서 연마가 진행되는 것을 방지하기 위하여 폴리실리콘막:산화막의 식각선택비가 상기 CMP는 폴리실리콘막:산화막의 연마선택비가 10:1∼200:1 정도인 슬러리, 바람직하게는, 40:1∼100:1 정도인 슬러리를 사용하여 수행한다. 따라서, 상기 CMP 후에 폴리실리콘막(35)의 디슁(Dishing)이나 산화막의 손실은 거의 없는 상태이다.
또한, 상기 CMP는 상기 게이트절연막(34)이 노출된 후, 게이트절연막(34)의 표면의 이온 상호작용에 의해 연마재가 산화막을 만날 수 없도록 블로킹(Blocking)되도록 연마재-고분자 화합물 형태의 슬러리를 사용하여 수행한다.
이때, 상기 연마재는 고분자 화합물 용액 내에서의 직경이 50∼5000nm, 바람직하게는, 80∼800nm 정도 되는 연마재를 사용하며, 상기 고분자는 분자량이 수십만∼수백만 정도이며 카르복실기를 갖는 고분자를 사용함이 바람직하나, 카르복실기 외에 음이온성 기능기를 갖는 고분자, 예컨데, -NH2, -CONH2, -NO2 등의 기능기를 갖는 고분자를 사용하는 것도 가능하다.
상기 고분자는 폴리아크릴산과 그 유도체 중 적어도 한가지, 또는, 그 이상을 혼합하여 사용하며, 산성 형태나 염기성 형태의 고분자를 사용한다. 여기서, 상기 고분자를 활성화시키기 위하여 염기성 화합물로 중화시켜 사용하는데, 상기 염기성 화합물로는 수산화칼륨과 같은 알칼리 금속의 수산화물과 수산화암모늄, MEA(MonoEthanol Amine), DEA(DiEthanol Amine) 및 TEA(TriEthanol Amine)과 같은 유기물 베이스 중 하나, 또는, 그 이상을 혼합한 화합물을 사용한다.
상기 CMP 공정시 사용된 고분자의 함량은 슬러리 총중량의 0.01∼5.0wt%, 바람직하게는, 0.05∼1.5wt%가 되도록 조절하며, 상기 슬러리 연마재의 농도는 1∼50wt%, 바람직하게는, 5∼20wt%가 되도록 조절한다.
그리고, 상기 CMP 공정은 연마재로서 SiO2, CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2 중, 어느 하나, 바람직하게는, SiO2를 사용하여 수행하며, 상기 CMP 공정시 사용되는 슬러리의 pH가 4∼12, 바람직하게는, pH가 8∼10 정도가 되도록 pH 조절제(pH 증가제, 또는, pH 감소제)를 첨가하여 수행할 수도 있다.
이때, 상기 pH 조절제로서는 무기산(HCl)이나, 무기염(NaCl)을 사용하는 것도 가능하나, 반도체 소자 내의 금속이나 할로겐 함유물을 최소화하기 위하여 유기산이나 유기염을 사용하는 것이 바람직하다. 상기 pH 조절제 중 pH 증가제로는 수산화암모늄, MEA, DEA 및 TEA를 포함하는 모든 유기 베이스를 사용할 수 있으며, pH 조절제 중 pH 감소제로는 아세트산을 포함한 모든 유기산을 사용할 수 있다.
여기서, 본 발명은 게이트절연막(34) 하부에 일정 두께의 베리어용 산화막(33)을 형성한 상태에서 상기 폴리실리콘막(35)막만 선택적으로 제거되도록 CMP 공정을 수행함으로써, 상기 CMP 공정시 정렬키용 제1홈(AH)에 형성된 폴리실리콘막(35)의 라운딩된 폭(W2)은 종래의 라운딩된 폭보다 작으며(W2＜W1), 이를 통해, 상기 CMP 공정시 스크라이브 레인 영역(S)의 정렬키 부분이 손상되는 것을 방지할 수 있다.
도 3f를 참조하면, 상기 CMP된 폴리실리콘막(35a) 상에 금속계막(36)과 게이트 하드마스크막(37)을 차례로 증착한다. 상기 금속계막(36)은 Wsix막, WN막, W막 및 TiSix막 중 어느 하나의 막으로 형성하며, 상기 게이트 하드마스크막(37)은 질화막으로 형성한다.
그 다음, 상기 게이트 하드마스크막(37), 금속계막(36), CMP된 폴리실리콘막(35a) 및 게이트절연막(34)을 차례로 식각하여 상기 리세스 게이트용 제2홈(RH) 상에 리세스 게이트(38)를 형성한다. 상기 식각 공정은 Cl2 가스나 CCl4 등의 클로르(Chlorine) 가스를 소오스 가스로 사용하는 플라즈마 식각 방식으로 수행한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 스크라이브 레인 영역의 정렬키용 제1홈 내에 폴리실리콘막을 형성하기 전에 베리어용 산화막을 형성함으로써, 후속 식각 공정시 상기 폴리실리콘막의 라운딩된 폭을 종래 보다 감소시킬 수 있으며, 이를 통해, 정렬키 부분의 손상을 방지하여 게이트 오정렬을 최소화할 수 있다.
또한, 본 발명은 어느 정도의 게이트 오정렬이 발생하더라도 셀 영역에 형성된 베리어용 산화막과 폴리실리콘막의 식각 선택비 차로 인해 리세스 게이트용 제2홈 내에 형성된 폴리실리콘막이 패이는 것을 방지할 수 있으며, 이를 통해, 게이트의 손실을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 폴리실리콘막의 형성 전에 베리어용 산화막을 형성함으로써, 후속 CMP 공정시 발생되는 정렬키의 손실을 방지하여 게이트 오정렬을 최소화시킬 수 있다.
또한, 본 발명은 상기 베리어 산화막과 폴리실리콘막의 식각 선택비 차로 인하여 게이트의 손실을 방지할 수 있다.
따라서, 본 발명은 상기 게이트의 오정렬을 최소화함으로써 SAC 페일을 방지할 수 있며, 소자 특성 및 제조 수율을 향상시킬 수 있다.
Claims (6)
- 정렬키 형성 영역과 게이트 형성 영역을 갖는 반도체 기판 상에 베리어용 산화막을 형성하는 단계;상기 베리어용 산화막과 기판을 식각하여 상기 정렬키 형성 영역에 정렬키용 제1홈을 형성함과 아울러 상기 게이트 형성 영역에 리세스 게이트용 제2홈을 형성하는 단계;상기 정렬키용 제1홈과 리세스 게이트용 제2홈이 형성된 기판 표면 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 및상기 폴리실리콘막을 베리어용 산화막이 노출될 때까지 CMP하여 그 표면을 평탄화시킴과 아울러 상기 정렬키용 제1홈에 정렬키를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 베리어용 산화막은 300∼2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 베리어용 산화막은 HDP 산화막, TEOS 산화막, BPSG 산화막, PSG 산화막 및 LP-CVD 산화막으로 구성된 그룹으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 LP-CVD 산화막은 소오스 가스로 SiH4/H2O2 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 CMP는 폴리실리콘막 대 산화막의 연마선택비가 10:1∼200:1이고 pH가 4∼12이며, SiO2, CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2으로 구성되는 그룹으로부터 선택되는 어느 하나의 연마재를 포함하는 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 정렬키용 제1홈에 정렬키를 형성하는 단계 후,상기 리세스 게이트용 제2홈의 CMP된 폴리실리콘막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 금속계막, CMP된 폴리실리콘막, 게이트절연막 및 베리어용 산화막을 차례로 식각하여 상기 리세스 게이트용 제2홈 상에 리세스 게이트를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100946023B1 (ko) * | 2008-06-02 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 정렬키 및 이의 형성 방법 |
-
2006
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