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KR20080015534A - 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 장치 Download PDF

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KR20080015534A
KR20080015534A KR1020060076957A KR20060076957A KR20080015534A KR 20080015534 A KR20080015534 A KR 20080015534A KR 1020060076957 A KR1020060076957 A KR 1020060076957A KR 20060076957 A KR20060076957 A KR 20060076957A KR 20080015534 A KR20080015534 A KR 20080015534A
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signal
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정윤권
임현재
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엘지전자 주식회사
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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 리셋 기간에서 제 2 전극(Z)으로 서스테인 폴 신호를 공급하여 과도하게 쌓인 벽 전하를 충분히 소거함으로써 휘점의 발생을 저감시키고, 이에 따라 구현되는 영상의 화질을 향상시키는 효과가 있다.
이러한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서로 나란한 제 1 전극과 제 2 전극을 포함하는 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간에서 제 1 전극으로 상승 램프 신호와 하강 램프 신호를 공급하고, 상승 램프 신호와 중첩(Overlap)되는 서스테인 폴(Pole) 신호를 제 2 전극에 공급하는 구동부를 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 2a 내지 도 2b는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도면.
도 3은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.
도 6a 내지 도 6b는 서스테인 폴 신호에 대해 상세히 설명하기 위한 도면.
도 7은 서스테인 폴 신호의 다양한 형태에 대해 설명하기 위한 도면.
도 8은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면.
도 9는 역서스테인 신호에 대해 보다 상세히 설명하기 위한 도면.
도 10은 서스테인 신호와 역서스테인 신호를 함께 공급하는 이유에 대해 설명하기 위한 도면.
도 11은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 또 다른 일례를 설명하기 위한 도면.
<도면의 주요 부분에 대한 번호의 설명>
100 : 플라즈마 디스플레이 패널 110 : 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 신호를 공급하는 구동부를 포함하여 이루어진다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
그리고 구동부는 전극을 통해 방전 셀로 구동 신호를 공급한다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
한편, 종래의 플라즈마 디스플레이 장치에서는 구동 시 휘점이 발생하고, 이에 따라 구현되는 영상의 화질이 악화되는 문제점이 발생한다.
상술한 문제점을 해결하기 위해 본 발명은 리셋 기간에서 제 2 전극에 서스테인 폴 신호를 공급함으로써 휘점 발생을 억제하는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서로 나란한 제 1 전극과 제 2 전극을 포함하는 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간에서 제 1 전극으로 상승 램프 신호와 하강 램프 신호를 공급하고, 제 2 전극으로 서스테인 폴(Pole) 신호를 공급하는 구동부를 포함하는 것이 바람직하다.
또한, 서스테인 폴 신호는 상승 램프 신호와 중첩(Overlap)되는 것이 바람직하다.
또한, 서스테인 폴 신호의 전압의 크기는 영상 표시를 위한 서스테인 기간에서 제 1 전극 또는 제 2 전극 중 하나 이상으로 공급되는 서스테인 신호의 전압의 크기와 대략 동일한 것이 바람직하다.
또한, 서스테인 폴 신호의 펄스폭은 상승 램프 신호의 펄스폭보다 더 작은 것이 바람직하다.
또한, 서스테인 폴 신호의 펄스폭은 리셋 기간 이후의 서스테인 기간에서 제 1 전극 또는 제 2 전극 중 적어도 어느 하나로 공급되는 서스테인 신호의 최대 펄스폭보다 더 작은 것이 바람직하다.
또한, 구동부는 프레임의 복수의 서브필드(Subfield) 중 하나 이상의 서브필드의 리셋 기간에서 상기 제 2 전극에 서스테인 폴 신호를 공급하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함한다.
구동부(110)는 초기화를 위한 리셋 기간에서 플라즈마 디스플레이 패널(100)의 제 1 전극으로 상승 램프 신호와 하강 램프 신호를 공급하고, 플라즈마 디스플레이 패널(100)의 제 2 전극으로는 서스테인 폴(Pole) 신호를 공급한다.
여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다.
예를 들면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널(100)에 서로 나란한 제 1 전극과 제 2 전극 및 이러한 제 1 전극과 제 2 전극에 교차하는 제 3 전극이 형성되는 경우에, 구동부(110) 는 제 1 전극을 구동시키는 제 1 구동부(미도시)와, 제 2 전극을 구동시키는 제 2 구동부(미도시)와, 제 3 전극을 구동시키는 제 3 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 구동부(110)에 대해서는 이후의 설명을 통해 보다 명확히 하도록 한다.
여기서, 플라즈마 디스플레이 패널(100)은 서로 나란한 제 1 전극과 제 2 전극 및 이러한 제 1 전극과 제 2 전극과 교차하는 제 3 전극을 포함하는데, 이러한 플라즈마 디스플레이 패널(100)의 일례를 첨부된 도 2a 내지 도 2b를 결부하여 상세히 살펴보면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널은 서로 나란한 제 1 전극(202, Y)과 제 2 전극(203, Z)이 형성되는 전면 기판(201)과, 전술한 제 1 전극(202, Y) 및 제 2 전극(203, Z)과 교차하는 제 3 전극(213, X)이 형성되는 후면 기판(211)이 합착되어 이루어질 수 있다.
여기서, 전면 기판(201) 상에 형성되는 전극, 바람직하게는 제 1 전극(202, Y)과 제 2 전극(203, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지할 수 있다.
이러한 제 1 전극(202, Y)과 제 2 전극(203, Z)이 형성된 전면 기판(201)의 상부에는 제 1 전극(202, Y)과 제 2 전극(203, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(204)이 형성될 수 있다.
이러한, 상부 유전체 층(204)은 제 1 전극(202, Y) 및 제 2 전극(203, Z)의 방전 전류를 제한하며 제 1 전극(202, Y)과 제 2 전극(203, Z) 간을 절연시킬 수 있다.
이러한, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성된다. 이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성될 수 있다.
한편, 후면 기판(211) 상에는 전극, 바람직하게는 제 3 전극(213, X)이 형성되고, 이러한 제 3 전극(213, X)이 형성된 후면 기판(211)의 상부에는 제 3 전극(213, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(215)이 형성될 수 있다.
이러한, 하부 유전체 층(215)은 제 3 전극(213, X)을 절연시킬 수 있다.
이러한 하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성될 수 있다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 형성되는 것도 가능하다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 피치(Pitch)는 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀에서의 색 온도를 맞추기 위해 적색(R), 녹색(G) 및 청색(B) 방전 셀의 피치가 다르게 할 수도 있다.
이러한 경우 적색(R), 녹색(G) 및 청색(B) 방전 셀 별로 피치를 모두 다르게 할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 하나 이상의 방전 셀의 피치를 다른 방전 셀의 피치와 다르게 할 수도 있다. 예컨대, 적색(R) 방전 셀의 피치가 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 피치를 적색(R) 방전 셀의 피치보다 크게 할 수도 있을 것이다.
여기서, 녹색(G) 방전 셀의 피치는 청색(B) 방전 셀의 피치와 실질적으로 동일하거나 상이할 수 있다.
또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널은 도 2a에 도시된 격벽(212)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(212)은 제 1 격벽(212b)과 제 2 격벽(212a)을 포함하고, 여기서, 제 1 격벽(212b)의 높이와 제 2 격벽(212a)의 높이가 서로 다른 차등형 격벽 구조, 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
여기서, 차등형 격벽 구조인 경우에는 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 제 1 격벽(212b)의 높이가 제 2 격벽(212a)의 높이보다 더 낮은 것이 바람직하다. 아울러, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 제 1 격벽(212b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워지는 것이 바람직하다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 형성되는 것도 가능하다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀의 형광체 층(214)은 두께(Width)가 실질적으로 동일하거나 하나 이상에서 상이할 수 있다. 예를 들어, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(214)의 두께가 다른 방전 셀과 상이한 경우에는 녹색(G) 또는 청색(B) 방전 셀에서의 형광체 층(214)의 두께가 적색(R) 방전 셀에서의 형광체 층(214)의 두께보다 더 두꺼울 수 있다. 여기서, 녹색(G) 방전 셀에서의 형광체 층(214)의 두께는 청색(B) 방전 셀에서의 형광체 층(214)의 두께와 실질적으로 동일하거나 상이할 수 있다.
한편, 이상의 도 2a의 설명에서는 제 1 전극(202) 및 제 2 전극(203)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 제 1 전극(202) 또는 제 2 전극(203) 중 하나 이상이 복수의 층으로 이루어지는 것도 가능하다. 이에 대해 도 2b를 참조하여 살펴보면 다음과 같다.
도 2b를 살펴보면, 제 1 전극(202)과 제 2 전극(203)은 각각 복수의 층, 예컨대 두 개의 층(Layer)으로 이루어질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 제 1 전극(202)과 제 2 전극(203)은 은(Ag)과 같은 실질적으로 불투명한 재질을 포함하는 버스 전극(202b, 203b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO)와 같은 투명한 재질을 포함하는 투명 전극(202a, 203a)을 포함하는 것이 바람직하다.
이와 같이, 제 1 전극(202)과 제 2 전극(203)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 제 1 전극(202)과 제 2 전극(203)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 제 1 전극(202)과 제 2 전극(203)이 투명 전극(202a, 203a)만 을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위해서이다.
이와 같이 제 1 전극(202)과 제 2 전극(203)이 버스 전극(202b, 203b)을 포함하는 경우에, 버스 전극(202b, 203b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(202a, 203a)과 버스 전극(202b, 203b)의 사이에 블랙 층(Black Layer : 220, 221)이 더 구비되는 것이 바람직하다.
한편, 앞선 도 2b에서와 같은 구조에서 투명 전극(202a, 203a)이 생략되는 것도 가능하다. 예를 들면, 제 1 전극(202)과 제 2 전극(203)은 도 2b에서 투명 전극(202a, 203a)이 생략되고, 버스 전극(202b, 203b)만으로 이루어질 수 있다. 즉, 제 1 전극(202)과 제 2 전극(203)은 버스 전극(202b, 203b)의 하나의 층(Layer)으로 이루어진 ITO-Less 전극인 것이다.
한편, 이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 이상의 설명에서는 번호 204의 상부 유전체 층 및 번호 215의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 및 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 번호 212의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격 벽(212)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 형성할 수도 있다.
또한, 격벽(212)과 대응되는 전면 기판(201) 상의 특정 위치에 블랙 층(미도시)이 더 형성되는 것도 가능하다.
또한, 후면 기판(211) 상에 형성되는 제 3 전극(213)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
이와 같이, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 구조는 다양하게 변경될 수 있는 것이다.
다음, 도 3은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.
또한, 도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
먼저, 도 3을 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현 하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 하나의 프레임은 예컨대, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다. 이러한 경우 하나의 프레임의 길이는 1/60 초, 즉 16.67ms일 수 있다. 이러한 프레임의 길이는 다양하게 변경될 수 있다.
여기 도 3에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도 시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.
또한, 여기 도 3에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 4를 살펴보면 앞선 도 3과 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례가 나타나 있다.
먼저, 리셋 기간 이전의 프리(Pre) 리셋 기간에서 앞선 도 1의 번호 110의 구동부에 의해 제 1 전극(Y)에 제 1 하강 램프(Ramp-Down) 신호가 공급될 수 있다. 이후에 설명될 다양한 신호들은 앞선 도 1의 번호 110의 구동부에 의해 제 1 전극, 제 2 전극 또는 제 3 전극으로 공급됨을 미리 밝혀둔다.
아울러, 제 1 전극(Y)에 제 1 하강 램프 신호가 공급되는 동안 제 1 하강 램프 신호와 반대 극성 방향의 프리(Pre) 서스테인 신호가 제 2 전극(Z)에 공급될 수 있다.
여기서, 제 1 전극(Y)에 공급되는 제 1 하강 램프 신호는 제 10 전압(V10)까지 점진적으로 하강하는 것이 바람직하다.
아울러, 프리 서스테인 신호는 프리 서스테인 전압(Vpz)을 실질적으로 일정하게 유지하는 것이 바람직하다. 여기서, 프리 서스테인 전압(Vpz)은 이후의 서스테인 기간에서 공급되는 서스테인 신호(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압인 것이 바람직하다.
이와 같이, 프리 리셋 기간에서 제 1 전극(Y)에 제 1 하강 램프 신호가 공급되고, 이와 함께 제 2 전극(Z)에 프리 서스테인 신호가 공급되면 제 1 전극(Y) 상에 소정 극성의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극(Z) 상에는 제 1 전극(Y)과 반대 극성의 벽 전하들이 쌓인다. 예를 들면, 제 1 전극(Y) 상에는 양(+)의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극(Z) 상에는 음(-)의 벽 전하가 쌓이게 된다.
이에 따라, 이후의 리셋 기간에서 충분한 세기의 셋업 방전을 발생시킬 수 있게 되고, 결국 초기화를 충분히 안정적으로 수행할 수 있게 된다.
아울러, 리셋 기간에서 제 1 전극(Y)으로 공급되는 상승 램프 신호(Ramp-Up)의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.
구동 시간을 확보하는 관점에서 프레임의 서브필드 중에서 시간상 가장 먼저 배열되는 서브필드에서의 리셋 기간이전에 프리 리셋 기간이 포함되거나 프레임의 서브필드 중 2개 또는 3개의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되는 것도 가능하다.
또는, 이러한 프리 리셋 기간은 모든 서브필드에서 생략되는 것도 가능하다.
프리 리셋 기간 이후, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 제 1 전극(Y)으로 제 1 하강 램프 신호와 반대 극성 방향의 상승 램프(Ramp-Up) 신호가 공급될 수 있다.
여기서, 상승 램프 신호는 제 20 전압(V20)부터 제 30 전압(V30)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 30 전압(V30)부터 제 40 전압(V40)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 기울기보다 더 완만한 것이 바람직하다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.
이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 제 2 하강 램프(Ramp-Down) 신호가 제 1 전극(Y)에 공급될 수 있다.
여기서, 제 2 하강 램프 신호는 제 20 전압(V20)부터 제 50 전압(V50)까지 점진적으로 하강하는 것이 바람직하다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면이다.
먼저, 도 5a를 살펴보면, 상승 램프 신호는 제 30 전압(V30)까지는 급격히 상승한 이후에 제 30 전압(V30)부터 제 40 전압(V40)까지 점진적으로 상승하는 형태이다.
이와 같이, 상승 램프 신호는 앞선 도 4에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 5a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
다음, 도 5b를 살펴보면 제 2 하강 램프 신호는 제 30 전압(V30)에서부터 전압이 점진적으로 하강하는 형태이다.
이와 같이, 제 2 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
한편, 리셋 기간에서 제 2 전극(Z)에는 서스테인 폴 신호(Zpole)가 공급되는데 이에 대해 첨부된 도 6a 내지 도 6b 및 도 7을 결부하여 살펴보면 다음과 같다.
도 6a 내지 도 6b는 서스테인 폴 신호에 대해 상세히 설명하기 위한 도면이다.
또한, 도 7은 서스테인 폴 신호의 다양한 형태에 대해 설명하기 위한 도면이 다.
먼저, 도 6a를 살펴보면 서스테인 폴(Zpole) 신호는 제 1 전극으로 공급되는 상승 램프 신호와 중첩(Overlap)된다.
이러한, 서스테인 폴 신호의 펄스폭(W1)은 상승 램프 신호의 펄스폭(W2)보다 더 작은 것이 바람직하다.
아울러, 이러한 서스테인 폴 신호의 펄스폭(W1)은 리셋 기간 이후의 서스테인 기간에서 제 1 전극 또는 제 2 전극 중 적어도 어느 하나로 공급되는 서스테인 신호의 최대 펄스폭보다 더 작은 것이 바람직하다.
아울러, 이러한 서스테인 폴 신호의 전압의 크기(ΔV)는 이후에 설명될 영상 표시를 위한 서스테인 기간에서 제 1 전극(Y) 또는 제 2 전극(Z) 중 하나 이상으로 공급되는 서스테인 신호(SUS)의 전압의 크기와 대략 동일한 것이 바람직하다. 즉, 서스테인 폴 신호의 전압의 크기(ΔV)는 서스테인 전압(Vs)의 크기와 대략 동일한 것이다.
이러한, 서스테인 폴 신호는 방전 셀 내에서 과도하게 쌓인 벽 전하의 양을 줄인다.
예를 들어, 본 발명과는 다르게 서스테인 폴 신호를 리셋 기간에서 제 2 전극에 공급하지 않는 경우에는, 이전 서브필드의 서스테인 기간에서 생성된 벽 전하들이 충분히 소거되지 않고 그래도 남아 있을 수 있다. 이에 따라, 방전 셀 내에서는 원하지 않는 과도한 양의 벽 전하가 쌓여있는 상태가 된다.
이와 같이, 방전 셀 내에서의 벽 전하의 양이 과도하게 많은 상태에서는 방 전의 세기가 필요이상으로 증가하게 되고, 이로 인해 번쩍거리는 휘점이 발생할 수 있다. 이러한 휘점의 발생은 구현되는 영상의 화질을 악화시킬 수 있다. 또는 이후에 상세히 설명될 어드레스 기간에서 데이터 신호가 공급되지 않아도 서스테인 기간에서 서스테인 방전이 발생하는 등의 문제점이 발생할 수 있다.
반면에, 본 발명의 일실시예에서와 같이 리셋 기간에서 제 1 전극에 상승 램프 신호를 공급하는 상태에서 제 2 전극에 서스테인 폴 신호를 공급하게 되면 방전 셀 내에서 순간적으로 강한 방전이 발생할 수 있다. 그러면 방전 셀 내에서 과도하게 쌓여있는 벽 전하들을 충분히 소거할 수 있다. 이에 따라, 휘점 등의 발생을 방지함으로써 화질의 악화를 억제할 수 있다.
이러한, 서스테인 폴 신호는 상승 램프 신호의 종료 시점 이전에 공급되는 것이 바람직하다.
예를 들어, 앞선 도 4에서와 같이 상승 램프 신호의 종료 시점이 t0라고 가정하면 서스테인 폴 신호는 t0 시점이전에 제 2 전극(Z)으로 공급되는 것이다. 이와 같이 설정하게 되면 리셋 기간의 셋업 기간에서 방전 셀 내의 과도한 벽 전하의 양을 충분히 줄일 수 있다.
다음, 도 6b를 살펴보면 서스테인 폴 신호는 앞선 도 6a의 경우와는 다르게 상승 램프 신호의 일부 및 하강 램프 신호의 일부와 공통 중첩될 수 있다.
예를 들어, 상승 램프 신호의 종료 시점이 t0라고 가정하면 서스테인 폴 신호는 t0 시점 이전에서 제 2 전극(Z)으로 공급되기 시작하여 t0+Δt의 시점에서 종료된다.
즉, 서스테인 폴 신호는 상승 램프 신호의 종료 시점 이전에 공급되는 것이 중요하면, 그 종료 시점은 상승 램프 신호의 종료 시점의 이전과 이후 모두 가능한 것이다.
다음, 도 7을 살펴보면 서스테인 폴 신호의 다양한 형태가 도시되어 있다.
예를 들면, 서스테인 폴 신호는 앞서 상세히 설명한 바와 같이 구형파(Square Wave) 형태도 가능하고, 여기 도 7의 (a)와 같이 삼각파 형태일 수도 있고, 또는 (b)와 같이 계단형태일 수도 있다.
또는, 서스테인 폴 신호는 (c)와 같이 곡선 형태로 제 1 전압(V1)까지 상승한 이후에 제 1 전압(V1)부터 ΔV만큼 하강하는 형태일 수도 있다.
또는, 서스테인 폴 신호는 (d)와 같이 제 1 전압(V1)까지 급격히 상승한 이후에 제 1 전압(V1)보다 낮은 소정의 전압부터 점진적으로 하강하는 형태일 수도 있다.
이와 같이, 서스테인 폴 신호의 형태는 다양하게 변경될 수 있는 것이다.
이상에서 설명한 서스테인 폴 신호는 영상 프레임(Frame)의 모든 서브필드의 리셋 기간에서 제 2 전극(Z)으로 공급될 수 있다.
또는, 프레임의 복수의 서브필드 중 소정의 서브필드의 리셋 기간에서만 제 2 전극(Z)으로 공급될 수도 있다. 예를 들어, 하나의 프레임이 제 1 서브필드부터 제 8 서브필드까지 총 8개의 서브필드를 포함하는 경우에 이러한 8개의 서브필드 중 제 1 서브필드의 리셋 기간에서만 제 2 전극(Z)으로 서스테인 폴 신호가 공급되고, 나머지 제 2 서브필드부터 제 8 서브필드까지에서는 서스테인 폴 신호가 생략 될 수 있는 것이다.
한편, 앞선 도 4에서 리셋 기간 이후의 어드레스 기간에서는 제 2 하강 램프 신호의 제 50 전압(V50)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호가 제 1 전극(Y)에 공급될 수 있다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ΔVy)만큼 하강하는 스캔 신호(Scan)가 모든 제 1 전극(Y1~Yn)에 공급될 수 있다.
예를 들면, 복수의 제 1 전극(Y) 중 첫 번째 제 1 전극(Y1)에 첫 번째 스캔 신호(Scan 1)가 공급되고, 이후에 두 번째 제 1 전극(Y2)에 두 번째 스캔 신호(Scan 2)가 공급되고, n 번째 제 1 전극(Yn)에는 n 번째 스캔 신호(Scan n)가 공급되는 것이다.
한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어도 하나의 서브필드에서 스캔 신호(Scan)의 폭은 다른 서브필드에서의 스캔 신호(Scan)의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호(Scan)의 폭이 앞에 위치하는 서브필드에서의 스캔 신호(Scan)의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호(Scan) 폭의 감소는 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초)......1.9㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 이루어질 수도 있을 것이다.
이와 같이, 스캔 신호(Scan)가 제 1 전극(Y)으로 공급될 때, 스캔 신호에 대 응되게 제 3 전극(X)에 데이터 전압의 크기(ΔVd)만큼 상승하는 데이터 신호가 공급될 수 있다.
이러한 스캔 신호(Scan)와 데이터 신호(Data) 신호가 공급됨에 따라, 스캔 신호(Scan)의 전압과 데이터 신호의 데이터 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호의 전압(Vd)이 공급되는 방전 셀 내에는 어드레스 방전이 발생된다.
여기서, 어드레스 기간에서 제 2 전극(Z)의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제 2 전극(Z)에 서스테인 바이어스 신호가 공급되는 것이 바람직하다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지하는 것이 바람직하다.
이후, 영상 표시를 위한 서스테인 기간에서는 제 1 전극(Y) 또는 제 2 전극(Z) 중 하나 이상으로 서스테인 신호(SUS)가 공급될 수 있다. 이러한 서스테인 신호(SUS)는 ΔVs 만큼의 전압의 크기를 갖는 것이 바람직하다.
이러한 서스테인 신호(SUS)가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압(Vs)이 더해지면서 서스테인 신호(SUS)가 공급될 때 제 1 전극(Y)과 제 2 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
도 8은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면이다.
도 8을 살펴보면, 제 1 전극(Y) 또는 제 2 전극(Z) 중 어느 하나의 전극, 예를 들면 제 1 전극에 양(+)의 서스테인 신호와 음(-)의 서스테인 신호가 번갈아가면서 공급된다.
이와 같이 어느 하나의 전극에 양의 서스테인 신호와 음의 서스테인 신호가 공급되는 동안 나머지 전극, 예컨대 제 2 전극(Z)에는 바이어스 신호가 공급되는 것이 바람직하다.
여기서, 바이어스 신호는 그라운드 레벨(GND)의 전압을 실질적으로 일정하게 유지하는 것이 바람직하다.
여기 도 8에서와 같이 제 1 전극(Y) 또는 제 2 전극(Z) 중 어느 하나의 전극에만 서스테인 신호를 공급하는 경우에는 제 1 전극(Y) 또는 제 2 전극(Z) 중 어느 하나의 전극에 서스테인 신호를 공급하기 위한 회로들이 배치되는 하나의 구동 보드만이 구비되면 된다.
이에 따라, 구동부의 전체 크기를 줄일 수 있고, 이에 따라 제조 단가를 저감시킬 수 있게 된다.
한편, 제 1 전극(Y) 또는 제 2 전극(Z) 중 적어도 어느 하나로 서스테인 신호(SUS)가 공급되는 서스테인 기간에서 제 3 전극(X)에 역 서스테인 신호(RSUS)가 공급될 수 있다. 이에 대해 살펴보면 다음과 같다.
도 9는 역서스테인 신호에 대해 보다 상세히 설명하기 위한 도면이다.
도 9를 살펴보면, 서스테인 기간에서 제 1 전극에 제 1 서스테인 신호(SUS1)가 공급되고 이어서 제 2 전극에 제 2 서스테인 신호(SUS2)가 공급되는 경우에, 제 1 서스테인 신호(SUS1)가 제 1 전극에 공급되는 동안의 일부에서 제 1 역서스테인 신호(RSUS1)가 제 2 전극에 공급되고, 아울러 제 2 전극에 제 2 서스테인 신호(SUS2)가 공급되는 동안의 일부에서 제 2 역서스테인 신호(RSUS2)가 제 1 전극에 공급될 수 있다.
여기, 도 9의 경우는 서스테인 신호(SUS)가 제 1 전극과 제 2 전극에 번갈아가며 공급되는 경우이다.
여기서, 역서스테인 신호(RSUS1, RSUS2)의 기울기는 서스테인 신호(SUS1, SUS2)의 기울기보다 더 완만하다.
그리고 역서스테인 신호(RSUS1, RSUS2)의 펄스폭(W2)은 서스테인 신호(SUS1, SUS2)의 펄스폭(W1)보다 더 작은 것이 바람직하다.
또한, 역서스테인 신호(RSUS1, RSUS2)의 공급시점은 대응되는 서스테인 신호의 공급시점보다 더 늦다.
예를 들어 제 1 전극에 서스테인 신호(SUS1, SUS2)를 공급하는 도중에 서스테인 신호(SUS1, SUS2)의 공급 시점 이후에 서스테인 신호(SUS1, SUS2)보다 펄스폭이 더 작은 역서스테인 신호(RSUS1, RSUS2)를 제 2 전극에 공급하는 것이다.
이와 같이, 한 전극에 서스테인 신호(SUS)를 공급하는 도중에 다른 전극에 역서스테인 신호(RSUS)를 공급하는 이유에 대해 첨부된 도 10을 결부하여 살펴보면 다음과 같다.
도 10은 서스테인 신호와 역서스테인 신호를 함께 공급하는 이유에 대해 설명하기 위한 도면이다.
도 10에서와 같이, 제 1 전극에 제 1 서스테인 신호(SUS1)가 공급되고, 이후에 제 2 전극에 제 2 서스테인 신호(SUS2)가 공급되며, 아울러 제 1 서스테인 신호(SUS1)가 공급되는 동안의 일부에서 제 1 역서스테인 신호(RSUS1)가 제 2 전극에 공급되고, 제 2 서스테인 신호(SUS2)가 공급되는 동안의 일부에서는 제 2 역서스테인 신호(RSUS2)가 제 1 전극에 공급된다고 가정하자.
이러한 경우에는 도시된 바와 같이, 제 1 서스테인 신호(SUS1)가 공급되는 시점부근에서 광이 발생하고, 아울러 제 1 서스테인 신호(SUS1)에 의해 발생한 방전이 제 1 역서스테인 신호(RSUS1)에 의해 유지됨으로써 제 1 역서스테인 신호(RSUS1)공급되는 동안에도 광이 발생하게 된다.
여기서, 제 1 서스테인 신호(SUS1)에 의해 발생한 방전이 제 1 역서스테인 신호(RSUS1)에 의해 더욱 효과적으로 유지되기 위해서는 제 1 역서스테인 신호(RSUS1)의 기울기, 즉 하강 기울기가 제 1 서스테인 신호(SUS1)의 기울기, 즉 상승 기울기보다 더 완만해야 한다. 이는 제 1 역서스테인 신호(RSUS1)의 기울기, 즉 하강 기울기가 제 1 서스테인 신호(SUS1)의 기울기, 즉 상승 기울기보다 더 가파른 경우에는 제 1 역서스테인 신호(RSUS1)가 공급되는 시점에서 과도하게 큰 방전이 발생하여 방전 유지에 필요한 벽 전하(Wall)들이 감소할 가능성이 있기 때문이다.
또한, 제 2 서스테인 신호(SUS2)가 공급되는 시점부근에서 광이 발생하고, 아울러 제 2 서스테인 신호(SUS2)에 의해 발생한 방전이 제 2 역서스테인 신호(RSUS2)에 의해 유지됨으로써 제 2 역서스테인 신호(RSUS2)공급되는 동안에도 광이 발생하게 된다.
결국, 발생하는 광의 양이 증가하게 됨으로써 구동 효율이 증가할 수 있다.
다음, 도 11은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 또 다른 일례를 설명하기 위한 도면이다. 여기, 도 11에서는 이상에서 상세히 설명한 내용에 대해서는 그 설명을 생략하기로 한다.
도 11을 살펴보면, 복수의 서브필드 중 적어도 어느 하나의 서브필드에서는 서스테인 기간에서 서스테인 신호가 공급되지 않을 수 있다.
예를 들면, 여기 도 11에서와 같이 복수의 서브필드 중 제 1 서브필드의 서스테인 기간에서 서스테인 신호가 공급되지 않을 수 있다. 이와 같이, 서스테인 기간에서 서스테인 신호를 공급하지 않으면 제 1 서브필드에서는 리셋 기간 및 어드레스 기간에서만 방전이 발생할 수 있고, 이에 따라 제 1 서브필드에서는 리셋 방전에 의한 리셋 광 및 어드레스 방전에 의한 어드레스 광으로 영상의 계조를 구현할 수 있다. 결국, 서스테인 신호가 공급되는 서브필드와 비교하여 크기가 더 작은 광으로 영상의 계조를 구현할 수 있게 되고, 이에 따라 계조 표현력이 더욱 향상될 수 있다.
이와 같이, 서스테인 기간에서 서스테인 신호가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드의 리셋 기간에서는 서스테인 폴(Zpole) 신호가 생략될 수 있다.
또한, 복수의 서브필드 중 적어도 어느 하나의 서브필드, 예컨대 서스테인 기간에서 서스테인 신호가 공급되지 않거나 서스테인 기간이 생략되는 서브필드의 리셋 기간에서는 제 2 전극으로 부극성 서스테인 바이어스 신호(-Vz)가 공급될 수 있다.
이와 같이, 복수의 서브필드 중 적어도 어느 하나의 서브필드의 리셋 기간에서 제 2 전극으로 부극성 서스테인 바이어스 신호를 공급하면 리셋 기간에서 제 1 전극과 제 2 전극 사이의 전압 차이가 증가한다. 이에 따라, 리셋 기간에서 제 1 전극과 제 3 전극 사이에서 오방전이 발생하는 것을 억제할 수 있다.
한편, 여기 도 11에서는 제 1 서브필드에서 서스테인 기간에서 서스테인 신호가 공급되지 않는 경우만을 도시하였지만, 서스테인 기간이 생략되는 것도 가능한 것이다. 이와 같이, 서스테인 기간이 생략되는 경우는 서스테인 신호가 공급되지 않는 경우와 효과가 실질적으로 동일할 수 있다.
이상에서와 같이, 서스테인 기간에서 서스테인 신호가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드의 서스테인 기간에서는 서스테인 신호를 대신하여 제 1 전극으로 제 1 상승 신호가 공급될 수 있다.
이와 같이 제 1 상승 신호를 공급하는 이유는 다음과 같다.
서스테인 기간에 서스테인 펄스가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드에서는 어드레스 기간에서 제 1 전극과 제 2 전극 간의 전압차이로 인해 제 1 전극으로 데이터 신호가 공급된 이후에 그 다음 서브필드의 리셋 기간 이전에 제 1 전극과 제 2 전극의 사이에서 자가 소거 방전이 발생할 수 있다. 이러한 자가 소거 방전은 방전 셀 내의 벽 전하의 양을 부족하게 할 수 있다.
반면에, 본 발명에서와 같이 서스테인 기간에서 서스테인 신호가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드의 서스테인 기간에서는 서스테인 신호를 대신하여 제 1 전극으로 제 1 상승 신호가 공급되면 어드레스 기간과 그 다음 서브필드의 리셋 기간의 사이에서 제 1 전극과 제 2 전극의 전압 차이가 급격하게 변하는 것을 방지할 수 있다. 이에 따라, 자가 소거 방전을 방지할 수 있다.
이상에서와 같이, 서스테인 기간에서 서스테인 신호가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드와 연속된 그 다음 서브필드에서는 리셋 신호가 복수개일 수 있다.
예를 들면, 서스테인 신호가 공급되지 않는 제 1 서브필드와 연속된 제 2 서브필드에서는 리셋 기간에 제 1 전극으로 제 1 리셋 신호와 제 2 리셋 신호가 공급될 수 있다.
이와 같이, 서스테인 기간에서 서스테인 신호가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드와 연속된 그 다음 서브필드에서 리셋 신호를 복수개로 하는 이유는, 서스테인 기간에서 서스테인 신호가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드에서는 서스테인 방전이 발생하지 않음으로써 방전 셀 내의 벽 전하의 분포가 상대적으로 더 불안정할 수 있기 때문이다. 다시 말하면, 서스테인 기간에서 서스테인 신호가 공급되지 않거나 또는 서스테인 기간이 생략되는 서브필드의 그 다음 서브필드에서 리셋 신호의 개수를 복수개로 하여 방전 셀 내의 벽 전하의 분포를 더욱 고르게 하는 것이다.
이와 같이, 리셋 기간에서 제 1 전극으로 복수개의 리셋 신호가 공급되는 서브필드, 즉 여기 도 11에서의 제 2 서브필드에서는 제 1 리셋 신호와 제 2 리셋 신호의 사이에 제 2 전극으로 제 2 서스테인 바이어스 신호(Vz2)가 공급될 수 있다.
이러한, 제 2 서스테인 바이어스 신호(Vz2)는 제 1 리셋 신호와 제 2 리셋 신호의 사이에서 제 1 전극과 제 2 전극 간의 오방전의 발생을 방지할 수 있다. 다르게 표현하면, 제 1 전극과 제 2 전극 간의 셋 다운 방전을 안정시킬 수 있다.
아울러, 제 1 리셋 신호가 제 1 전극으로 공급되는 동안 제 2 전극에는 제 1 전극과 제 2 전극 간의 과방전의 발생을 억제할 수 있는 제 2 상승 신호가 공급될 수 있다.
이와 같이, 리셋 기간에서 복수의 리셋 신호가 공급되는 서브필드, 즉 도 11의 제 2 서브필드의 리셋 기간에서는 서스테인 폴(Zpole) 신호가 공급되는 것이 바람직하다.
이러한 제 2 서브필드의 서스테인 기간에서는 하나 이상의 서스테인 신호가 제 1 전극 또는 제 2 전극 중 적어도 어느 하나로 공급될 수 있다. 여기서, 서스테인 기간에서 가장 먼저 공급되는 첫 번째 서스테인 신호(SUS1)의 펄스폭은 다른 서스테인 신호의 펄스폭보다 더 넓을 수 있다.
여기서, 서스테인 기간에서 가장 먼저 공급되는 첫 번째 서스테인 신호(SUS1)의 펄스폭이 서스테인 신호의 최대 펄스폭이라고 가정할 때, 이러한 첫 번째 서스테인 신호(SUS1)의 펄스폭은 리셋 기간에서 제 2 전극으로 공급되는 서스테인 폴 신호의 펄스폭보다 더 넓을 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 리셋 기간에서 제 2 전극(Z)으로 서스테인 폴 신호를 공급하여 과도하게 쌓인 벽 전하를 충분히 소거함으로써 휘점의 발생을 저감시키고, 이에 따라 구현되는 영상의 화질을 향상시키는 효과가 있다.

Claims (6)

  1. 서로 나란한 제 1 전극과 제 2 전극을 포함하는 플라즈마 디스플레이 패널과,
    초기화를 위한 리셋 기간에서 상기 제 1 전극으로 상승 램프 신호와 하강 램프 신호를 공급하고, 상기 제 2 전극으로 서스테인 폴(Pole) 신호를 공급하는 구동부
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 서스테인 폴 신호는 상기 상승 램프 신호와 중첩(Overlap)되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 서스테인 폴 신호의 전압의 크기는 영상 표시를 위한 서스테인 기간에서 상기 제 1 전극 또는 제 2 전극 중 하나 이상으로 공급되는 서스테인 신호의 전압의 크기와 대략 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 서스테인 폴 신호의 펄스폭은 상기 상승 램프 신호의 펄스폭보다 더 작 은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 서스테인 폴 신호의 펄스폭은 상기 리셋 기간 이후의 서스테인 기간에서 상기 제 1 전극 또는 제 2 전극 중 적어도 어느 하나로 공급되는 서스테인 신호의 최대 펄스폭보다 더 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 구동부는
    프레임의 복수의 서브필드(Subfield) 중 하나 이상의 서브필드의 리셋 기간에서 상기 제 2 전극에 서스테인 폴 신호를 공급하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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