[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20080002577A - 아날로그 버퍼 - Google Patents

아날로그 버퍼 Download PDF

Info

Publication number
KR20080002577A
KR20080002577A KR1020060061470A KR20060061470A KR20080002577A KR 20080002577 A KR20080002577 A KR 20080002577A KR 1020060061470 A KR1020060061470 A KR 1020060061470A KR 20060061470 A KR20060061470 A KR 20060061470A KR 20080002577 A KR20080002577 A KR 20080002577A
Authority
KR
South Korea
Prior art keywords
voltage
switch
line
node
logic
Prior art date
Application number
KR1020060061470A
Other languages
English (en)
Inventor
허진
이창환
권상훈
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020060061470A priority Critical patent/KR20080002577A/ko
Publication of KR20080002577A publication Critical patent/KR20080002577A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 구동 모드 및 초기화 모드 간의 경계부에서 출력전압의 왜곡을 방지하기에 적합한 아날로그 버퍼에 관한 것이다
아날로그 버퍼는,입력 단자와 비교 노드를 절환하는 제1 스위치; 상기 비교 노드를 출력 단자와 절환하는 제2 스위치; 상기 출력 노드에 공급될 전류를 제어하기 위한 제3 스위치; 상기 비교 노드로부터 상기 입력 단자 상의 전압을 충전한 후 상기 비교 노드로부터의 상기 출력 단자 상의 전압을 감시하여 상기 제3 스위치를 제어하는 기억형 비교기; 및 상기 제3 스위치에 공급될 전류를 절환하는 제4 스위치를 구비한다.
인버터, 비교기, 캐패시터, 응답특성, 응답속도, 리셋, 피드백

Description

아날로그 버퍼{Analog Buffer}
본 발명의 상세한 설명에서 사용되는 도면에 대한 보다 충분한 이해를 돕기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1 은 본 발명의 실시 예에 따른 아날로그 버퍼를 설명하는 회로도이다.
도 2 는 도 1에 도시된 아날로그 버퍼의 제어에 사용되는 제어신호들을 설명하는 파형도이다.
도 3 는 도 1의 아날로그 버퍼와 비교하기 위한 참고용 아날로그 버퍼를 도시하는 회로도이다.
도 4 는 도 3에 도시된 참고용 아날로그 버퍼의 제어에 사용되는 제어신호들을 설명하는 파형도이다.
도 5 는 본 발명의 다른 실시 예에 따른 아날로그 버퍼를 설명하기 위한 회로도이다.
도 6 은 본 발명의 실시 예에 따른 아날로그 버퍼가 적용된 액정 표시 장치를 개략적으로 도시하는 블럭도이다.
도 7 은 도 6에 도시된 DAC 어래이 및 버퍼 어래이에 포함된 DAC 및 아날로그 버퍼를 상세하게 도시하는 상세 회로도이다.
《도면의 주요부분에 대한 부호의 설명》
10,20 : 아날로그 버퍼 12,22 : 충전 제어부
100 : 액정 패널 110 : 게이트 드라이버
120 : 데이터 드라이버 122 : 쉬프트 레지스터
124 : 래치부 126 : DAC 어래이
128 : 버퍼 어래이 130 : 타이밍 제어부
140 : 감마 전압 발생부 150 : 공통 전압 발생부
C1 : 캐패시터 CLC : 액정
CMT : CMOS 트랜지스터 INV1,INV2 : 제1 및 제2 인버터
MP1,MP2 : PMOS 트랜지스터 MT : 박막 트랜지스터
SW1~SW6 : 스위치
본 발명은 신호를 완충하는 버퍼(Buffer)에 관한 것으로, 특히 출력신호와의 비교를 통해 아날로그 입력신호를 완충하는 아날로그 버퍼에 관한 것이다. 또한, 본 발명은 아날로그 버퍼를 포함하는 평판 표시 장치에 관한 것이다.
통상의 버퍼는 파형이 손상된 신호를 원래의 형태로 복원하거나 또는 신호를 요구된 크기로 증폭 또는 감쇠시킨다. 이러한 버퍼는 신호 처리 모듈들 사이에 또 는 신호 처리 모듈과 전송 매체 사이에 접속된다. 신호 처리 모듈들 사이에 접속되는 경우, 버퍼는 전단의 신호 처리 모듈로부터 후단의 신호 처리 모듈에 공급될 신호가 후단의 신호 처리 모듈이 요구하는 크기의 전압, 전류 또는 전력을 가지게 한다. 신호 처리 모듈과 전송 매체 사이에 접속되는 경우, 버퍼는 신호 처리 모듈로부터의 신호가 전송 매체를 통해 전송될 수 있을 정도의 전압, 전류 또는 전력을 가지게 한다.
이와 같이 전송될 신호를 완충하는 버퍼는 완충될 신호에 대하여 빠르고 민감하게 응답하도록 하는 요청을 끊임 없이 받고 있다. 아울러, 버퍼는 가능한 낮은 구동 전압에 의하여 구동될 수 있도록 하는 요청도 받고 있다. 이는 전자기기가 소형화 및 휴대 가능하게 제작되는 것에 기인한다.
최근, 버퍼는 다수의 전송 매체들 각각에 전송될 신호를 완충하게끔 사용되고 있다. 예를 들면, 평판 표시 장치에 속하는 액정 표시 장치는 액정 패널 상의 다수의 데이터 라인들 또는 게이트 라인들 각각을 통해 전송될 신호를 완충하기 위해 아날로그 버퍼를 사용한다. 이렇게 다수의 전송매체들 각각을 통해 전송될 아날로그 신호를 완충하는 경우, 아날로그 버퍼는 출력 전압의 편차가 작은 특성을 가지도록 하는 요청을 받고 있다. 이에 더하여, 다수의 전송 매체에 사용되는 아날로그 버퍼는 구동 모드와 초기화 모드의 경계부에서의 출력전압이 왜곡되지 않도록 하는 요구까지도 받고 있는 실정이다.
따라서, 본 발명의 다른 목적은 구동 모드 및 초기화 모드 간의 경계부에서 출력전압의 왜곡을 방지하기에 적합한 아날로그 버퍼를 제공함에 있다.
본 발명의 다른 목적은 구동 전압을 낮출 수 있는 아날로그 버퍼를 제공함에 있다.
본 발명의 또 다른 목적은 입력 신호에 대한 응답 속도를 향상시킬 수 있는 아날로그 버퍼를 제공함에 있다.
본 발명의 또 다른 목적은 입력 신호에 민감하게 응답하기에 적합한 아날로그 버퍼를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일면의 실시 예에 따른 아날로그 버퍼는,입력 단자와 비교 노드를 절환하는 제1 스위치; 상기 비교 노드를 출력 단자와 절환하는 제2 스위치; 상기 출력 노드에 공급될 전류를 제어하기 위한 제3 스위치; 상기 비교 노드로부터 상기 입력 단자 상의 전압을 충전한 후 상기 비교 노드로부터의 상기 출력 단자 상의 전압을 감시하여 상기 제3 스위치를 제어하는 기억형 비교기; 및 상기 제3 스위치에 공급될 전류를 절환하는 제4 스위치를 구비한다.
상기한 바와 같은 본 발명의 목적들 외에, 본 발명의 다른 목적들, 다른 이점들 및 다른 특징들은 첨부한 도면을 참조한 바람직한 실시 예의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들이 첨부한 도면과 결부되어 상세하게 설 명될 것이다.
도 1은 본 발명의 바람직한 실시 예에 따른 아날로그 버퍼를 설명하는 회로도이다. 도 1의 아날로그 버퍼(10)는, 입력 라인(IL) 상의 입력 전압(Vin)과 출력 라인(OL) 상의 출력 전압(Vout)을 비교하는 비교부(12)와, 이 비교부(12)의 출력 신호에 응답하여 제1 공급 전원 라인(VL1)과 출력 라인(OL) 간의 전류 통로를 개폐하기 위한 제1 PMOS 트랜지스터(MP1)을 구비한다. 제1 공급 전원 라인(VL1)은 고전위 전압원(VDD)에 접속된다. 이에 따라, 제1 PMOS 트랜지스터(MP1)는 출력 라인(OL)에 공급된 제1 공급 전원 라인(VL1) 상의 고전위의 제1 공급 전압(VDD)을 절환하게 된다. 다른 방법으로, 제1 공급 전원 라인(VL1)은 일정한 량의 전류 신호를 발생하는 전류원에 접속될 수 있다. 이 경우, 제1 PMOS 트랜지스터(MP1)는 제1 공급 전원 라인(VL1)으로부터 출력 라인(OL) 쪽으로 공급될 일정한 량의 전류 신호를 절환할 것이다.
비교부(12)는 먼저 입력 라인(IL)으로부터의 입력 전압(Vin)을 입력하여 저장한다. 비교부(12)에 저장된 입력 전압(Vin)은 출력 라인(OL)으로부터의 출력 전압(Vout)과 비교되어 그 비교된 결과가 비교부(12)로부터 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급되게 한다. 비교부(12)에서의 입력 전압(Vin)의 갱신 동작과 비교 동작은 리셋 신호(REST)에 의하여 제어된다. 리셋 신호(REST)가 제1 논리 값(예를 들면, 하이 논리)을 가지면, 비교부(12)는 입력 신호(Vin)를 입력하여 저장한다. 이 입력 전압(Vin)의 저장 기간에, 비교부(12)는 입력 전압(Vin)의 충전이 완료되기 전에는 제2 논리 값(예를 들면, 로우 논리)의 비교 신 호를 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급하고, 입력 전압(Vin)의 충전이 완료된 후에는 제1 논리 값(예를 들면, 하이 논리)의 비교 신호를 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급한다. 이와는 달리, 리셋 신호(REST)가 제2 논리 값(예를 들면, 로우 논리)을 유지하는 기간(비교 동작 기간)에, 비교부(12)는 출력 라인(OL)으로부터의 출력 전압(Vout)을 저정된 입력 전압(Vin)과 비교한다. 비교 결과에 따라, 비교부(12)에서는 제1 논리 값(예를 들면, 하이 논리) 또는 제2 논리 값(예를 들면, 로우 논리)를 가지는 비교 신호가 발생된다. 이를 상세히 하면, 비교 신호는 출력 전압(Vout)이 저장된 입력 전압(Vin)보다 높으면 제1 논리 값(예를 들면, 하이 논리)을 가지는 반면에 출력 전압(Vout)이 저장된 입력 전압(Vin)과 같거나 낮으면 제2 논리 값(예를 들면, 로우 논리)을 가진다.
비교부(12)는, 제1 노드(N1) 및 제2 노드(N2) 사이에 접속된 캐패시터(C1), 제2 노드(N2) 및 제3 노드(N3) 사이에 접속된 제1 및 제2 인버터(INV1,INV2)의 직렬 회로, 그리고 제1 인버터(INV1)에 병렬 접속된 제1 스위치(SW1)을 포함한다. 제1 스위치(SW1)는 리셋 신호(REST)의 논리 값에 따라 턴-온(Turn-on) 또는 턴-오프(Turn-off) 된다. 이 제1 스위치(SW1)의 절환 상태에 따라, 캐패시터(C1)는 전압의 저장 동작과 비교 동작을 수행한다.
리셋 신호(REST)가 제1 논리 값(예를 들면, 하이 논리)를 유지하면, 제1 스위치(SW1)는 턴-온 되어 캐패시터(C1)를 제2 인버터(INV2)의 입력 단자에 직접 연결시킨다. 이때, 캐패시터(C1)는 제2 인버터(INV2)의 논리 문턱 전압(예를 들면, 0.3 또는 0.7 V)를 기준으로 제1 노드(N1) 상의 전압(즉, 입력 전압(Vin))을 충전 한다. 제2 인버터(INV2)는, 캐패시터(C1)에 충전되는 전압이 입력 전압(Vin)에 도달할 때까지는 제2 논리 값(예를 들면, 로우 논리)의 비교 신호를 제3 노드(N3)에 접속된 제1 PMOS 트랜지스터(MP1)에 공급하는 반면, 캐패시터(C1)에 충전되는 전압이 입력 전압(Vin)에 도달된 후에는 제1 논리 값(예를 들면, 하이 논리)의 비교 신호를 제3 노드(N3)를 경유하여 제1 PMOS 트랜지스터(MP1)에 공급한다.
이와는 달리, 리셋 신호(REST)가 제2 논리 값(예를 들면, 로우 논리)을 유지하는 기간에는, 제1 스위치(SW1)는 턴-오프 되어 제1 인버터(INV1)는 제2 노드(N2)와 제2 인버터(INV2) 사이에 접속되게 한다. 캐패시터(C1)는 자체 내에 충전된 전압(즉, 입력 전압(Vin))과 제1 노드(N1) 상의 전압(즉, 출력 라인(OL)으로부터의 출력 전압(Vout))을 비교하여 그 차 전압을 제2 노드(N2)를 경유하여 제1 인버터(INV1)에 공급한다. 제1 노드(N1) 상의 출력 전압(Vout)이 캐패시터(C1)에 충전된 전압(즉, 입력 전압(Vin)) 보다 높으면, 제2 노드(N2)에는 정극성의 차전압이 나타난다. 제1 및 제2 인버터(INV1,INV2)의 직렬 회로는 제2 노드(N2) 상의 차전압이 제1 인버터(INV1)의 논리 문턱 전압(예를 들면, 0.3 또는 0.7 V) 이상인 경우에 제1 논리 값(예를 들면, 하이 논리)의 비교 신호를 공급한다. 반대로, 제1 노드(N1) 상의 전압(즉, 출력 전압(Vout))이 캐패시터(C1)에 충전된 전압(즉, 입력 전압(Vin)) 보다 낮은 경우에는 "0 V"의 전압이 나타난다. 이때, 제1 및 제2 인버터(INV1,INV2)의 직렬 회로는 제2 논리 값(예를 들면, 로우 논리)의 비교 신호를 제3 노드(N3)에 출력한다. 결과적으로, 제1 및 제2 인버터(INV1,INV2)의 직렬 회로는, 제1 노드(N1) 상의 전압(즉, 출력 전압(Vout))이 캐패시터(C1)에 충전된 입 력 전압(Vin)과 제1 인버터(INV1)의 논리 문턱 전압의 합 보다 높으면 제1 논리 값(예를 들면, 하이 논리)의 비교 신호를 발생하고, 반면에 제1 노드(N1) 상의 전압(즉, 출력 전압(Vout))이 캐패시터(C1)에 충전된 입력 전압(Vin)과 제1 인버터(INV1)의 논리 문턱 전압의 합 보다 낮으면 제2 논리 값(예를 들면, 로우 논리)의 비교 신호를 발생한다.
입력 라인(IL)은, 제2 스위치(SW2)의 절환 동작에 의하여, 제1 노드(N1)에 선택적으로 접속된다. 제2 스위치(SW2)의 절환 동작은 귀환 제어 신호(FBC)의 논리 값에 의하여 결정된다. 귀환 제어 신호(FBC)가 제1 논리 값(예를 들면, 하이 논리)를 가지면, 제2 스위치(SW2)는 턴-온 되어 입력 라인(IL)을 제1 노드(N1)에 접속시킨다. 이때, 입력 라인(IL) 상의 입력 전압(Vin)이 제2 스위치(SW2) 및 제1 노드(N1)를 경유하여 캐패시터(C1)에 충전된다. 반면, 귀환 제어 신호(FBC)가 제2 논리 값(예를 들면, 로우 논리)을 유지하는 기간에는, 제2 스위치(SW2)는 턴-오프 되어 입력 라인(IL)을 제1 노드(N1)로부터 분리시킨다.
제1 노드(N1)는 제3 스위치(SW3)의 절환 상태에 따라 출력 라인(OL)에 선택적으로 접속된다. 제3 스위치(SW3)의 절환 상태는 귀환 제어 신호(FBC)의 논리 값에 의하여 결정되나, 제2 스위치(SW2)와 상호 보완적인 관계를 유지한다. 귀환 제어 신호(FBC)가 제1 논리 값(예를 들면, 하이 논리)를 가지면, 제3 스위치(SW3)는 턴-오프 되어 제1 노드(N1)를 출력 라인(OL)로부터 분리시킨다. 반대로, 귀환 제어 신호(FBC)가 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간에는, 제3 스위치(SW3)는 턴-온 되어 제1 노드(N1)을 출력 라인(OL)에 접속시킨다. 이때, 출력 라인(OL) 상의 출력 전압(Vout)은 제3 스위치(SW3) 및 제1 노드(N1)를 경유하여 캐패시터(C1)에 공급된다. 캐패시터(C1)는 제1 노드(N1)으로부터의 출력 전압(Vout)을 기저장된 입력 전압(Vin)과 비교하게 된다.
제1 공급 전원 라인(VL1)은 제2 PMOS 트랜지스터(MP2)의 절환 동작에 의하여 제1 PMOS 트랜지스터(MP1)의 소오스 전극에 선택적으로 접속된다. 제2 PMOS 트랜지스터(MP2)의 절환 상태는 귀환 제어 신호(FBC)의 논리 값에 의하여 결정된다. 귀환 제어 신호(FBC)가 제1 논리 값(예를 들면, 하이 논리)를 가지면, 제2 PMOS 트랜지스터(MP2)는 턴-오프 되어 제1 공급 전원 라인(VL1)이 제1 PMOS 트랜지스터(MP1)의 소오스 전극으로부터 분리되게 한다. 귀환 제어 신호(FBC)가 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간에, 제2 PMOS 트랜지스터(MP2)는 턴-온 되어 제1 공급 전원 라인(VL1)을 제1 PMOS 트랜지스터(MP1)의 소오스 전극에 접속시킨다. 이 경우, 제1 PMOS 트랜지스터(MP1)는 제3 노드(N3)(즉, 비교부(12)내의 제2 인버터(INV2)로부터의 비교 신호)에 응답하여 제1 공급 전원 라인(VL1) 및 제2 PMOS 트랜지스터(MP2)를 경유하여 공급되는 제1 공급 전압(VDD)(예를 들면, 고전위 전압)을 출력 라인(OL)에 선택적으로 공급한다. 제3 노드(N3) 상의 비교 신호가 제1 논리 값(예를 들면, 하이 논리)을 가지면, 제1 PMOS 트랜지스터(MP1)는 턴-오프 되어 출력 라인(OL)에 공급될 자신의 소오스 전극 상의 제1 공급 전압(VDD)을 차단한다. 이와는 달리, 제3 노드(N3) 상의 비교 신호가 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간에는, 제1 PMOS 트랜지스터(MP1)는 턴-온 되어 자신의 소오스 전극 상의 제1 공급 전압(VDD)이 출력 라인(OL)에 공급되게 한다. 이에 따 라, 출력 라인(OL) 상의 출력 전압(Vout)은 입력 전압(Vin)의 레벨에까지 높아지게 된다.
도 1를 참조하면, 아날로그 버퍼(10)는 출력 라인(OL)을 선택적으로 제2 공급 전원 라인(VL2)에 선택적으로 접속시키는 제4 스위치(SW4)를 추가로 포함할 수 있다. 제4 스위치(SW4)는 귀환 제어 신호(FBC)에 응답하여 제2 스위치(SW2)와 동기되게 절환된다. 귀환 제어 신호(FBC)가 제1 논리 값(예를 들면, 하이 논리)를 가지면, 제4 스위치(SW4)는 턴-온 되어 출력 라인(OL)이 제2 공급 전원 라인(VL2)에 접속되게 한다. 이때, 출력 라인(OL) 상의 출력 전압(Vout)은 제2 공급 전원 라인(VL2) 상의 제2 공급 전압(예를 들면, 저전위 전압 또는 기저 전압(GND)이 되게끔 초기화 된다. 제2 공급 전압은 제1 공급 전압(VDD) 보다 레벨이 낮은 저전위 전압 또는 기저 전압(GND)을 가지는 반면, 제1 공급 전압(VDD)은 고전위 전압을 포함한다. 반대로, 귀환 제어 신호(FBC)가 제2 논리 값(예를 들면, "로우 논리")을 유지하는 기간에, 제4 스위치(SW4)는 턴-오프 되어 출력 라인(OL)을 제1 공급 전원 라인(예를 들면, 기저 전압(GND))으로부터 분리시킨다.
도 1의 아날로그 버퍼(10)는 입력 라인(IL) 및 출력 라인(OL) 사이에 접속된 제5 스위치(SW5)를 추가로 포함할 수 있다. 제5 스위치(SW5)는 귀환 제어 신호(FBC)에 응답하여 입력 라인(IL)을 출력 라인(OL)에 선택적으로 접속시킨다. 귀환 제어 신호(FBC)가 제1 논리 값(예를 들면, 하이 논리)을 가지면, 제5 스위치(SW5)는 턴-오프 되어 입력 라인(IL)을 출력 라인(OL)으로부터 분리시킨다. 반대로, 귀환 제어 신호(FBC)가 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간 에는, 제5 스위치(SW5)는 턴-온 되어 입력 라인(IL)을 출력 라인(OL)에 접속시킨다. 입력 라인(IL) 상의 입력 전압(Vin)이 제5 스위치(SW5)를 경유하여 출력 라인(OL)에 충전된다. 이에 따라, 출력 라인(OL) 상의 출력 전압(Vout)이 빠르게 높아진다. 다시 말하여, 출력 전압(Vout)의 상승 에지에서 아날로그 버퍼(10)의 응답 속도가 빨라지게 한다.
도 1에 있어서, 아날로그 버퍼(10)의 출력 라인(OL)은 제6 스위치(SW6)에 의하여 전송선로(TM)에 선택적으로 접속된다. 이를 위하여, 제6 스위치(SW6)는 프리차지 제어 신호(PCC)에 응답한다. 프리차지 제어 신호(PCC)가 제1 논리 값(예를 들면, 하이 논리)를 가지면, 제6 스위치(SW6)는 턴-오프 되어 아날로그 버퍼(10)의 출력 라인(OL)을 전송선로(TM)으로부터 분리시킨다. 반면, 프리차지 제어 신호(PCC)가 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간에는, 제6 스위치(SW6)는 턴-온 되어 아날로그 버퍼(10)의 출력 라인(OL)을 전송선로(TM)에 접속시킨다. 이때, 아날로그 버퍼(10)의 출력 라인(OL) 상의 출력 전압(Vout)가 제6 스위치(SW6)를 경유하여 전송선로(TM)에 출력된다. 전송선로(TM)로서는 평판 표시 패널(예를 들면, 액정 패널) 상의 데이터 라인, 스캔 라인 또는 공통 전극 라인 등이 될 수 있다. 전송선로(TM) 및 제1 공급 전원 라인(VL1) 사이에 접속된 캐패시터(Lc)는 전송라인(TM)의 캐패시터 성분을 나타낸다. 또한, 전송선로(TM)는 제7 스위치(SW7)에 의하여 선택적으로 제2 공급 전원 라인(VL2)에 접속될 수 있다. 전송선로(TM)와 제2 공급 전원 라인(VL2)과의 접속을 제어하기 위하여, 제7 스위치(SW7)는 프리차지 제어 신호(PCC)에 응답하여 제6 스위치(SW6)와 상호 보완적으 로 절환된다. 프리차지 제어 신호(PCC)가 제1 논리 값(예를 들면, 하이 논리)를 가지면, 제7 스위치(SW7)는 턴-온 되어 전송선로(TM)을 제2 공급 전원 라인(VL2)에 접속시킨다. 전송선로(TM) 상의 전압은 제2 공급 전원 라인(VL2)을 경유하여 저전위 전압원 또는 기저 전압원(GND) 쪽으로 방전되어 제2 공급 전압으로 프리차지(또는 초기화) 된다.
도 1의 아날로그 버퍼(10)는 도 2에 도시된 바와 같은 파형을 가지는 리셋 신호(REST) 및 귀환 제어 신호(FBC)에 의하여 초기화 모드, 예비 모드 및 버퍼링 모드로 구동되게 된다. 초기화 모드는 리셋 신호(REST) 및 귀환 제어 신호(FBC) 모두가 제1 논리 값(예를 들면, 하이 논리)를 가짐에 의하여 설정되고, 버퍼링 모드는 리셋 신호(REST) 및 귀환 제어 신호(FBC) 모두가 제2 논리 값(예를 들면, 로우 논리)를 가짐에 의하여 설정된다. 그리고 예비 모드는, 리셋 신호(REST)는 제2 논리 값(즉, 로우 논리)를 가지는 반면에 귀환 제어 신호(FBC)는 제1 논리 값(즉, 하이 논리)를 가지는 경우에 설정된다. 이렇게 3가지의 아날로그 버퍼(10)의 구동 모드를 지정하기 위하여, 귀환 제어 신호(FBC)는 리셋 신호(REST)와 동일한 시점에서 제1 논리 값으로 인에이블 된 다음, 리셋 신호(REST) 보다 더 늦게 제2 논리 값으로 디스에이블 된다. 다시 말하여, 귀환 제어 신호(FBC)는 리셋 신호(REST)와 동일한 위상을 가지는 반면에 리셋 신호(REST) 보다 큰 폭을 가진다. 이러한 리셋 신호(REST) 및 귀환 제어 신호(FBC)는 액정표시장치에 포함된 타이밍 제어부와 같은 제어부에서 발생된다.
초기화 모드에서 리셋 신호(REST) 및 귀환 제어 신호(FBC) 모두가 제1 논리 값(예를 들면, 하이 논리)을 가지기 때문에, 제1, 제2 및 제4 스위치(SW1,SW2,SW4)는 턴-오프되는 반면에 제3 및 제5 스위치(SW3,SW5)는 턴-온된다. 입력 라인(IL) 및 제1 노드(N1)가 출력 라인(OL)으로부터 분리됨과 아울러 제1 공급 전원 라인(VL1)도 제1 PMOS 트랜지스터(MP1)로부터 분리된다. 반면, 제2 공급 전원 라인(VL2)가 출력 라인(OL)에 전기적으로 접속되고, 입력 라인(IL)이 제1 노드(N1)에 접속된다. 또한, 제2 인버터(INV2)가 제2 노드(N2)을 경유하여 캐패시터(C1)에 전기적으로 직접 연결된다. 출력 라인(OL) 상의 전압이 제2 공급 전원 라인(VL2) 쪽으로 방전되어 출력 라인(OL)이 제2 공급 전압(예를 들면, 저전위 또는 기저 전압(GND))으로 초기화 된다. 한편, 입력 라인(IL) 상의 입력 전압(Vin)은 제2 스위치(SW2) 및 제1 노드(N1)을 경유하여 캐패시터(C1)에 충전된다. 제2 인버터(INV2)는 캐패시터(C1)에 충전되는 전압이 입력 전압(Vin)에 도달할 때까지 제2 논리 값(예를 들면, 로우 논리)의 비교 신호를 발생하여 제3 노드(N3)에 접속된 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급한다. 또한, 제2 인버터(INV2)는 캐패시터(C1)에 충전된 전압이 입력 전압(Vin)에 도달한 후에는 제1 논리 값(예를 들면, 하이 논리)의 비교 신호를 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급한다. 제1 PMOS 트랜지스터(MP1)은 제2 인버터(INV2)로부터 제2 논리 값(예를 들면, 로우 논리)의 비교 신호가 공급되더라도 제2 PMOS 트랜지스터(MP2)가 턴-오프 되어 있기 때문에 턴-오프 되게 된다. 결과적으로, 초기화 기간에는 캐패시터(C1)에 입력 전압이 저장되는 한편 출력 라인(OL)이 초기화 된다.
예비 모드에서는 리셋 신호(REST)가 제2 논리 값(예를 들면, 로우 논리)를 가지는 반면 귀환 제어 신호(FBC)는 여전히 제1 논리 값(예를 들면, 하이 논리)를 유지한다. 입력 라인(IL) 및 제1 노드(N1)가 출력 라인(OL)으로부터 분리됨과 아울러 제1 공급 전원 라인(VL1)도 제1 PMOS 트랜지스터(MP1)로부터 분리된다. 제2 공급 전원 라인(VL2)가 출력 라인(OL)에 전기적으로 접속되고, 입력 라인(IL)이 제1 노드(N1)에 접속된다. 반면에, 제2 인버터(INV2)가 제1 인버터(INV1) 및 제2 노드(N2)을 경유하여 캐패시터(C1)에 접속된다. 출력 라인(OL) 상의 전압은, 초기화 모드에서와 마찬가지로, 제2 공급 전압(예를 들면, 저전위 또는 기저 전압(GND))으로 초기화 된 상태를 유지한다. 또한, 입력 라인(IL) 상의 입력 전압(Vin)도, 초기화 모드에서와 같이, 제2 스위치(SW2) 및 제1 노드(N1)을 경유하여 캐패시터(C1)에 공급된다. 그러나, 제1 및 제2 인버터(INV1,INV2)의 직렬 회로는 캐패시터(C1)의 충전 전압과 입력 전압(Vin)이 동일하기 때문에 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급되는 비교 신호를 제1 논리 값(예를 들면, 하이 논리)에서 제2 논리 값(예를 들면, 로우 논리)으로 변경시킨다. 제1 PMOS 트랜지스터(MP1)는 제2 PMOS 트랜지스터(MP2)의 드레인 전극으로부터 출력 라인(OL)에 이르는 전류 통로를 형성시킨다. 그러나, 제2 PMOS 트랜지스터(MP2)가 턴-오프 되어 있기 때문에 출력 라인(OL)은 제2 공급 전원 라인(VL2) 상의 제2 공급 전압(예를 들면, 저전위 또는 기저 전압(GND))을 유지하게 된다. 이와 같이, 예비 모드는 초기화 모드와는 달리 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급되는 비교 신호가 캐패시터(C1)와 제1 및 제2 인버터(INV1,INV2)의 직렬 회로에 의하여 발생되게 한다. 결과적으로, 예비 모드는 초기화 모드에서 버퍼링 모드로 전환될 때 비교부(12)에서의 신호 통 로의 길이가 길어짐에 따른 전파 지연 시간이 보상되게 한다. 이 예비 모드에 의하여, 버퍼링 모드에서의 발생되는 출력 전압( Vout )의 상승 에지 부분의 왜곡이 방지된다.
버퍼링 모드에서는, 리셋 신호(REST) 및 귀환 제어 신호(FBC) 모두가 제2 논리 값(예를 들면, 로우 논리)를 유지한다. 입력 라인(IL)은 제1 노드(N1)으로부터 분리되고, 출력 라인(OL)는 제2 공급 전원 라인(VL2)로부터 분리된다. 반면, 제1 노드(N1) 및 입력 라인(IL)은 출력 라인(OL)에 접속되고, 제1 공급 전원 라인(VL1)이 제1 PMOS 트랜지스터(MP1)의 소오스 전극에 연결된다. 또한, 제2 인버터(INV2)는 제1 인버터(INV1)을 경유하여 캐패시터(C1)에 연결된다. 캐패시터(C1)는 출력 라인(OL)으로부터의 출력 전압(Vout)를 자체 내에 저장된 입력 전압(Vin)과 비교하여 그 비교 결과에 따른 차전압을 제2 노드(N2)에 출력한다. 출력 전압(Vout)이 캐패시터(C1)에 충전된 전압 보다 낮으면 제2 노드(N2)에는 "0 V"의 전압이 나타나는 반면, 출력 전압(Vout)이 캐패시터(C1)에 저장된 입력 전압(Vin) 보다 높으면 그 차전압이 제2 노드(N2)에 나타난다. 제1 및 제2 인버터(INV1,INV2)의 직렬 회로는 제2 노드(N2) 상의 차전압이 제1 인버터(INV1)의 논리 문턱 전압(예를 들면, 0.3 또는 0.7 V) 이하이면 제2 논리 값(예를 들면, 로우 논리)의 비교 신호를 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급한다. 제1 PMOS 트랜지스터(MP1)은 제2 논리 값(예를 들면, 로우 논리)의 비교 신호에 응답하여 턴-온 되어 제1 공급 전원 라인(VL1)으로부터 제2 PMOS 트랜지스터(MP2)를 경유하여 자신의 소오스 전극에 공급되는 고전위의 제1 공급 전압(VDD)이 출력 라인(OL)에 공급되게 한다. 제1 공 급 전압(VDD)에 의하여 출력 라인(OL) 상의 출력 전압(Vout)이 높아진다. 반대로, 제2 노드(N2) 상의 차전압이 제1 인버터(INV1)의 논리 문턱 전압(예를 들면, 0.3 또는 0.7 V) 보다 높으면, 제1 및 제2 인버터(INV1,INV2)의 직렬 회로는 제1 논리 값(예를 들면, 하이 논리)를 제1 PMOS 트랜지스터(MP1)의 게이트 전극에 공급한다. 제1 PMOS 트랜지스터(MP1)는 제1 논리 값(예를 들면, 하이 논리)의 비교 신호에 의하여 턴-오프되어 출력 라인(OL)에 공급될 제1 공급 전압(VDD)을 차단한다. 이러한 비교부(12)로부터의 비교 신호에 응답하여 제1 PMOS 트랜지스터(MP1)가 제1 공급 전압(VDD)을 반복적으로 절환함에 의하여 출력 라인(OL) 상의 출력 전압(Vout)이 입력 전압(Vin)에 상응하거나 또는 입력 전압(Vin)에 비례하는 일정한 전압 레벨을 유지한다. 한편, 입력 라인(IL) 상의 입력 전압(Vin)은 제5 스위치(SW5)를 경유하여 출력 라인(OL)에 공급된다. 이 입력 전압(Vin)에 의하여, 출력 라인(OL) 상의 출력 전압(Vout)은 버퍼링 모드의 시작 시점에서 빠르게 상승한다. 결과적으로, 제5 스위치(SW5)는 출력 전압(Vout)의 상승 에지에서의 아날로그 버퍼(10)의 응답 속도가 빨라지게 한다.
이와 같이 구동되는 도 1의 아날로그 버퍼(10)는, 도 4에 도시된 바와 같이 동일한 위상 및 폭을 가지는 리셋 신호(PREST) 및 귀환 제어 신호(PFBC)에 응답하는 도 3의 대비용 아날로그 버퍼(20)에 비하여, 향상된 초기 응답 속도 및 응답 특성을 제공함과 아울러 전이 구간에서의 전압의 왜곡을 방지할 수 있다. 이를 구체적으로 살펴보면, 도 3의 대비용 아날로그 버퍼(20)는 동일한 위상 및 동일한 폭의 리셋 신호(PREST) 및 귀환 제어 신호(PFBC)에 의하여 초기화 모드 및 버퍼링 모드 의 두가지 모드로 구동된다. 초기화 모드에서 버퍼링 모드로 진입하는 전이 구간에서 스위치들(SW2~SW5)을 경유하는 신호와 인버터들의 직렬 회로를 경유하는 신호간의 지연시간의 차이가 발생되어, 출력 라인(OL) 상의 출력 전압(Vout)의 상승 에지 성분이 왜곡되게 된다.
도 3의 대비용 아날로그 버퍼(20)은 초기화 기간 동안에 공급 전압(VDD)의 차단을 위하여 리셋 신호(REST)에 응답하는 제2 PMOS 트랜지스터(MP2)가 출력 라인(OL)에 직접 접속되게 구성되어 있다. 다시 말하여, 대비용 아날로그 버퍼(20)는 충전 제어부(22)에 응답하는 제1 PMOS 트랜지스터(MP1)가 제1 공급 전원 라인(VL1)에 직접 접속되게 구성되어 있다. 이로 인하여, 대비용 아날로그 버퍼(20)의 제2 공급 전압(VDD)이 초기화기간에도 제1 PMOS 트랜지스터(MP1)을 경유하여 비교부(22)(즉, 인버터들(INV1,INV2)의 직렬 회로)에 영향을 끼치게 된다.
또한, 대비용 아날로그 버퍼(20)는, 본 발명의 실시 예에 따른 아날로그 버퍼(10)에 비하여, 제1 PMOS 트랜지스터(MP1)의 게이트 전극(즉, 제3 노드(N3))에 공급되는 비교 신호(Vcs)의 오프셋(Offset) 전압(Vcsoff3)이 높아지게 한다. 실제로, 대비용 아날로그 버퍼(20)에서의 비교 신호의 오프셋 전압(Vcsoff3)은 수식 1과 같이 결정된다.
[수식 1]
Vcsoff3 = VDD - Vth
반면, 도 1에 도시된 본 발명의 실시 예에 따른 아날로그 버퍼(10)는 초기화 기간에서 버퍼링 기간으로 진입하기 전에 예비 모드에서 제1 PMOS 트랜지스터(MP1) 가 비교부(12)로부터의 비교 신호에 응답하게 한다. 이에 따라, 귀환 제어 신호(FBC)가 제1 논리 값(예를 들면, 하이 논리)에서 제2 논리 값(예를 들면, 로우 논리)로 변할 때, 제2 내지 제5 스위치들(SW2~SW5)에 의해 절환되는 신호와 비교부(12)를 경유하는 신호간의 지연시간이 같아지게 한다. 이 결과, 출력 라인(OL) 상의 출력 전압(Vout)은 전이구간에서도 왜곡되지 않게 된다.
도 1의 아날로그 버퍼(10)에서는, 초기화 기간에 제2 공급 전압(VDD)을 차단하는 제2 PMOS 트랜지스터(MP2)가 제1 PMOS 트랜지스터(MP1)을 경유하여 출력 라인(OL)에 접속된다. 다시 말하여, 아날로그 버퍼(10)의 제2 공급 전압(VDD)이 제2 PMOS 트랜지스터(MP2)에 의하여 제1 PMOS 트랜지스터(MP1)에 간접적으로 접속된다. 이에 따라, 비교부(12)(즉, 인버터들(INV1,INV2)의 직렬 회로)가 제1 공급 전압(VDD)의 영향을 받지 않게 된다. 이 결과, 비교부(12)(즉, 인버터들(INV1,INV2)의 직렬 회로)의 구동 전압은 아날로그 버퍼(10)의 제1 공급 전압(VDD)과는 다른 별개의 것이 사용될 수 있다. 또한, 제1 PMOS 트랜지스터(MP1)의 게이트 단자(즉, 제3 노드(N3))에 공급되는 비교 신호의 오프셋 전압과 동일한 제1 PMOS 트랜지스터(MP1)의 턴-오프 오프셋 전압이 수식 2과 같이 결정된다.
[수식 2]
Voffset = VDD - Vds - Vth
수식 1과 수식 2을 대비하면, 대비용 아날로그 버퍼(20)에 비하여 본 발명의 실시 예에 따른 아날로그 버퍼(10)에서의 제1 PMOS 트랜지스터(MP1)의 오프셋 전압(Vcsoff)이 낮다. 따라서, 본 발명에 따른 아날로그 버퍼(10)는 대비용 아날로 그 버퍼(20)에 비하여 낮은 제1 공급 전압(VDD)에 의하여 구동될 수 있음은 물론 출력 라인(OL)에의 제1 공급 전압(VDD)의 충전 시간도 짧아진다. 이 결과, 본 발명의 실시 예에 따른 아날로그 버퍼(10)는 대비용 아날로그 버퍼(20)에 비하여 출력 전압( Vout )의 변화에 민감하게 응답한다.
도 5는 본 발명의 다른 실시 예에 따른 아날로그 버퍼를 설명하는 회로도이다. 도 5의 아날로그 버퍼는 제1 내지 제5 스위치(SW1~SW5)가 제1 내지 제5 CMOS 트랜지스터(CMT1~CMT5)로 대치된 것을 제외하고는 도 1의 아날로그 버퍼(10)와 동일한 구성을 가진다.
제1 CMOS 트랜지스터(CMT1)의 NMOS 트랜지스터의 게이트 전극에 초기화 모드를 지정하는 제1 논리 값(예를 들면, 하이 논리)의 리셋 신호(REST)가 공급된다. 또한, 제1 CMOS 트랜지스터(CMT1)의 PMOS 트랜지스터의 게이트 전극에는 반전된 리셋 신호(/REST)가 공급된다. 따라서, 제1 CMOS 트랜지스터(CMT1)는 도1에서의 제1 스위치(SW1)와 동일한 스위칭 동작을 수행한다. 이를 상세히 하면, 제1 CMOS 트랜지스터(CMT1)는 ,초기화 모드를 지정하는 제1 논리 값(예를 들면, 하이 논리)의 리셋 신호(REST)가 공급되는 기간에, 턴-온되어 제2 인버터(INV2)가 캐패시터(C1)에 직접 연결되게 한다. 이와는 달리, 리셋 신호(REST)가 예비 기간 및 버퍼링 모드를 지정하는 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간에는, 제1 CMOS 트랜지스터(CMT1)는 턴-오프 되어 제2 인버터(INV2)가 제1 인버터(INV1)를 경유하여 캐패시터(C1)에 연결되게 한다.
제2 및 제4 CMOS 트랜지스터(CMT2,CMT4)의 NMOS 트랜지스터의 게이트 전극에 귀환 제어 신호(FBC)가 인가되는 반면 제2 내지 제4 CMOS 트랜지스터(CMT2,CMT4)의 PMOS 트랜지스터의 게이트 전극에는 반전된 귀환 제어 신호(/FBC)가 공급된다. 이에 따라, 제2 및 제4 CMOS 트랜지스터(CMT2,CMT4)는 도1에서의 제2 및 제4 스위치(SW2,SW4)와 동일하게 스위칭 동작을 수행한다. 다시 말하여, 제2 및 제4 CMOS 트랜지스터(CMT2,CMT4)는 초기화 모드 및 예비 기간을 지정하는 귀환 제어 신호(FBC)의 제1 논리 값(예를 들면, 하이 논리)의 구간에 턴-온되어 입력 라인(IL) 및 출력 라인(OL)이 제1 노드(N1) 및 제2 공급 전원 라인(VL2)에 각각 전기적으로 연결되게 한다. 반면, 귀환 제어 신호(FBC)가 버퍼링 모드를 지정하는 제2 논리 값(예를 들면, 로우 논리)를 유지하면, 제2 내지 제4 CMOS 트랜지스터(CMT2,CMT4)는 턴-오프되어 입력 라인(IL) 및 출력 라인(OL)이 제1 노드(N1) 및 제2 공급 전원 라인공급 전원 라인리되게 한다.
제3 및 제5 CMOS 트랜지스터(CMT3,CMT5)의 NMOS 트랜지스터의 게이트 전극에는 반전된 귀환 제어 신호(/FBC)가 공급되고, 제3 및 제5 CMOS 트랜지스터(CMT3,CMT5)의 PMOS 트랜지스터의 게이트 전극에는 귀환 제어 신호(FBC)가 공급된다. 따라서, 제3 및 제5 CMOS 트랜지스터(CMT4)는 도1에서의 제3 및 제5 스위치(SW3,SW5)와 동일한 스위칭 동작을 수행한다. 구체적으로 설명하면, 제3 CMOS 트랜지스터(CMT3)는 초기화 모드 및 예비 모드를 지정하는 제1 논리 값(예를 들면, 하이 논리)의 귀환 제어 신호(FBC)에 응답하여 턴-오프 되어 출력 라인(OL)이 제1 노드(N1)로부터 분리되게 한다. 반대로, 귀환 제어 신호(FBC)가 버퍼링 모드를 지정하는 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간에는, 제3 CMOS 트랜지 스터(CMT3)는 턴-온 되어 출력 라인(OL)이 제1 노드(N1)에 접속되게 한다. 제5 CMOS 트랜지스터(CMT5)는 초기화 모드 및 예비 모드를 지정하는 제1 논리 값(예를 들면, 하이 논리)의 귀환 제어 신호(FBC)에 응답하여 턴-오프 되어 입력 라인(IL)이 출력 라인(OL)으로부터 분리되게 한다. 반대로, 귀환 제어 신호(FBC)가 버퍼링 모드를 지정하는 제2 논리 값(예를 들면, 로우 논리)를 유지하는 기간에는, 제5 CMOS 트랜지스터(CMT5)는 턴-온 되어 입력 라인(IL)이 출력 라인(OL)에 접속되게 한다.
이들 제1 내지 제5 CMOS 트랜지스터(CMT1 내지 CMT5)를 제외한 캐패시터(C1), 제1 및 제2 인버터(INV1,INV2), 그리고 제1 및 제2 PMOS 트랜지스터(MP1,MP2)는 도1에서의 아날로그 버퍼(10)와 동일하게 구성됨은 물론 동일하게 작동한다. 따라서, 도5의 아날로그 버퍼는 도1의 아날로그 버퍼와 마찬가지로 리셋 신호(REST) 및 귀환 제어 신호(FBC)에 의하여 초기화 모드, 예비 모드 및 버퍼링 모드의 동작을 수행한다. 또한, 도5의 아날로그 버퍼는 도1의 아날로그 버퍼와 동일한 작용효과를 제공한다. 이러한 관점에서, 도5의 아날로그 버퍼의 상세한 설명은 생략될 것이다.
도 6은 본 발명의 실시 예에 따른 아날로그 버퍼가 적용된 액정 표시 장치를 개략적으로 도시하는 블록도이다. 도 6을 참조하면, 액정 표시 장치는 다수의 데이터 라인(DL1~DLm)과 다수의 게이트 라인(GL1~GLn)이 서로 교차하게 배열된 액정 패널(100)을 구비한다. 액정 패널(100)은 다수의 데이터 라인(DL1~DLm) 및 다수의 게이트 라인(GL1~GLn)에 의하여 구분되어진 화소 영역들 각각에 마련된 화소 들(PXC)을 포함한다. 화소들(PXC) 각각은 대응하는 게이트 라인(GL) 및 대응하는 데이터 라인(DL) 사이에 접속된 박막 트랜지스터(MT)와 그 박막 트랜지스터(MT)와 공통 전압 라인(Vcom) 사이에 접속된 액정 셀(CLC)로 구성된다.
도6의 액정 표시 장치에는 액정 패널(100)의 게이트 라인들(GL1~GLn)을 구동하기 위한 게이트 드라이버(110)와 액정 패널(100)의 데이터 라인들(DL1~DLm)을 구동하는 데이터 드라이버(120)을 포함된다. 게이트 드라이버(110)는 액정 패널(100) 상의 다수의 게이트 라인(GL1~GLn)을 순차적으로 인에이블시키기 위한 n개의 스캔신호를 발생한다. n개의 스캔 신호는 서로 배타적이고 순차적으로 1 수평 동기 기간 씩 하이 논리 상태로 인에이블되는 파형을 가진다.
데이터 드라이버(120)는 타이밍 제어부(130)로부터 화소 데이터를 1라인 분씩 입력한다. 또한, 데이터 드라이버(120)는 액정 패널(100) 상의 다수의 게이트 라인(GL1~GLn) 중 어느 하나가 인에이블 될 때마다 1 라인의 화소 데이터에 대한 화소 구동 전압들을 액정 패널(100)의 다수의 데이터 라인(DL1~DLm)에 공급한다. 이를 위하여, 데이터 드라이버는 직렬 접속된 쉬프트 레지스터(122), 래치부(124), 디지털-아날로그 변환기(Digital-Analog Converter; 이하 "DAC"라 함) 어래이(126) 및 버퍼 어래이(128)를 포함한다. 쉬프트 레지스터(122)는 타이밍 제어부(130)로부터의 직렬 형태의 화소 데이터들을 순차적으로 쉬프트하여 1라인 분의 화소 데이터를 입력한다. 쉬프트 레지스터(122)에 저장된 1라인 분의 화소 데이터는 병렬 형태로 래치부(124)에 공급된다. 래치부(124)는 쉬프트 레지스터(122)로부터의 1라인 분의 화소 데이터를 래치하여 1 수평 동기 기간 DAC 어래이(126)에 인가한다. DAC 어래이(126)는 래치부(124)로부터의 1라인 분의 화소 데이터를 아날로그 형태의 화소 구동 전압들로 변환한다. 이를 위하여, DAC 어래이(126)은 1라인 분의 화소에 해당하는 수의 DAC를 포함한다. 버퍼 어래이(128)은 DAC 어래이(126)로부터의 1라인 분의 화소 구동 전압을 완충하여 액정 패널(100) 상의 다수의 데이터 라인(DL1~DLm)에 공급한다. 이를 위하여, 버퍼 어래이(128)은 상기 DAC 어래이(126)에 포함된 DAC의 수(즉, 데이터 라인의 수인 m)에 해당하는 버퍼들을 포함한다. 버퍼 어래이(128)에 포함된 버퍼들은 도1 또는 도5에 도시된 본 발명의 실시 예에 따른 아날로그 버퍼가 사용된다.
타이밍 제어부(130)은 외부의 비디오 소스(예를 들면, 컴퓨터 시스템의 그래픽 카드 또는 텔레비젼 수신기의 영상 수신 모듈)로부터 비디오 데이터 및 동기신호들을 입력한다. 타이밍 제어부(130)은 비디오 데이터에 포함된 화소 데이터를 1라인 분씩 직렬 형태로 데이터 드라이버(120)의 쉬프트 레지스터(122)에 공급한다. 또한, 타이밍 제어부(130)는 동기신호들을 이용하여 게이트 드라이버(110)를 제어하기 위한 게이트 제어 신호들(GCS) 및 데이터 드라이버(120)를 제어하기 위한 데이터 제어 신호들(DCS)를 발생한다. 게이트 제어 신호들(GCS)은 게이트 드라이버(110)에 공급되고, 데이터 제어 신호들(DCS)는 데이터 드라이버(120)에 공급된다.
또한, 액정 표시 장치는 데이터 드라이버(120)에 접속된 감마 전압 발생부(140) 및 액정 패널(100)의 공통 전압 라인(Vcom)에 접속된 공통 전압 발생부(150)을 포함한다. 감마 전압 발생부(140)은 데이터 드라이버(120)의 DAC 어래 이(126)이 화소 데이터를 화소 구동 전압으로 변환하는데 필요한 계조 전압들(또는 감마 전압 세트)를 발생한다. 이 감마 전압 발생부(140)에서 발생된 계조 전압들은 데이터 드라이버(120) 내의 DAC 어래이(126)에 공급된다.
공통 전압 발생부(150)은 액정 패널(100) 상의 액정 셀에 충전될 전압의 기준 레벨(즉, 베이스 전압)을 설정하는 공통 전압(Vcom)을 발생한다. 이 공통 전압 발생부(150)에서 발생된 공통 전압(Vcom)은 액정 패널(100) 상의 공통 전압 라인(Vcom)을 경유하여 액정 셀들(CLD)에 공통적으로 공급된다. 이 공통 전압 발생부(150)에는 액정 패널(100) 상의 공통 전압 라인(Vcom)을 구동하기 위하여 도1 또는 도5에 도시된 바와 같은 본 발명의 실시 예에 따른 아날로그 버퍼가 포함된다.
도 7은 도6의 임의의 데이터 라인(DL)에 직렬 접속된 DAC(126A) 및 아날로그 버퍼(128A)를 상세하게 도시한다. 도 7을 참조하면, DAC(126A)는 감마 전압 발생부(140)으로부터의 계조 전압들(Vgs)과 래치부(124)로부터의 화소 데이터를 입력한다. DAC(126A)에 의하여, 계조 전압들(Vgs) 각각은 대응하는 비트의 화소 데이터의 논리 값에 따라 선택되고 그 선택된 계조 전압들(Vgs)이 가산된다. 이렇게 화소 데이터의 논리 값에 따라 계조 전압들의 선택적으로 가산함으로써, DAC(126A)는 화소 데이터의 논리 값에 해당하는 전압 레벨을 가지는 화소 구동 전압을 발생한다. DAC(126A)에서 발생된 화소 구동 전압은 도 1에 도시된 아날로그 버퍼(10)과 동일한 구성 및 작용 효과를 가지는 버퍼(128A)에 의하여 완충된다. 버퍼(128A)에 의하여 완충된 화소 구동 전압은 데이터 라인(DL)을 경유하여 도 6에 도시된 액정 패널(100) 상의 화소 셀(PXC)에 공급된다.
상술한 바와 같이, 본 발명에 따른 아날로그 버퍼에서는, 입력 라인 상의 입력 전압이 출력 라인에 충전되어 출력 라인 상의 출력 전압이 빠르게 높아진다. 본 발며에서는 인버터 회로와 구동 전압이 버퍼의 구동 전압과 분리되어 출력 단자에 공급될 전류를 제어하는 트랜지스터의 구동전압을 낮출 수 있다. 이에 따라, 본 발명의 아날로그 버퍼는 이득 특성을 효율적으로 이용할 수 있다. 초기화 기간에서 버퍼링 기간으로 진입하기 전에 예비 모드가 진행되기 때문에 정확한 출력 신호가 얻어질 수 있다.
이상과 같이, 본 발명이 첨부된 도면에 도시된 실시 예들로 국한되게 설명되었으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서, 보호되어야 할 본 발명의 기술적 사상 및 범위는 첨부된 특허청구의 범위에 의하여 정해져야만 할 것이다.

Claims (5)

  1. 입력 단자와 비교 노드를 절환하는 제1 스위치;
    상기 비교 노드를 출력 단자와 절환하는 제2 스위치;
    상기 출력 노드에 공급될 전류를 제어하기 위한 제3 스위치;
    상기 비교 노드로부터 상기 입력 단자 상의 전압을 충전한 후 상기 비교 노드로부터의 상기 출력 단자 상의 전압을 감시하여 상기 제3 스위치를 제어하는 기억형 비교기; 및
    상기 제3 스위치에 공급될 전류를 절환하는 제4 스위치를 구비하는 것을 특징으로 하는 아날로그 버퍼.
  2. 제 1 항에 있어서,
    상기 기억형 비교기가 상기 비교 노드와 상기 제3 스위치의 제어단자 사이에 접속된 충전 소자를 구비하는 것을 특징으로 하는 아날로그 버퍼.
  3. 제 2 항에 있어서, 상기 기억형 비교기가
    상기 충전 소자와 상기 제3 스위치의 제어단자 사이에 접속된 논리 소자; 및
    상기 논리 소자의 입력 및 출력을 선택적으로 단락시키는 제5 스위치를 포함하는 것을 특징으로 하는 아날로그 버퍼.
  4. 제 3 항에 있어서,
    상기 제1, 제2 및 제4 스위치가 상기 제5 스위치의 턴-온 시간보다 긴 시간 턴-오프 되는 것을 특징으로 하는 아날로그 버퍼.
  5. 제 3 항에 있어서,
    상기 제1, 제2, 제4 및 제5 스위치가 CMOS 트랜지스터로 된 것을 특징으로 하는 아날로그 버퍼.
KR1020060061470A 2006-06-30 2006-06-30 아날로그 버퍼 KR20080002577A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061470A KR20080002577A (ko) 2006-06-30 2006-06-30 아날로그 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061470A KR20080002577A (ko) 2006-06-30 2006-06-30 아날로그 버퍼

Publications (1)

Publication Number Publication Date
KR20080002577A true KR20080002577A (ko) 2008-01-04

Family

ID=39214345

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061470A KR20080002577A (ko) 2006-06-30 2006-06-30 아날로그 버퍼

Country Status (1)

Country Link
KR (1) KR20080002577A (ko)

Similar Documents

Publication Publication Date Title
US6567327B2 (en) Driving circuit, charge/discharge circuit and the like
KR101022581B1 (ko) 아날로그 버퍼 및 그를 이용한 액정 표시 장치 및 그 구동방법
KR101097914B1 (ko) 아날로그 버퍼 및 이를 갖는 표시 장치, 아날로그 버퍼의구동방법
US10748465B2 (en) Gate drive circuit, display device and method for driving gate drive circuit
KR20080011896A (ko) 게이트 온 전압 발생회로와 게이트 오프 전압 발생회로 및이들을 갖는 액정표시장치
US7436385B2 (en) Analog buffer and driving method thereof, liquid crystal display apparatus using the same and driving method thereof
US8289307B2 (en) Source driver with low power consumption and driving method thereof
JP4120409B2 (ja) 液晶表示装置
JP4964877B2 (ja) アナログ出力回路およびデータ信号線駆動回路ならびに表示装置、電位書き込み方法
US10714046B2 (en) Display driver, electro-optical device, and electronic apparatus
US7078941B2 (en) Driving circuit for display device
KR101493487B1 (ko) 구동 장치, 이를 포함하는 액정표시장치 및 이의 구동방법
US20120200549A1 (en) Display Device And Drive Method For Display Device
US20080122777A1 (en) Source driving device
US20060170638A1 (en) Video driver with integrated sample-and-hold amplifier and column buffer
JPH11296143A (ja) アナログバッファおよび表示装置
JP2009145492A (ja) 表示駆動装置及びそれを備えた表示装置
JPH11202835A (ja) 液晶表示装置
KR20080002577A (ko) 아날로그 버퍼
KR101084803B1 (ko) 아날로그 버퍼 및 그의 구동 방법
KR101073144B1 (ko) 아날로그 버퍼 및 그의 구동 방법
KR101073321B1 (ko) 아날로그 버퍼 및 그의 구동 방법
US9076400B2 (en) Liquid crystal display device and method for driving same
KR101102036B1 (ko) 아날로그 버퍼와 그를 이용한 액정 표시 장치 및 그 구동방법
KR101167303B1 (ko) 아날로그 버퍼 및 그의 구동방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination