KR20080000269A - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 콘택홀 내부에 제1 도전층을 형성하여 콘택홀의 종횡비를 낮추고 제2 도전층으로 콘택홀을 완전히 매립한 후 제2 도전층을 둘러싸고 있는 제1 도전층을 제거하여 제1 및 제2 도전층으로 이루어진 콘택 플러그를 형성함으로써, 콘택 플러그 내부에 보이드가 발생하는 것을 방지함과 동시에 후속 공정에서 형성될 금속 배선의 정렬 오차에 대한 공정 마진을 보다 더 확보하여 공정의 신뢰성을 향상시킬 수 있다.
콘택 플러그, 보이드, 자기 정렬, 브리지
Description
도 1은 콘택 플러그에 보이드가 형성된 상태를 보여주는 단면 사진이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 콘택 플러그 102 : 보이드
103 : 금속 배선 201 : 반도체 기판
202 : 소자 분리막 203 : 접합 영역
204 : 제1 층간 절연막 205 :콘택홀
205a : 보이드 206 : 제1 도전층
207 : 제2 도전층 208 : 제2 층간 절연막
209 : 콘택 플러그 210 : 금속 배선
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 콘택 플러그 내부에 보이드가 발생하거나 인접한 콘택 플러그가 전기적으로 연결되는 것을 방지하기 위한 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
소자의 집적도가 높아짐에 따라, 트랜지스터나 메모리 셀과 같은 소자의 게이트나 금속 배선의 폭이 점점 더 좁아지고 있다. 이로 인해, 반도체 기판의 접합 영역이나 하부 금속 배선을 금속 배선과 연결시키는 콘택 플러그의 폭도 좁아지고 있다. 콘택 플러그는 층간 절연막의 콘택홀에 전도성 물질을 매립하는 방식으로 형성되는데, 폭이 좁아짐에 따라 콘택홀의 종횡비(aspect ratio)가 높아져 콘택홀을 전도성 물질로 매립하는데 어려움이 있다.
도 1은 콘택 플러그에 보이드가 형성된 상태를 보여주는 단면 사진이다.
도 1을 참조하면, 소자의 집적도가 높아짐에 따라 콘택 플러그(101)의 간격이 좁아질 뿐만 아니라, 회로 설계상 콘택 플러그(101)가 조밀하게 형성되는 영역이 반드시 존재한다. 콘택 플러그(101)의 높이가 폭이 좁아지면 콘택홀의 종횡비가 높아져, 콘택홀을 전도성 물질로 매립하는 과정에서 보이드(102)가 발생하게 된다. 보이드(102)는 주로 콘택 플러그(101)의 상부에서 발생한다. 미설명된 도면부호 103은 금속 배선이다.
이러한 보이드를 제거하기 위하여 종래에는 다음과 같은 방법을 사용하였다. 층간 절연막을 목표 두께보다 두껍게 형성하여 콘택홀을 깊게 형성하고 콘택홀을 전도성 물질로 매립한다. 그러면, 콘택 플러그도 목표 높이보다 높게 형성되며, 콘택홀 내부의 보이드는 목표 높이보다 높은 부분에 형성된다. 이후, 목표 두께보다 두껍게 형성된 층간 절연막과 콘택 플러그의 상부를 식각하여 제거하면, 보이드도 함께 제거된다. 하지만, 보이드가 발생되는 부분이나 보이드의 크기를 정확하게 예측할 수 없기 때문에, 상기의 방법으로 보이드를 완전하게 제거된다고 보장하기 어렵다. 뿐만 아니라, 콘택홀을 깊게 형성하는 경우 콘택홀 상부의 임계치수(Critical Dimension; CD)가 증가하기 때문에, 콘택 플러그의 간격이 좁은 영역에서는 콘택 플러그가 전기적/물리적으로 연결되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 콘택 플러그 형성 방법은 콘택홀 내부에 제1 도전층을 형성하여 콘택홀의 종횡비를 낮추고 제2 도전층으로 콘택홀을 완전히 매립한 후 제2 도전층을 둘러싸고 있는 제1 도전층을 제거하여 제1 및 제2 도전층으로 이루어진 콘택 플러그를 형성함으로써, 콘택 플러그 내부에 보이드가 발생하는 것을 방지함과 동시에 후속 공정에서 형성될 금속 배선의 정렬 오차에 대한 공정 마진을 보다 더 확보하여 공정의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법은 반도체 기 판 상에 제1 층간 절연막을 형성하는 단계와, 층간 절연막에 콘택홀을 형성하는 단계와, 콘택홀의 일부가 매립되도록 콘택홀의 측벽 및 저면에 제1 도전층을 형성하는 단계와, 콘택홀이 완전히 매립되도록 제1 도전층 상에 제2 도전층을 형성하는 단계와, 제1 층간 절연막을 소정의 두께만큼 식각 하는 단계와, 제1 층간 절연막이 식각되면서 노출된 제1 도전층을 식각하는 단계와, 제2 도전층의 높이까지 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함한다.
상기에서, 제1 도전층을 식각하는 단계는, 콘택홀의 단차가 유지되면서 종횡비가 감소되도록 콘택홀을 포함한 전체 구조 상에 제1 도전층을 형성하는 단계, 및 제1 층간 절연막 상부의 제1 도전층을 식각 공정으로 제거하는 단계를 포함한다. 이때, 식각 공정은 제1 층간 절연막 상부의 제1 도전층을 제거하면서, 콘택홀의 상부 모서리에 형성된 제1 도전층의 오버행 부분이 제거되도록 에치백 공정으로 진행되는 것이 바람직하다.
제1 도전층은 폴리실리콘으로 형성하고, 제2 도전층은 금속 물질로 형성하는 것이 바람직하다. 이때, 제2 도전층을 텅스텐으로 형성할 수 있다.
제1 층간 절연막은 에치백 공정으로 식각하고, 제1 도전층은 건식 식각 공정으로 식각할 수 있다.
제1 층간 절연막은 제2 도전층의 높이에 대응하는 두께만큼 식각할 수 있다.
제2 층간 절연막을 형성하는 단계는, 제2 도전층을 포함한 전체 구조 상에 제2 층간 절연막을 형성하는 단계, 및 제2 도전층의 상부 표면이 노출될 때까지 제2 층간 절연막의 상부를 연마하여 평탄화하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(201)의 소자 분리 영역에는 소자 분리막(202)이 형성된다. 소자 분리막(202)은 STI(Shallow Trench Isolation) 구조로 형성할 수 있다. 이후, 반도체 기판(201)의 활성 영역에는 트랜지스터와 같은 반도체 소자가 형성될 수 있다. 도 2a에서는 트랜지스터의 소오스 또는 드레인에 해당하는 접합 영역(203)만이 도시되어 있다.
계속해서, 접합 영역(203)을 포함하는 전체 구조 상에 제1 층간 절연막(204) 을 형성한다. 그리고, 제1 층간 절연막(204)의 소정 영역을 식각하여 콘택홀(205)을 형성한다. 콘택홀(205)을 통해 반도체 기판(201)에 형성된 접합 영역(203)이 노출된다.
도 2b를 참조하면, 콘택홀(205)의 측면 및 접합 영역(203) 상부에 제1 도전층(206)을 형성한다. 제1 도전층(206)은 폴리실리콘으로 형성할 수 있다. 이러한 제1 도전층(206)을 형성하는 방법을 보다 구체적으로 예를 들어 설명하면 다음과 같다.
콘택홀(205)을 포함한 전체 구조 상에 제1 도전층(206)을 형성한다. 이때, 제1 도전층(206)은 콘택홀(205)이 완전히 매립되지 않을 정도의 두께로 형성한다. 동시에, 콘택홀(205) 내부에서 제1 도전층(206)의 중앙 상부에 보이드(205a)가 형성되도록 제1 도전층(206)의 증착 조건을 조절한다. 이어서, 제1 도전층(206)이 콘택홀(205) 내부에만 잔류되도록 제1 층간 절연막(204) 상부의 제1 도전층(206)을 제거한다. 이때, 제1 층간 절연막(204) 상부의 제1 도전층(206)은 에치백 공정으로 제거하는 것이 바람직하다. 에치백 공정으로 제1 도전층(206)을 제거할 경우, 콘택홀(205)의 상부 모서리에서 볼록하게 형성된 제1 도전층(206)의 오버행(도시되지 않음)을 제거하여 보이드(205a)의 종횡비를 낮출 수 있다. 한편, 제1 도전층(206)을 화학적 기계적 연마 공정으로도 제거할 수 있으며, 그 외의 식각 공정으로도 제거할 수 있음은 당연하다.
도 2c를 참조하면, 보이드(205a)를 포함한 전체 구조 상에 보이드(205a)가 매립되도록 제2 도전층(207)을 형성한다. 이로써, 콘택홀이 제1 도전층(206) 및 제 2 도전층(207)으로 완전히 매립된다. 제2 도전층(207)은 텅스텐으로 형성하는 것이 바람직하며, 그 외의 어떠한 금속 물질로도 형성할 수 있음은 당연하다. 이때, 콘택홀 내부에 제1 도전층(206)이 형성되어 있어도 보이드의 종횡비가 낮아진 상태에서 제2 도전층(207)이 형성되기 때문에, 콘택홀은 제1 도전층(206)과 제2 도전층(207)으로 완전히 매립된다.
도 2d를 참조하면, 제2 도전층(207)이 콘택홀(205) 내부에만 잔류되도록 제1 층간 절연막(204) 상부의 제2 도전층(207)을 제거한다. 이때, 제2 도전층(207)은 에치백 공정으로 제거할 수 있으며, 화학적 기계적 연마 공정이나 그 외의 식각 공정으로도 제거할 할 수 있음은 당연하다. 이로써, 제1 도전층(206)은 단면이 '凹'형태로 형성되며, 돌출된 부분이 제2 도전층(207)을 감싸게 된다.
도 2e를 참조하면, 제2 도전층(207)의 측벽이 노출되도록 제1 층간 절연막(204) 및 제1 도전층(206)의 상부를 소정의 두께만큼 식각한다. 구체적으로 예를 들어 설명하면 다음과 같다. 먼저, 제1 층간 절연막(204)의 상부를 소정의 두께만큼 식각한다. 이때, 제1 층간 절연막(204)은 에치백 공정으로 식각할 수 있다. 제1 층간 절연막(204)이 식각되면 제1 층간 절연막(204)의 식각 두께만큼 제1 도전층(206)의 돌출부가 노출된다. 이어서, 노출된 제1 도전층(206)의 돌출부를 제거한다. 이때, 제1 도전층(206)의 돌출부는 건식 식각 공정으로 제거할 수 있다. 제1 도전층(206)의 돌출부가 제거됨으로써, 제2 도전층(207)의 측벽이 노출된다.
한편, 상기에서 제1 층간 절연막(204)의 식각 두께에 따라 제1 도전층(206)의 식각 두께가 결정되고, 동시에 제1 도전층(206) 상부에서 노출되는 제2 도전 층(207)의 높이가 결정된다. 따라서, 제2 도전층(207)의 높이를 고려하여 제1 층간 절연막(204)의 식각 두께를 결정하는 것이 바람직하다.
도 2f를 참조하면, 제2 도전층(207) 사이의 공간을 제2 층간 절연막(208)으로 매립한다. 좀 더 자세하게 설명하면, 제2 도전층(207)의 높이보다 더 높게 제2 층간 절연막(208)을 형성한 후 제2 도전층(207)의 상부 표면이 노출될 때까지 화학적 기계적 연마 공정을 실시한다. 이로써, 제2 도전층(207) 사이가 제2 층간 절연막(208)으로 매립되면서 전체가 평탄화된다. 또한, 제1 및 제2 층간 절연막(204 및 208) 내부에는 제1 및 제2 도전층(206 및 207)으로 이루어진 콘택 플러그(209)가 형성된다. 여기서, 제2 도전층(207)의 폭이 제1 도전층(206)의 폭보다 좁기 때문에, 콘택 플러그(209)는 하부보다 상부의 폭이 좁은 형태로 형성된다. 하지만, 콘택 플러그(209) 상부의 제2 도전층(207)이 저항이 낮은 금속 물질로 형성되기 때문에 전체적인 저항값은 거의 증가하지 않는다.
도 2g를 참조하면, 콘택 플러그(209)를 포함한 제2 층간 절연막(208) 상에 금속 배선(210)을 형성한다. 이때, 금속 배선(210)을 형성함에 있어, 정렬 오차가 발생될 수 있다. 그러면, 콘택 플러그(209) 상에 형성된 금속 배선(210)이 인접한 콘택 플러그(209)의 상부와 전기적으로 연결되어 불량이 발생될 수 있다. 하지만, 콘택 플러그(209)의 상부가 좁게 형성되기 때문에 정렬 오차가 발생되더라도 금속 배선(210)과 인접한 콘택 플러그(209)가 전기적으로 연결되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 콘택홀 내부에 제1 도전층을 형성하여 콘택홀의 종횡비를 낮추고 제2 도전층으로 콘택홀을 완전히 매립한 후 제2 도전층을 둘러싸고 있는 제1 도전층을 제거하여 제1 및 제2 도전층으로 이루어진 콘택 플러그를 형성함으로써, 콘택 플러그 내부에 보이드가 발생하여 콘택 저항이 증가하는 것을 방지함과 동시에 후속 공정에서 형성될 금속 배선의 정렬 오차에 대한 공정 마진을 보다 더 확보하여 공정의 신뢰성을 향상시킬 수 있다.
Claims (8)
- 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;상기 층간 절연막에 콘택홀을 형성하는 단계;상기 콘택홀의 일부가 매립되도록 제1 도전층을 형성하는 단계;상기 콘택홀이 완전히 매립되도록 상기 제1 도전층 상에 제2 도전층을 형성하는 단계;상기 제1 층간 절연막을 소정의 두께만큼 식각 하는 단계;상기 제1 층간 절연막이 식각되면서 노출된 상기 제1 도전층을 식각하는 단계;상기 제2 도전층 사이의 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서, 상기 제1 도전층을 형성하는 단계는,상기 콘택홀의 단차가 유지되면서 종횡비가 감소되도록 상기 콘택홀을 포함한 전체 구조 상에 상기 제1 도전층을 형성하는 단계; 및상기 제1 층간 절연막 상부의 상기 제1 도전층을 제거하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
- 제 2 항에 있어서,상기 제1 도전층은 상기 제1 층간 절연막 상부의 상기 제1 도전층을 제거하는 과정에서, 상기 콘택홀의 상부 모서리에 형성된 상기 제1 도전층의 오버행 부분이 제거되도록 에치백 공정으로 제거되는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 제1 도전층은 폴리실리콘으로 형성되고, 상기 제2 도전층은 금속 물질로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
- 제 4 항에 있어서,상기 제2 도전층이 텅스텐으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 제1 층간 절연막은 에치백 공정으로 식각되고, 상기 제1 도전층은 건식 식각 공정으로 식각되는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 제1 층간 절연막은 상기 제2 도전층의 높이에 대응하는 두께만큼 식각되는 반도체 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서, 상기 제2 층간 절연막을 형성하는 단계는,상기 제2 도전층을 포함한 전체 구조 상에 상기 제2 층간 절연막을 형성하는 단계; 및상기 제2 도전층의 상부 표면이 노출될 때까지 상기 제2 층간 절연막의 상부를 연마하여 평탄화하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
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| KR1020060057929A KR20080000269A (ko) | 2006-06-27 | 2006-06-27 | 반도체 소자의 콘택 플러그 형성 방법 |
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| KR (1) | KR20080000269A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101416317B1 (ko) * | 2008-03-05 | 2014-07-08 | 삼성전자주식회사 | 반도체 소자의 배선층 형성 방법 |
| WO2022205723A1 (zh) * | 2021-04-02 | 2022-10-06 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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2006
- 2006-06-27 KR KR1020060057929A patent/KR20080000269A/ko not_active Application Discontinuation
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| KR101416317B1 (ko) * | 2008-03-05 | 2014-07-08 | 삼성전자주식회사 | 반도체 소자의 배선층 형성 방법 |
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