KR20070110761A

KR20070110761A - 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 표시기판

Info

Publication number: KR20070110761A
Application number: KR1020060088989A
Authority: KR
Inventors: 이홍구; 정상훈
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2006-05-15
Filing date: 2006-09-14
Publication date: 2007-11-20
Also published as: JP2011061212A; CN100573916C; TWI322506B; TW200746433A; CN101075642A; JP5181007B2

Abstract

본 발명은 본 발명은 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 표시기판을 개시한다. 개시된 본 발명의 박막 트랜지스터는, 소오스 영역, 드레인 영역, 채널영역 및 확산 억제부를 포함하는 반도체 패턴; 상기 반도체 패턴 상에 형성된 제 1 절연층; 상기 반도체 패턴과 대응되되는 영역의 제 1 절연층 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 제 2 절연층; 및 상기 제 2 절연층 상에 형성되고, 상기 반도체 패턴의 소오스 영역과 드레인 영역 각각 연결되는 소오스 전극 및 드레인 전극을 포함하고, 상기 확산 억제부는 상기 소오스 또는 드레인 전극들로부터 상기 채널영역으로 금속종류들이 확산되는 것을 감소시키기 위해 형성된 것을 특징으로 한다.

본 발명은 금속 이온들과 원자들의 확산에 따라 반도체 패턴의 길이가 감소되는 것을 방지한 효과가 있다.

박막 트랜지스터, 유기발광층, 확산 억제부, 이온, 원자

Description

박막 트랜지스터, 이의 제조 방법 및 이를 갖는 표시기판{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THE THIN FILM TRANSISTOR, AND DISPLAY SUBSTRATE HAVING THE THIN FILM TRANSISTOR}

도 1은 본 발명의 일실시예에 의한 박막 트랜지스터의 평면도이다.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.

도 3a는 도 2에 도시된 반도체 패턴부에서 금속 이온의 확산 경로를 도시한 평면도이다.

도 3b는 본 발명의 다른 실시예에 의한 도 2에 도시된 반도체 패턴부에서 금속 이온의 확산 경로를 도시한 평면도이다.

도 4는 본 발명의 일실시예에 의한 박막 트랜지스터의 제조 방법에 의한 반도체막의 평면도이다.

도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.

도 6은 도 5에 도시된 폴리실리콘 박막을 패터닝한 것을 도시한 평면도이다.

도 7은 도 6의 III-III' 선을 따라 절단한 단면도이다.

도 8은 도 7에 도시된 반도체 패턴을 덮는 제1 절연막을 도시한 단면도이다.

도 9는 도 8에 도시된 반도체 패턴을 덮는 제2 절연막 및 층간 절연막을 도시한 단면도이다.

도 10은 도 9에 도시된 층간 절연막, 제2 절연막 및 제1 절연막을 패터닝하여 층간 절연막 패턴, 제2 절연막 패턴 및 제1 절연막 패턴을 형성한 것을 도시한 단면도이다.

도 11은 도 10에 도시된 층간 절연막 패턴 상에 형성된 소오스 전극 및 드레인 전극을 도시한 단면도이다.

도 12는 본 발명의 일실시예에 의한 표시기판을 도시한 단면도이다.

도 13은 본 발명의 다른 실시예에 의한 표시기판을 도시한 단면도이다.

본 발명은 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 표시기판에 관한 것이다.

최근 들어, 박막 트랜지스터(thin film transistor, TFT)와 같은 반도체 소자의 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하는 정보처리장치(information processing device)의 개발이 급속히 진행되고 있다. 최근에는, 정보처리장치에서 처리된 데이터를 사용자에게 표시하는 표시장치(display apparatus)의 개발 역시 급속히 진행되고 있다.

표시장치의 예로서는 액정표시장치(Liquid Crystal Display device, LCD), 유기발광표시장치(Organic Light Emitting Device, OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등을 들 수 있다.

이들 표시장치는 풀-컬러 영상을 표시하기 위하여 박막 트랜지스터를 공통적으로 포함한다. 특히 최근에는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 갖는 박막 트랜지스터(TFT)를 포함하는 표시장치가 개발된 바 있다.

LTPS 제조 기술에서, 일반적인 능동 매트릭스 표시장치 등에서 사용되는 박막 트랜지스터의 채널층(channel layer)은 아몰퍼스 실리콘(amorphous silicon) 대신 아몰퍼스 실리콘보다 높은 전자 이동성(electron mobility)을 갖는 폴리실리콘(polysilicon)을 사용한다. LTPS 제조 기술에 의하면, 표시장치를 제어하기 위한 구동회로(driving circuit)를 표시기판상에 직접 형성할 수 있기 때문에, 표시 패널 주위에 별도의 구동 IC를 배치할 필요가 없다. 이로 인해 아몰퍼스 실리콘을 사용하는 표시장치에 비하여 부품 수를 크게 감소 시킬 수 있다. 이와 같은 LTPS 제조 기술은 내구성이 높고, 더 얇으며, 더 밝고 저전력 고해상도를 갖는 표시장치를 가능하게 한다.

LTPS 제조 기술을 이용한 박막 트랜지스터의 경우, 표시 기판상에 폴리실리콘 패턴이 직접 형성되고, 폴리실리콘 패턴 상부에 게이트 전극이 배치된다. 또한, LTPS 제조 기술을 이용한 박막 트랜지스터의 경우, 폴리실리콘 패턴의 상부에 소오스 전극 및 드레인 전극이 형성된다. 소오스 전극 및 드레인 전극은 폴리실리콘 패턴 및 게이트 전극 사이에 형성된 절연막에 형성된 콘택홀을 통하여 폴리실리콘 패턴에 전기적으로 연결된다.

그러나, 상기와 같은 LTPS 제조 기술은, 소오스 전극 및 드레인 전극으로부터 금속 이온 또는 금속 원자들이 채널층 영역인 폴리실리콘 패턴으로 확산되어 채 널층을 좁히는 문제가 있다.

특히, 소오스/드레인 전극 형성후, 소자 보호를 위해 보호막을 형성한 다음, 상기 보호막 속에 포함되어 있는 수소 성분을 제거하기 위해 어닐링 공정을 진행하는데, 이때 소오스/드레인 전극으로부터 금속 원자들 또는 금속 이온들이 채널층 영역으로 확산되는 문제가 있다.

왜냐하면, 상기 어닐링 공정은 200℃~400℃ 정도의 온도로 열처리하기 때문에 고온에서 금속 이온들 또는 금속 원자들이 확산되어 이동할 수 있기 때문이다. 이와 같은 열처리 공정에 의해 채널층 영역인 폴리실리콘 패턴의 점차 좁아진다. 이와 같이 폴리실리콘 패턴의 길이가 좁아질 경우 박막 트랜지스터의 성능은 급격히 감소되고, 이 결과 표시장치로부터 발생된 영상의 표시품질도 함께 감소되는 문제점을 갖는다.

따라서, 본 발명의 하나의 목적은 금속 이온의 확산에 따라 반도체 패턴의 길이가 감소되는 것을 방지한 박막 트랜지스터를 제공한다.

본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 제공한다.

본 발명의 또 다른 목적은 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

상기한 목적을 달성하기 위한, 본 발명에 따른 박막 트랜지스터는,

소오스 영역, 드레인 영역, 채널영역 및 확산 억제부를 포함하는 반도체 패 턴;

상기 반도체 패턴 상에 형성된 제 1 절연층;

상기 반도체 패턴과 대응되되는 영역의 제 1 절연층 상에 형성된 게이트 전극;

상기 게이트 전극 상에 형성된 제 2 절연층; 및

상기 제 2 절연층 상에 형성되고, 상기 반도체 패턴의 소오스 영역과 드레인 영역 각각 연결되는 소오스 전극 및 드레인 전극을 포함하고,

상기 확산 억제부는 상기 소오스 또는 드레인 전극들로부터 상기 채널영역으로 금속종류들이 확산되는 것을 감소시키기 위해 형성된 것을 특징으로 한다.

본 발명의 다른 실시예에 의한 박막 트랜지스터의 제조방법은,

기판상에 반도체막을 형성하는 단계;

상기 반도체막을 패터닝하여 소오스 영역, 드레인 영역, 채널영역 및 확산 억제부를 포함하는 반도체 패턴을 형성하는 단계;

상기 반도체 패턴 상에 제1 절연막을 형성하는 단계;

상기 제1 절연막상에 게이트 전극을 형성하는 단계;

상기 게이트 전극 상에 제2 절연막을 형성하는 단계;

상기 제1 및 제2 절연막을 패터닝하여 상기 반도체 패턴부의 제1 영역 및 상기 제2 영역을 개구하는 콘택홀들을 갖는 제1 및 제2 절연막 패턴을 형성하는 단계; 및

상기 제2 절연막 패턴 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하고,

상기 소오스 전극은 상기 제 1 영역과 콘택되고, 상기 드레인 전극은 제 2 영역과 콘택되며, 상기 확산 억제부는 상기 소오스 또는 드레인 전극들로부터 상기 채널영역으로 금속종류들이 확산되는 것을 감소시키기 위해 형성된 것을 특징으로 한다.

본 발명의 또 다른 실시예에 의한 표시기판은,

제1 기판;

상기 제1 기판상에 형성되며, 도체 또는 부도체 특성을 갖는 반도체 패턴, 상기 반도체 패턴의 채널 영역과 대응하는 게이트 전극, 상기 반도체 패턴의 제1 영역에 전기적으로 연결된 소오스 전극 및 상기 반도체 패턴의 제2 영역에 전기적으로 연결된 드레인 전극을 포함하는 박막 트랜지스터; 및

상기 반도체 패턴의 확산 억제부는 상기 제 1 기판을 따라 연장되며, 상기 소오스 전극 또는 드레인 전극들로부터 상기 채널영역으로 금속종류들이 확산되는 것을 감소시키기 위해 형성된 것을 특징으로 한다.

본 발명의 또 다른 실시예에 의한 박막 트랜지스터는,

기판 상에 채널 영역에 의해 분리된 소오스 영역과 드레인 영역과, 확산 억제 구조를 구비한 반도체 패턴;

상기 채널 영역과 대응되는 영역에 형성되고, 제 1 절연막으로 분리된 게이트 전극;

상기 게이트 전극 상에 형성된 제 2 절연막;

상기 제 2 절연막 상에 형성되고, 상기 소오스 영역과 콘택되는 소오스 전극; 및

상기 제 2 절연막 상에 형성되고, 상기 드레인 영역과 콘택되는 드레인 전극을 포함한다.

이하, 첨부한 도면에 의거하여 본 발명의 실시 예를 자세히 설명하도록 한다.

박막 트랜지스터

도 1은 본 발명의 일실시예에 의한 박막 트랜지스터의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 박막 트랜지스터(Thin Film Transistor;TR)는 기판(substrate; S, 도2 참조) 상에 형성된 반도체 패턴(semiconductor pattern;SP), 제1 절연막 패턴(first insulation layer pattern, FILP), 게이트 전극(gate electrode;GE), 제2 절연막 패턴(second insulation layer pattern, SILP), 소오스 전극(source electrode;SE) 및 드레인 전극(drain electorde;DE)을 포함한다. 또한, 상기 게이트 전극(GE)와 일체로 형성되고, 소오스 영역과 드레인 영역에 불순물 주입시 마스크 역할을 하면서 스토리지 커패시턴스를 형성하는 스토리지 전극(StE)가 형성되어 있다.

반도체 패턴(SP)은 기판(S) 상에 배치된다. 본 실시예에서, 반도체 패턴(SP)은 폴리실리콘(polysilicon)을 포함한다. 반도체 패턴(SP)은, 평면상에서 보았을 때, 직육면체 도그-본(dog-bone) 형상을 가질 수 있다.

예를 들어, 도그-본 형상을 갖는 반도체 패턴(SP)은 반도체 패턴부(semiconductor pattern portion;SPP) 및 확산 억제부(EP)를 포함한다.

본 실시예에서, 반도체 패턴부(SPP)는 외부에서 인가된 전압의 인가/차단에 기초하여 도체 또는 부도체 특성을 갖는다. 구체적으로, 반도체 패턴부(SPP)는 소오스 전극(SE)과 대응하는 제1 영역(first region;FR), 드레인 전극(DE)과 대응하는 제2 영역(second region;SR) 및 채널부(channel portion;CP)를 포함한다.

본 실시예에서, 제1 영역(FR)은, 평면상에서 보았을 때, 반도체 패턴부(SPP)의 제1 단부에 배치되고, 제2 영역(SR)은, 평면상에서 보았을 때, 제1 단부와 대향하는 제2 단부에 배치된다. 본 실시예에서, 제1 영역(FR) 및 제2 영역(SR)에 대응하는 반도체 패턴부(SPP)에는 n형 또는 p형 불순물이 주입되어 도전 특성을 갖는다.

채널부(CP)는, 평면상에서 보았을 때, 제1 영역(FR) 및 제2 영역(SR) 사이에 개재된다. 채널부(CP)는 외부에서 인가된 상기 전압의 인가/차단에 기초하여 도전체 또는 부도체 특성을 갖는다.

한편, 확산 억제부(EP)는 반도체 패턴부(SPP)로부터 돌출(또는 연장)된다. 본 실시예에서, 확산 억제부(EP)는 반도체 패턴부(SPP)의 제1 영역(FR) 및 제2 영역(SR)에 각각 전기적으로 연결되는 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 금속 이온들 또는 금속 원자들이 반도체 패턴부(SPP)의 채널부(CP)로 확산되는 것을 억제한다.

도 3a은 도 2에 도시된 반도체 패턴부에서 금속 이온의 확산 경로를 도시한 평면도이이고, 도 3b는 본 발명의 다른 실시예에 의한 도 2에 도시된 반도체 패턴부에서 금속 이온의 확산 경로를 도시한 평면도이다.

도 3a를 참조하면, 반도체 패턴부(SPP)의 제1 영역(FR)은, 예를 들어, 소오스 전극(SE)과 대응하고, 제2 영역(SR)은, 예를 들어, 드레인 전극(DE)과 대응한다.

제1 영역(FR)에 대응하는 반도체 패턴부(SPP)에 소오스 전극(SE)이 접속 및 제2 영역(SR)에 대응하는 반도체 패턴부(SPP)에 드레인 전극(DE)이 각각 접속될 경우, 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 금속 이온들은 1차적으로 제1 영역(FR) 및 제2 영역(SR)으로부터 채널부(CC)를 향해 확산 된다. 이때, 제1 영역(FR) 및 제2 영역(SR)은 도전 특성을 갖기 때문에, 비록 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제1 및 제2 영역(FR, SR)들로 금속 이온들 또는 금속 원자들이 확산 되더라도 제1 및 제2 영역(FR, SR)들의 전기적 특성은 거의 영향 받지 않는다. 즉, 제1 및 제2 영역(FR, SR)들은 여전히 도전 특성을 유지한다.

반면, 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 금속 이온들 또는 금속 원자들이 제1 및 제2 영역(FR, SR)들을 통과하여 2차적으로 채널부(CP)로 확산될 경우, 채널부(CP)의 길이가 짧아지는 숏채널(shot channel) 현상이 발생될 수 있다. 더 나아가, 채널부(CP)는 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 금속 이온들의 확산에 의하여 반도체 특성을 상실할 수 있다.

따라서, 본 발명에서는 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 전체 금속 이온들 중 일부 금속 이온들이 확산 억제부(EP)로 확산 되도록 함으로써 채널부(CP)를 향하는 금속 이온들을 감소시킬 수 있다. 이를 구현하기 위해 확산 억제부(EP)는, 평면상에서 보았을 때, 반도체 패턴부(SPP)의 측면으로부터 기판(S)을 따라 돌출(또는 연장)될 수 있다.

확산 억제부(EP)는, 평면상에서 보았을 때, 핀(pin) 형상을 가질 수 있다. 또한, 핀 형상을 갖는 확산 억제부(EP)는 적어도 2 개가 평행하게 포크(fork) 형상으로 배치될 수 있다.

이와 같이 반도체 패턴부(SPP)에 확산 억제부(EP)를 형성할 경우, 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 금속 이온들 중 채널부(CP)로 확산되는 금속 이온들을 확산 억제부(EP)로 확산시킴으로써, 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 금속 이온들의 확산 방향을 분산시킬 수 있다.

이와 같이 소오스 전극(SE) 및 드레인 전극(DE)으로부터 제공된 금속 이온들의 확산 방향을 분산시킴으로써 채널부(CP)의 길이 감소 및/또는 채널부(CP)의 도체화에 따른 소오스 전극(SE) 및 드레인 전극(DE)의 쇼트를 억제할 수 있다.

본 실시예에서, 확산 억제부(EP)는, 예를 들어, 핀 형상을 갖지만, 확산 억제부(EP)는 핀 형상 이외에 여러가지 형상을 가질 수 있다.

도 3b에서는 채널층의 폭(Wcp)보다 확산 억제부(EP)의 폭(Wep)이 더 넓은 폭을 갖도록 패터닝된 구조이다. 왜냐하면, 확산은 일반적으로 밀도가 밀한 영역에서 소한 영역으로 이동하는 것이기 때문에 채널층의 절단면적보다 더 넓은 확산 억제부(EP) 영역으로 쉽게 확산될 수 있도록 하기 위함이다.

한편, 확산 억제부(EP)는, 예를 들어, 소오스 전극(SE)에만 선택적으로 형성 될 수 있다. 이와 다르게, 확산 억제부(EP)는 드레인 전극(DE)에 선택적으로 형성할 수 있다. 이와 다르게, 확산 억제부(EP)는 소오스 전극(SE) 및 드레인 전극(DE)에 모두 형성될 수 있다.

또한, 본 실시예에 의한 확산 억제부(EP)는 금속 이온들 또는 금속 원자들이 보다 효율적으로 확산되도록 직육면체 형상을 갖는 반도체 패턴부(SPP)의 길이 방향과 평행한 방향으로 돌출될 수 있다. 이와 다르게, 본 실시예에 의한 확산 억제부(EP)는 반도체 패턴부(SPP)에 대하여 방사상으로 형성될 수 있다.

도 1 및 도 2를 다시 참조하면, 제1 절연막 패턴(FILP)은 기판(S) 상에 형성되어 반도체 패턴(SP)은 제1 절연막 패턴(FILP)에 의하여 덮인다. 이때, 제1 절연막 패턴(FILP)은 반도체 패턴부(SPP)의 제1 영역(FR) 및 제2 영역(SR)을 각각 노출하는 제1 콘택홀(first contact hole; FCT) 및 제2 콘택홀(second contact hole;SCT)를 갖는다. 본 실시예에서, 제1 영역(FR) 및 제2 영역(SR)은 상호 소정 간격 이격되기 때문에 제1 및 제2 콘택홀(FCT, SCT)들 역시 상호 소정 간격 이격된다.

게이트 전극(GE)은 제1 절연막 패턴(FILP) 상에 형성된다. 예를 들어, 게이트 전극(GE)은 제1 및 제2 콘택홀(FCT, SCT)들 사이에 배치된다. 본 실시예에서, 게이트 전극으로 사용할 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 알루미늄-네오디뮴 합금 등을 들 수 있다.

제2 절연막 패턴(SILP)은 제1 절연막 패턴(FILP) 상에 형성되어 게이트 전극(GE)은 제2 절연막 패턴(SILP)에 의하여 덮인다. 제2 절연막 패턴(SILP)은 게이 트 전극(GE)을 외부 도전체로부터 절연한다. 본 실시예에서, 제2 절연막 패턴(SILP)은 반도체 패턴부(SPP)의 제1 영역(FR) 및 제2 영역(SR)을 각각 노출하는 제3 콘택홀(third contact hole; TCT) 및 제4 콘택홀(fourth contact hole;FOCT)를 갖는다. 선택적으로 제2 절연막 패턴(SILP) 상에는 층간 절연막 패턴(ILDP)이 형성될 수 있다.

소오스 전극(SE)은 제1 절연막 패턴(FILP) 및 제2 절연막 패턴(SILP)에 형성된 제1 및 제3 콘택홀(FCT,TCT)들을 통해 제1 영역(FR)과 전기적으로 연결된다.

드레인 전극(DE)은 제1 절연막 패턴(FILP) 및 제2 절연막 패턴(SILP)에 형성된 제3 및 제4 콘택홀(SCT,FOCT)들을 통해 제2 영역(SR)과 전기적으로 연결된다.

박막 트랜지스터의 제조 방법

도 4는 본 발명의 일실시예에 의한 박막 트랜지스터의 제조 방법에 의한 반도체막의 평면도이다. 도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.

도 4 및 도 5를 참조하면, 박막 트랜지스터를 제조하기 위해서는 먼저 기판(S) 상에 폴리실리콘 박막(polysilicon layer;PL)을 형성한다.

본 실시예에서, 기판(S) 상에 형성된 폴리실리콘 박막(PL)은 기판(S) 상에 아몰퍼스 실리콘 박막(amorphous silicon layer)을 증착한 후 증착된 아몰퍼스 실리콘 박막을 결정화하여 형성할 수 있다. 본 실시예에서, 아몰퍼스 실리콘 박막은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 등에 의하여 형성될 수 있고, 아몰퍼스 실리콘 박막은, 예를 들어, 야그 레이저(YAG layer)와 같은 고에너지 레이저빔에 의하여 결정화된다.

도 6은 도 5에 도시된 폴리실리콘 박막을 패터닝한 것을 도시한 평면도이다. 도 7은 도 6의 III-III' 선을 따라 절단한 단면도이다.

도 6 및 도 7을 참조하면, 기판(S) 상에 폴리실리콘 박막(PL)이 형성된 후, 폴리실리콘 박막(PL)의 상면에는 포토레지스트 패턴(photoresist pattern; 미도시)이 형성된다.

본 실시예에서, 포토레지스트 패턴은 폴리실리콘 박막(PL)의 상면에 형성된 포토레지스트 필름을 형성하는 포토레지스트 필름 형성 공정, 패턴 마스크를 사용하여 포토레지스트 필름을 노광하는 노광 공정 및 노광된 포토레지스트 필름을 현상액을 이용하여 현상하는 현상 공정을 통해 제조될 수 있다. 이와 다르게, 포토레지스트 패턴은 잉크젯 방식으로 포토레지스트 물질(photoresist substance)을 폴리실리콘 박막(PL) 상에 배치하여 형성할 수 있다.

도 6 및 도 7을 참조하면, 폴리실리콘 박막(PL)은 포토레지스트 패턴을 식각 마스크로 이용하여 식각되어 반도체 패턴(SP)가 형성된다. 구체적으로, 폴리실리콘 박막(PL)이 패터닝되어 기판(S) 상에는 제1 영역(FR), 제2 영역(SR), 채널부(CP)를 갖는 반도체 패턴부(SPP) 및 확산 억제부(EP)를 갖는 반도체 패턴(SP)이 형성된다.

평면상에서 보았을 때, 제1 영역(FR)은 반도체 패턴(SP)의 제1 단부에 형성되고, 제2 영역(SR)은 제1 단부와 마주보는 제2 단부에 형성된다. 채널부(CP)는 제1 영역(FR) 및 제2 영역(SR)의 사이에 개재된다.

확산 억제부(EP)는 제1 영역(FR) 및/또는 제2 영역(SR)과 대응하는 반도체 패턴(SP)으로부터 기판(S)을 따라 돌출(또는 연장)된다.

본 실시예에서, 확산 억제부(EP)는 핀 형상으로 반도체 패턴(SP)의 제2 영역(SR)으로부터 기판(S)을 따라 돌출된다. 본 실시예에서, 핀 형상을 갖는 확산 억제부(EP)는 적어도 1 개 이상이 형성될 수 있고, 각 확산 억제부는 상호 평행하게 배치될 수 있다.

확산 억제부(EP)는 직사각형 형상을 갖는 반도체 패턴(SP)의 측면으로부터 연장된다. 예를 들어, 확산 억제부(EP)는 반도체 패턴(SP)의 길이 방향과 평행한 방향으로 적어도 1 개가 연장될 수 있다. 이와 다르게, 확산 억제부(EP)는 제1 및 제2 영역(FR, SR)들과 대응하는 반도체 패턴(SP)의 측면으로부터 방사상으로 형성될 수도 있다.

본 실시예에서, 확산 억제부(EP)는 제1 영역(FR) 및 제2 영역(SR)에 대응하는 반도체 패턴(SP)에 모두 형성될 수 있다. 이와 다르게, 본 실시예에서, 확산 억제부(EP)는 제1 영역(FR)에 대응하는 반도체 패턴부(SPP)에 선택적으로 형성될 수 있다. 이와 다르게, 확산 억제부(EP)는 제2 영역(SR)에 대응하는 반도체 패턴부(SPP)에 선택적으로 형성될 수 있다.

도 6에서, 확산 억제부(EP)는, 예를 들어, 드레인 전극(DE)과 전기적으로 접속되는 제2 영역(SR)에 선택적으로 형성된다.

도 8을 참조하면, 기판(S) 상에 제1 영역(FR), 제2 영역(SR)을 갖는 반도체 패턴부(SPP) 및 확산 억제부(EP)를 갖는 반도체 패턴(SP)을 형성한 후, 반도체 패턴부(SP)을 덮는 제1 절연막(FIL)을 형성한다. 본 실시예에서, 제1 절연막(FIL)은 투명한 유기막, 산화막 및 질화막 등을 사용할 수 있다.

도 9를 참조하면, 기판(S) 상에 제1 절연막(FIL)이 형성된 후, 제1 절연막(FIL) 상에는 게이트 전극(GE)이 형성된다. 게이트 전극(GE)은, 예를 들어, 반도체 패턴(SP) 중 반도체 패턴부(SPP) 상에 형성된다.

게이트 전극(GE)이 제1 절연막(FIL) 상에 형성된 후, 게이트 전극(GE)을 마스크로 이용하여 n형 또는 p형 도전성 불순물들을 반도체 패턴(SP) 내에 주입한다. 본 실시예에서, n형 또는 p형 도전성 불순물들은 이온 주입 공정에 의하여 주입될 수 있다. 이때, 도전성 불순물들은 게이트 전극(GE)에 의하여 가려지지 않은 반도체 패턴(SP)의 제1 영역(FR) 및 제2 영역(SR)에 주입되고, 이 결과, 반도체 패턴부(SPP) 중 제1 영역(FR) 및 제2 영역(SR)에 대응하는 부분은 도전 특성을 가진다.

이어서, 제1 절연막(FIL) 상에는 게이트 전극(GE)을 덮는 제2 절연막(SILD)이 형성된다. 선택적으로, 제2 절연막(SILD) 상에는 층간 절연막(ILP)이 더 형성될 수 있다.

도 10을 참조하면, 제1 절연막(FIL)상에 제2 절연막(SILD) 및 층간 절연막(ILP)를 형성한 후, 층간 절연막(ILP), 제2 절연막(SILD) 및 제1 절연막(FIL)은 패터닝 되어, 반도체 패턴(SP)의 제1 영역(FR) 및 제2 영역(SR)을 노출시키는 한 쌍의 콘택홀(CT1, CT2)들을 갖는 제1 절연막 패턴(FILP), 제2 절연막 패턴(SILP) 및 층간 절연막 패턴(ILPP)가 형성된다. 본 실시예에서, 콘택홀(CT1, CT2)은 게이트 전극(GE)의 양쪽에 형성된다.

도 11은 도 10에 도시된 층간 절연막 상에 형성된 소오스 전극 및 드레인 전극을 도시한 단면도이다.

도 11을 참조하면, 패터닝된 층간 절연막 패턴(ILPP) 상에는 전면적에 걸쳐 소오스/드레인 금속층(미도시)이 형성된다. 본 실시예에서, 소오스/드레인 금속층으로 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 크롬 및 크롬 합금 등을 들 수 있다.

이어서, 소오스/드레인 금속층은 사진-식각 공정을 통해 패터닝 되어 층간 절연막 패턴(ILPP) 상에는 소오스 전극(SE) 및 드레인 전극(DE)이 형성된다.

본 실시예에서, 소오스 전극(SE) 및 드레인 전극(DE)은 콘택홀(CT1, CT2)들을 통해 반도체 패턴(SP)의 제1 영역(FR) 및 제2 영역(SR)에 각각 전기적으로 연결된다.

본 실시예에서, 예를 들어, 제1 영역(FR)에 대응하는 반도체 패턴부(SPP)에 전기적으로 접속된 소오스 전극(SE) 및 제2 영역(SR)에 전기적으로 접속된 드레인 전극(DE)으로부터는 다량의 금속 이온들이 제1 영역(FR) 및 제2 영역(SR)로 제공될 수 있다. 그러나, 본 발명에서는 반도체 패턴(SP)에 금속 이온이 제1 및 제2 영역(FR, SR)들 사이에 개재된 반도체 패턴부(SPP)로 확산되는 것을 억제하는 확산 억제부(EP)가 형성되어 반도체 패턴부(SPP)의 길이가 짧아지거나 반도체 패턴부(SPP)가 도체화되는 것을 방지할 수 있다.

표시기판

도 12를 참조하면, 본 발명에 의한 표시기판은, 기판(S), 박막 트랜지스터(TR) 및 영상을 표시하기 위한 화소(pixel; P)을 포함한다.

본 실시예에서, 기판(S)은 유리 기판과 유사한 광 투과율을 갖는 투명한 기판을 포함할 수 있다.

기판(S) 상에는 지정된 시간 동안 지정된 신호를 화소(P)로 전달하기 위한 박막 트랜지스터(TR)가 배치된다.

박막 트랜지스터(TR)는 반도체 패턴(SP), 제1 절연막 패턴(FILP), 게이트 전극(GE), 제2 절연막 패턴(SILP), 소오스 전극(SE) 및 드레인 전극(DE), 보호막(PL)을 포함한다.

폴리실리콘으로 이루어진 반도체 패턴(SP)은, 평면상에서 보았을 때, 직육면체 도그-본(dog-bone) 형상을 갖고, 반도체 패턴(SP)은 반도체 패턴부(SPP) 및 반도체 패턴부(SPP)로부터 돌출된 확산 억제부(EP)을 포함한다.

외부에서 인가된 전압의 인가/차단에 기초하여 도체 또는 부도체 특성을 갖는 반도체 패턴부(SPP)는 반도체 패턴부(SPP)의 제1 단부에 형성된 제1 영역(FR) 및 제1 단부와 대향하는 제2 단부(SR)에 형성된 제2 영역(SR), 제1 및 제2 영역(FR, SR)들 사이에 개재된 채널부(CP)를 포함한다. 본 실시예에서, 제1 영역(FR) 및 제2 영역(SR)에는 n형 또는 p형 불순물이 주입되어, 제1 및 제2 영역(FR, SR)들과 대응하는 반도체 패턴부(SPP)는 도전 특성을 갖는다. 이 때, 스토리지 전극(StE)은 상기 확산 억제부(EP) 상부에 배치되어 불순물 주입시 상기 확산 억제부(EP)에 주입되지 않도록 하였다.

또한, 본 발명에서는 보호막(PL) 형성후, 보호막 속에 포함된 수소를 제거하기 위한 열처리 공정을 진행하여도, 상기 소오스/드레인 전극(SE, DE)으로부터 금속 이온들 또는 금속 원자들이 상기 확산 억제부(EP) 영역으로 대부분 확산되어 채널부(CP) 영역이 좁아지는 것을 보호할 수 있다.

한편, 제1 영역(FR) 및 제2 영역(SR) 사이에 개재된 채널부(CP)는 외부에서 인가된 상기 전압의 인가/차단에 기초하여 반도체 특성을 갖는다.

확산 억제부(EP)는 반도체 패턴부(SPP)의 측면으로부터 기판(S)을 따라 소정 길이로 돌출된다. 확산 억제부(EP)는 반도체 패턴부(SPP)의 제1 영역(FR) 및 제2 영역(SR)에 각각 전기적으로 연결되는 소오스 전극(SE) 및 드레인 전극(DE)으로부터 금속 이온이 반도체 패턴부(SPP)의 채널부(CP)로 확산되는 것을 억제한다.

예를 들어, 확산 억제부(EP)는, 예를 들어, 반도체 패턴부(SPP)의 측면으로부터 기판(S)을 따라 돌출(또는 연장)될 수 있다. 또한, 확산 억제부(EP)는, 평면상에서 보았을 때, 핀(pin) 형상을 가질 수 있다. 또한, 핀 형상을 갖는 확산 억제부(EP)는 적어도 2 개가 평행하게 포크(fork) 형상으로 배치될 수 있다.

본 실시예에 의한 확산 억제부(EP)는 소오스 전극(SE) 및 드레인 전극(DE)에 모두 형성될 수 있다. 이와 다르게, 확산 억제부(EP)는 소오스 전극(SE)에만 선택 적으로 형성될 수 있다. 이와 다르게, 확산 억제부(EP)는 드레인 전극(DE)에만 선택적으로 형성될 수 있다.

도 12에서, 확산 억제부(EP)는, 예를 들어, 드레인 전극(DE)과 연결된 반도체 패턴부(SPP)의 제2 영역(SR)으로부터 돌출(또는 연장) 된다.

또한, 본 실시예에 의한 확산 억제부(EP)는 금속 이온들이 보다 효율적으로 확산되도록 직육면체 형상을 갖는 반도체 패턴부(SPP)의 길이 방향과 평행한 방향으로 돌출될 수 있다. 이와 다르게, 본 실시예에 의한 확산 억제부(EP)는 반도체 패턴부(SPP)에 대하여 방사상으로 형성될 수 있다.

도 12를 다시 참조하면, 제1 절연막 패턴(FILP)은 기판(S) 상에 형성되어 반도체 패턴(SP)은 제1 절연막 패턴(FILP)에 의하여 덮이고, 게이트 전극(GE)은 제1 절연막 패턴(FILP) 상에 형성된다.

제2 절연막 패턴(SILP)은 제1 절연막 패턴(FILP) 상에 형성되어 게이트 전극(GE)을 덮인다.

소오스 전극(SE)은 콘택홀들을 통해 제1 영역(FR)과 전기적으로 연결된다. 드레인 전극(DE)은 다른 콘택홀을 통해 제2 영역(SR)과 전기적으로 연결된다.

화소(P)는 드레인 전극(DE)과 보호막(PL)을 사이에 두고 전기적으로 연결된다. 본 실시예에서, 화소(P)는, 예를 들어, 드레인 전극(DE)에 연결된 제1 전극(M1)을 포함할 수 있다. 예를 들어, 화소(P)로 사용되는 제1 전극(M1)은 투명 전극일 수 있다. 제1 전극(M1)으로 사용될 수 있는 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO) 또는 아몰퍼 스 산화 주석 인듐(amorphous Indium Tin Oxide, a-ITO) 등을 들 수 있다.

이에 더하여, 화소(P)는 제1 전극(M1) 상에 형성된 유기 발광층(OL) 및 제2 전극(M2)을 더 포함할 수 있다. 유기 발광층(OL)은 제1 전극(M1) 및 제2 전극(M2)에 의하여 제공된 전류에 의하여 광을 발생한다. 본 실시예에서, 제2 전극(M2)은 일함수가 낮은 금속, 예를 들면, 알루미늄, 알루미늄 합금 등을 사용할 수 있다.

도 13은 본 발명의 다른 실시예에 의한 표시기판을 도시한 단면도로서, 하부기판 상에는 제 1 전극을 포함하는 화소전극(P)이 형성되어 있고, 이와 대향하도록 상부기판 상에는 제 2 전극이 형성되어 있다. 상기 화소전극(P)과 제 2 전극(CE)은 투명성 도전 물질인 ITO 금속을 사용하여 형성하고, 상기 화소 전극(P)이 형성된 하부 기판과 대향하도록 배치된 상부기판(S) 상에는 컬러필터층(R, G, B)과 블랙매트릭스(B)를 형성하였다. 또한, 상기 하부기판과 상부기판 사이에는 액정층(liquid crystal layer)이 게재되어 있다.

상기 도 13의 하부기판은 상기 도 12의 기판과 유사하므로, 동일한 부호의 명칭은 동일한 물질층으로 상세한 설명은 생략한다. 구별되는 화소전극(P)은 투명성 금속으로된 ITO 또는 IZO하여 형성하였다. 상기 화소전극(P)는 보호막(PL)에 형성된 콘택홀을 통하여 드레인 전극(DE)과 전기적으로 연결된 구조로 되어 있다.

본 실시예에서, 액정의 양쪽에 배치된 제1 전극 및 제2 전극은 모두 투명전극일 수 있다.

이상에서 상세하게 설명한 바에 의하면, 반도체 패턴과 전기적으로 연결된 전극 으로부터 제공된 금속 이온이 반도체 패턴으로 확산되는 것을 방지하기 위해 반도체 패턴의 외곽에 확산 억제부를 형성하여 박막 트랜지스터의 성능이 저하되는 것을 방지한다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

소오스 영역, 드레인 영역, 채널영역 및 확산 억제부를 포함하는 반도체 패턴;

상기 반도체 패턴 상에 형성된 제 1 절연층;

상기 반도체 패턴과 대응되되는 영역의 제 1 절연층 상에 형성된 게이트 전극;

상기 게이트 전극 상에 형성된 제 2 절연층; 및

상기 제 2 절연층 상에 형성되고, 상기 반도체 패턴의 소오스 영역과 드레인 영역 각각 연결되는 소오스 전극 및 드레인 전극을 포함하고,

상기 확산 억제부는 상기 소오스 또는 드레인 전극들로부터 상기 채널영역으로 금속종류들이 확산되는 것을 감소시키기 위해 형성된 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 반도체 패턴은 상기 소오스 영역 및 드레인 영역에 주입된 도전성 불순물을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 금속종류들은 금속이온들과 금속원자들 각각 또는 이들 모두인 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 확산 억제부는 상기 반도체 패턴의 측면으로부터 상기 기판을 따라 상기 반도체 패턴의 외측으로 연장되는 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 확산 억제부는 길게 연장되어진 부를 적어도 하나 이상 갖는 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 확산 억제부는 직육면체 형상을 갖는 상기 반도체 패턴의 길이 방향과 평향한 방향으로 연장된 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 확산 억제부는 상기 반도체 패턴 중 상기 소오스 전극쪽에 선택적으로 형성된 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 확산 억제부는 상기 반도체 패턴 중 상기 드레인 전극쪽에 선택적으로 형성된 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 확산 억제부는 상기 반도체 패턴의 상기 소오스 전극 및 상기 드레인 전극에 형성된 것을 특징으로 하는 박막 트랜지스터.
제1항에 있어서, 상기 확산 억제부는 상기 채널 영역의 폭보다 더 넓은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터.
기판상에 반도체막을 형성하는 단계;

상기 반도체막을 패터닝하여 소오스 영역, 드레인 영역, 채널영역 및 확산 억제부를 포함하는 반도체 패턴을 형성하는 단계;

상기 반도체 패턴 상에 제1 절연막을 형성하는 단계;

상기 제1 절연막상에 게이트 전극을 형성하는 단계;

상기 게이트 전극 상에 제2 절연막을 형성하는 단계;

상기 제1 및 제2 절연막을 패터닝하여 상기 반도체 패턴부의 제1 영역 및 상기 제2 영역을 개구하는 콘택홀들을 갖는 제1 및 제2 절연막 패턴을 형성하는 단계; 및

상기 제2 절연막 패턴 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하고,

상기 소오스 전극은 상기 제 1 영역과 콘택되고, 상기 드레인 전극은 제 2 영역과 콘택되며, 상기 확산 억제부는 상기 소오스 또는 드레인 전극들로부터 상기 채널영역으로 금속종류들이 확산되는 것을 감소시키기 위해 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 반도체 패턴의 상기 제1 및 제2 영역들에는 불순물이 도핑된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 확산 억제부는, 길게 연장되어진 부를 적어도 하나 이상 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 반도체 패턴은, 평면상에서 보았을 때, 직사각형 형상을 갖고, 상기 확산 억제부는 상기 반도체 패턴의 길이 방향과 평행한 방향으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 확산 억제부는 상기 반도체 패턴 중 상기 소오스 전극 상에 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 확산 억제부는 상기 반도체 패턴 중 상기 드레인 전극 상에 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 확산 억제부는 상기 반도체 패턴 중 상기 소오스 전극 및 상기 드레인 전극 상에 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 확산 억제부는 상기 채널 영역의 폭보다 더 넓은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제11항에 있어서, 상기 금속종류들은 금속이온들과 금속원자들 각각 또는 이들 모두인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제1 기판;

상기 제1 기판상에 형성되며, 도체 또는 부도체 특성을 갖는 반도체 패턴, 상기 반도체 패턴의 채널 영역과 대응하는 게이트 전극, 상기 반도체 패턴의 제1 영역에 전기적으로 연결된 소오스 전극 및 상기 반도체 패턴의 제2 영역에 전기적으로 연결된 드레인 전극을 포함하는 박막 트랜지스터; 및

상기 반도체 패턴의 확산 억제부는 상기 제 1 기판을 따라 연장되며, 상기 소오스 전극 또는 드레인 전극들로부터 상기 채널영역으로 금속종류들이 확산되는 것을 감소시키기 위해 형성된 것을 특징으로 하는 표시기판;
제20항에 있어서, 상기 확산 억제부는 길게 연장되어진 부를 적어도 하나 이상 갖는 것을 특징으로 하는 표시기판.
제20항에 있어서, 상기 확산 억제부는 상기 채널영역 중 상기 소오스 전극에 대응하는 곳에 선택적으로 형성된 것을 특징으로 하는 표시기판.
제20항에 있어서, 상기 확산 억제부는 상기 채널영역 중 상기 드레인 전극에 대응하는 곳에 선택적으로 형성된 것을 특징으로 하는 표시기판.
제20항에 있어서, 상기 확산 억제부는 상기 반도체 패턴의 상기 소오스 전극 및 상기 드레인 전극에 형성된 것을 특징으로 하는 표시기판.
제20항에 있어서, 상기 확산 억제부는 상기 채널 영역의 폭보다 더 넓은 폭을 갖는 것을 특징으로 하는 표시기판.
제20항에 있어서, 상기 드레인 전극 또는 소오스 전극과 콘택되는 제 1 전극을 구비한 픽셀 구조와 투명하고 도전서 있는 물질을 더 포함하는 것을 특징으로 하는 표시기판.
제26항에 있어서, 상기 픽셀 구조는, 상기 제 1 전극 상에 형성된 유기발광층; 및 상기 유기발광층 상에 형성된 제 2 전극을 더 포함하는 것을 특징으로 한 표시기판.
제20항에 있어서, 상기 금속종류들은 금속이온들과 금속원자들 각각 또는 이들 모두인 것을 특징으로 하는 표시기판.
제20항에 있어서, 상기 제 1 기판과 대향하는 제 2 기판을 더포함하며,

상기 제 2 기판은, 상기 제 1 기판 상의 드레인 전극과 연결된 제 1 전극, 상기 제 2 기판 상의 제 2 전극 및 상기 제 1 기판과 제 2 기판 사이에 게재된 액정층을 포함하는 것을 특징으로 하는 표시기판.
제29항에 있어서, 상기 제 2 기판은 컬러필터층과 블랙매트릭스를 더 포함하는 것을 특징으로 하는 표시기판.
기판 상에 채널 영역에 의해 분리된 소오스 영역과 드레인 영역과, 확산 억제 구조를 구비한 반도체 패턴;

상기 채널 영역과 대응되는 영역에 형성되고, 제 1 절연막으로 분리된 게이트 전극;

상기 게이트 전극 상에 형성된 제 2 절연막;

상기 제 2 절연막 상에 형성되고, 상기 소오스 영역과 콘택되는 소오스 전극; 및

상기 제 2 절연막 상에 형성되고, 상기 드레인 영역과 콘택되는 드레인 전극을 포함하는 박막 트랜지스터.
제31항에 있어서, 상기 확산 억제구조는 상기 채널 영역으로부터 멀어지도록 상기 소오스 전극과 드레인 전극으로부터 금속종류들이 확산하는 적어도 하나의 부가 형성된 것을 특징으로 하는 박막 트랜지스터.
제31항에 있어서, 상기 확산 억제구조는 상기 반도체 패턴으로부터 상기 기판을 따라 확장된 연장구조인 것을 특징으로 하는 박막 트랜지스터.
제31항에 있어서, 상기 확산 억제구조는 복수개의 평행한 확장 영역을 구비한 연장된 구조를 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
제31항에 있어서, 상기 금속종류들은 금속이온들과 금속원자들 각각 또는 이들 모두인 것을 특징으로 하는 박막 트랜지스터.