[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20070103907A - A memory system having a semiconductor memory device having a data driving capability that varies according to the termination resistance value - Google Patents

A memory system having a semiconductor memory device having a data driving capability that varies according to the termination resistance value Download PDF

Info

Publication number
KR20070103907A
KR20070103907A KR1020060035829A KR20060035829A KR20070103907A KR 20070103907 A KR20070103907 A KR 20070103907A KR 1020060035829 A KR1020060035829 A KR 1020060035829A KR 20060035829 A KR20060035829 A KR 20060035829A KR 20070103907 A KR20070103907 A KR 20070103907A
Authority
KR
South Korea
Prior art keywords
data output
inverter
terminal
termination
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020060035829A
Other languages
Korean (ko)
Inventor
김철수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060035829A priority Critical patent/KR20070103907A/en
Publication of KR20070103907A publication Critical patent/KR20070103907A/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

A data output driver of a semiconductor memory device is provided to enable the semiconductor memory device to maintain optimum operation environment, by comprising a control device for changing driving capability of the data output driver according to a termination value. A semiconductor memory device includes a data output driver(120) and a control device. The control device controls driving capability of the data output driver according to a termination value. The control device includes a mode register set(MRS)(142) to control the driving capability of the data output driver. The control device further includes a termination sensing circuit sensing the termination.

Description

반도체 메모리 장치의 데이터 출력 드라이버{Data Output Driver of Semiconductor Memory Device}Data output driver of semiconductor memory device

도 1은 일반적인 터미네이션 저항을 가진 보드를 도시하고 있다.Figure 1 shows a board with a typical termination resistor.

도 2는 본 발명에 따른 반도체 메모리 장치를 도시하고 있다.2 illustrates a semiconductor memory device according to the present invention.

도 3은 본 발명에 따른 반도체 메모리 장치에 대한 실시예이다.3 is an embodiment of a semiconductor memory device according to the present invention.

도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 파형을 도시하고 있다.4 illustrates a data output waveform of the semiconductor memory device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100: 반도체 메모리 장치100: semiconductor memory device

120: 데이터 출력 드라이버120: data output driver

122,124: 인버터122,124: inverter

140: 제어장치 142: MRS140: control unit 142: MRS

P1,P2,PM: 피모스 트랜지스터P1, P2, PM: PMOS transistor

N1,N2,NM: 엔모스 트랜지스터N1, N2, NM: NMOS transistor

VR1,VR2,VR3,VR4: 가변저항VR1, VR2, VR3, VR4: Variable resistor

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 반도체 메모리 장치의 데이터 출력 드라이버에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data output driver of a semiconductor memory device.

반도체 메모리 장치(Semiconductor Memory Device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory;RAM)과 롬(Read Only Memory;ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(Nonvolatile Memory Device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다.A semiconductor memory device is a memory device that stores data and can be read out when needed. Semiconductor memory devices may be classified into random access memory (RAM) and read only memory (ROM). RAM is a volatile memory device in which stored data is destroyed when power is cut off. A ROM is a nonvolatile memory device in which stored data is not destroyed even when a power supply is cut off. RAM includes Dynamic RAM (DRAM), Static RAM (SRAM), and the like. The ROM includes a programmable ROM (PROM), an erasable PROM (EPROM), an electrically EPROM (EPROM), a flash memory device, and the like.

PCB의 패턴이나 도선이 회로가 취급하고 있는 주파수의 파장보다 길경우 마치 소리나 빛이 진행하다가 매질이 다른 곳을 만나면 반사가 되어 되돌아 가듯이 반사파를 발생하게 된다. 이러한 반사파가 발생하지 못하도록 도선의 끝에 도선이 가지는 저항와 같은 저항을 붙이는 것을 터미네이션을 한다고 한다. 이때 사용되는 저항을 터미네이션 저항이라고 부른다.If the PCB pattern or lead is longer than the wavelength of the frequency handled by the circuit, sound or light will proceed, and if the medium meets a different place, the reflected wave will be generated. In order to prevent these reflections from occurring, it is said that the end of the conductor is attached to the same resistance as that of the conductor. The resistor used at this time is called the termination resistor.

도 1은 일반적인 터미네이션을 가진 보드(Board)를 도시하고 있다. 반도체 메모리 장치(100), 외부 장치(200) 및 터미네이션 저항(TR)를 포함하고 있다. 일반적인 보드(10)는 반도체 메모리 장치(100)와 외부 장치(200)을 연결할 때 터미네이 션 저항을 가지고 있다.1 shows a board with typical terminations. The semiconductor memory device 100 includes an external device 200 and a termination resistor TR. The general board 10 has a termination resistor when connecting the semiconductor memory device 100 and the external device 200.

SDR SDRAM 제품에서 DDR SDRAM 제품으로 변화하면서 시스템에서 사용하는 주파수도 향상되고, 사용하는 시스템의 설계도 좀 더 세밀하게 진행되고 있다. 이때 설계되는 보드의 환경이 중요하며 또한 가격 경쟁력 측면이 충분히 고려되고 있다. 특히, 저가 보드 경우에는 시스템 설계시에 터미네이션 저항을 없애는 노 터미네이션 보드(No Termination Board)로 구현되고 있다. 이는 경제적으로 저가를 유지하면서, 사용되는 주파수를 유지하는 보드들이다.As the transition from SDR SDRAM products to DDR SDRAM products improves the frequency used by the system, the design of the system used is being further refined. At this time, the environment of the board to be designed is important and the price competitiveness aspect is fully considered. In particular, low-cost boards are implemented as a No Termination Board that eliminates termination resistors in system design. These are boards that maintain the frequency used while maintaining low cost economically.

그런데 종래의 반도체 메모리 장치는 보드의 터미네이션 값에 상관없이 데이터 출력 출력드라이버의 구동 능력을 가지는 제품으로 설계되고 있다. 따라서 보드가 가지고 있는 터미네이션 값에 따라 최적의 반도체 메모리 장치의 환경을 구비하지 못하는 문제점이 대두되고 있다.However, the conventional semiconductor memory device is designed as a product having a driving capability of the data output output driver regardless of the termination value of the board. Therefore, there is a problem in that the environment of the semiconductor memory device may not be optimal depending on the termination value of the board.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 보드의 터미네이션의 값에 따라 최적의 메모리 환경을 구비한 반도체 메모리 장치를 제공하는데 있다. The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor memory device having an optimal memory environment according to the value of the termination of the board.

본 발명에 따른 반도체 메모리 장치는 데이터 출력 드라이버; 및 터미네이션(termination) 값에 따라 상기 데이터 출력 드라이버의 구동 능력을 제어하는 제어장치를 포함한다.A semiconductor memory device according to the present invention includes a data output driver; And a controller for controlling the driving capability of the data output driver according to a termination value.

이 실시예에 있어서, 기 제어장치는 상기 데이터 출력 드라이버의 구동 능력 을 제어하기 위해 모드 레지스터 셋(MRS)을 포함하는 것을 특징으로 한다.In this embodiment, the control device includes a mode register set (MRS) to control the drive capability of the data output driver.

이 실시예에 있어서, 기 제어장치는 상기 터미네이션을 감지하는 터미네이션 감지회로를 더 포함하는 것을 특징으로 한다.In this embodiment, the control device further comprises a termination detection circuit for detecting the termination.

이 실시예에 있어서, 상기 데이터 출력 드라이버는, 이터 출력신호를 입력받아 반전하는 제 1 인버터; 구동전압과 상기 제 1 인버터 사이에 연결되어 있어 상기 제 1 인버터의 반전능력을 제어하는 제 1 가변저항; 기 제 1 인버터와 접지전원 사이에 연결되어 있어 상기 제 1 인버터의 반전능력을 제어하는 제 2 가변저항; 스단이 구동전압에 연결되고, 드레인단이 출력단에 연결되며, 게이트단으로 상기 제 1 인버터에서 신호가 입력되어 상기 출력단의 데이터 출력을 제어하는 풀업 피모스 트랜지스터; 상기 데이터 출력신호를 입력받아 반전하는 제 2 인버터; 구동전압과 상기 제 2 인버터 사이에 연결되어 있어 상기 제 2 인버터의 반전능력을 제어하는 제 3 가변저항; 상기 제 2 인버터와 접지전원 사이에 연결되어 있어 상기 제 2 인버터의 반전능력을 제어하는 제 4 가변저항; 및 드레인단이 출력단에 연결되고, 소스단이 접지전원에 연결되며, 게이트단으로 상기 제 2 인버터에서 신호가 입력되어 상기 출력단의 데이터 출력을 제어하는 풀다운 엔모스 트랜지스터를 포함하되, 상기 제어장치는 상기 터미네이션 값에 따라 상기 제 1 내지 제 4 가변 저항들의 값을 제어하여 상기 출력 드라이버의 구동 능력을 제어하는 것을 특징으로 한다.The data output driver may include: a first inverter configured to receive a data output signal and invert the input signal; A first variable resistor connected between a driving voltage and the first inverter to control the inverting capability of the first inverter; A second variable resistor connected between the first inverter and the ground power source to control the inversion capability of the first inverter; A pull-up PMOS transistor connected to a driving voltage, a drain terminal to an output terminal, and a signal input from the first inverter to a gate terminal to control a data output of the output terminal; A second inverter receiving the data output signal and inverting the data output signal; A third variable resistor connected between a driving voltage and the second inverter to control the inversion capability of the second inverter; A fourth variable resistor connected between the second inverter and a ground power source to control the inversion capability of the second inverter; And a pull-down NMOS transistor configured to connect a drain terminal to an output terminal, a source terminal to a ground power source, and a signal input from the second inverter to a gate terminal to control a data output of the output terminal. The driving capability of the output driver may be controlled by controlling the values of the first to fourth variable resistors according to the termination value.

이 실시예에 있어서, 상기 제 1 인버터는, 소스단이 상기 제 1 가변저항에 연결되고, 드레인단이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 1 피모스 트랜지스터; 및 드레인단 이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 소스단이 상기 제 2 가변 저항에 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 1 엔모스 트랜지스터를 포함하고, 상기 제 2 인버터는, 소스단이 상기 제 3 가변저항에 연결되고, 드레인단이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 1 피모스 트랜지스터; 및 드레인단이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 소스단이 상기 제 4 가변저항 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 2 엔모스 트랜지스터를 포함하는 것을 특징으로 한다.In this embodiment, the first inverter, the source terminal is connected to the first variable resistor, the drain terminal is connected to the gate terminal of the pull-up PMOS transistor, the first terminal receiving the data output signal to the gate terminal; 1 PMOS transistor; And a first NMOS transistor having a drain terminal connected to a gate terminal of the pull-up PMOS transistor, a source terminal connected to the second variable resistor, and receiving the data output signal through a gate terminal. The inverter includes: a first PMOS transistor having a source terminal connected to the third variable resistor, a drain terminal connected to a gate terminal of the pull-up PMOS transistor, and receiving the data output signal through a gate terminal; And a second NMOS transistor having a drain terminal connected to a gate terminal of the pull-up PMOS transistor, a source terminal connected to the fourth variable resistor, and receiving the data output signal to a gate terminal.

이 실시예에 있어서, 상기 제어장치는 상기 터미네이션 값에 따라 상기 제 1 내지 제 4 가변 저항을 제어하기 위해 모드 레지스터 셋을 포함하는 것을 특징으로 한다.In this embodiment, the control device is characterized in that it comprises a mode register set to control the first to fourth variable resistor in accordance with the termination value.

이 실시예에 있어서, 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 한다.In this embodiment, the semiconductor memory device is a DRAM.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2는 본 발명에 따른 반도체 메모리 장치를 도시하고 있다. 도 2를 참조하면, 반도체 메모리 장치(100)는 데이터 출력 드라이버(120) 및 제어장치(140)를 포함하고 있다. 2 illustrates a semiconductor memory device according to the present invention. Referring to FIG. 2, the semiconductor memory device 100 includes a data output driver 120 and a controller 140.

데이터 출력 드라이버(120)는 반도체 메모리 장치 내부의 데이터를 외부로 출력하는 회로이다. The data output driver 120 is a circuit for outputting data inside the semiconductor memory device to the outside.

제어장치(140)는 터미네이션 값에 따라 데이터 출력 드라이버의 구동능력을 제어하는 장치이다. 도 2를 참조하면, 제어장치(140)는 데이터 출력 드라이버(140)를 제어하기 위해 모드 레지스터 셋(MRS:142)를 포함하고 있다. 모드 레지스터 셋(142)은 터미네이션 값에 따라 데이터 출력 드라이버(120)을 제어하기 위한 정보가 저장되어 있다.The controller 140 is a device for controlling the driving capability of the data output driver according to the termination value. Referring to FIG. 2, the controller 140 includes a mode register set (MRS) 142 to control the data output driver 140. The mode register set 142 stores information for controlling the data output driver 120 according to the termination value.

반도체 메모리 장치(100)는 터미네이션 값에 따라 자동적으로 모드 레지스터 셋(142)에 저장된 값을 이용하여 데이터 출력 드라이버(120)의 구동능력을 제어할 수 있다. 반도체 메모리 장치(100)는 터미네이션 값을 감지하는 장치를 더 구비할 수 있다. 따라서 반도체 메모리 장치(100)는 감지된 터미네이션 값에 따라 데이터 출력 드라이버(120)를 제어할 수 있게 된다.The semiconductor memory device 100 may control the driving capability of the data output driver 120 using the value stored in the mode register set 142 automatically according to the termination value. The semiconductor memory device 100 may further include a device for sensing a termination value. Therefore, the semiconductor memory device 100 may control the data output driver 120 according to the sensed termination value.

또는 반도체 메모리 장치(100)의 제조자는 제조과정에서 터미네이션 값에 따라 데이터 출력 드라이버(120)의 구동능력을 결정할 수도 있다.Alternatively, the manufacturer of the semiconductor memory device 100 may determine the driving capability of the data output driver 120 according to the termination value during the manufacturing process.

도 3은 본 발명에 따른 반도체 메모리 장치에 대한 실시예이다. 도 3을 참조하면, 반도체 메모리 장치(100)는 데이터 출력 드라이버(120) 및 MRS(142)를 포함하고 있다.3 is an embodiment of a semiconductor memory device according to the present invention. Referring to FIG. 3, the semiconductor memory device 100 includes a data output driver 120 and an MRS 142.

데이터 출력 드라이버(120)는 인버터들(122,124), 가변 저항들(VR1~VR4), 풀업 피모스 트랜지스터(PM) 및 풀다운 엔모스 트랜지스터(NM)을 포함하고 있다.The data output driver 120 includes inverters 122 and 124, variable resistors VR1 to VR4, a pull-up PMOS transistor PM, and a pull-down NMOS transistor NM.

제 1 인버터(122)는 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)을 포함하고 있다. 제 1 피모스 트랜지스터(P1)는 소스단이 제 1 가변저항(VR1)에 연결 되고, 드레인단이 노드(IO1)에 연결되며, 게이트단이 노드(IN1)에 연결되어 있다.제 1 엔모스 트랜지스터(N1)는 드레인단이 노드(IO1)에 연결되고, 소스단이 제 2 가변저항(VR2)에 연결되고, 게이트단이 노드(IN1)에 연결되어 있다. 제 1 인버터(122)는 노드(IN1)에서 데이터 출력 신호(Dout)을 입력 받아 노드(IO1)로 반전하여 출력한다. The first inverter 122 includes a PMOS transistor P1 and an NMOS transistor N1. The first PMOS transistor P1 has a source terminal connected to the first variable resistor VR1, a drain terminal connected to the node IO1, and a gate terminal connected to the node IN1. The transistor N1 has a drain terminal connected to the node IO1, a source terminal connected to the second variable resistor VR2, and a gate terminal connected to the node IN1. The first inverter 122 receives the data output signal Dout from the node IN1 and inverts it to the node IO1 and outputs the data.

제 1 가변저항(VR1)는 구동전압(VDD)과 제 1 피모스 트랜지스터(P1)의 소스단 사이에 연결되어 있다. 제 2 가변저항(VR2)는 제 1 엔모스 트랜지스터(N1)의 드레인단과 접지전원(Vss)사이에 연결되어 있다.The first variable resistor VR1 is connected between the driving voltage VDD and the source terminal of the first PMOS transistor P1. The second variable resistor VR2 is connected between the drain terminal of the first NMOS transistor N1 and the ground power supply Vss.

제 2 인버터(124)는 피모스 트랜지스터(P2) 및 엔모스 트랜지스터(N2)을 포함하고 있다. 제 2 피모스 트랜지스터(P2)는 소스단이 제 3 가변저항(VR3)에 연결되고, 드레인단이 노드(IO2)에 연결되며, 게이트단이 노드(IN2)에 연결되어 있다.제 2 엔모스 트랜지스터(N2)는 드레인단이 노드(IO2)에 연결되고, 소스단이 제 4 가변저항(VR4)에 연결되고, 게이트단이 노드(IN2)에 연결되어 있다. 제 2 인버터(124)는 노드(IN2)에서 데이터 출력 신호(Dout)을 입력 받아 노드(IO2)로 반전하여 출력한다. The second inverter 124 includes a PMOS transistor P2 and an NMOS transistor N2. The second PMOS transistor P2 has a source terminal connected to the third variable resistor VR3, a drain terminal connected to the node IO2, and a gate terminal connected to the node IN2. The transistor N2 has a drain terminal connected to the node IO2, a source terminal connected to the fourth variable resistor VR4, and a gate terminal connected to the node IN2. The second inverter 124 receives the data output signal Dout from the node IN2 and inverts it to the node IO2 and outputs the data.

제 3 가변저항(VR3)는 구동전압(VDD)과 제 2 피모스 트랜지스터(P2)의 소스단 사이에 연결되어 있다. 제 4 가변저항(VR4)는 제 2 엔모스 트랜지스터(N2)의 드레인단과 접지전원(Vss)사이에 연결되어 있다.The third variable resistor VR3 is connected between the driving voltage VDD and the source terminal of the second PMOS transistor P2. The fourth variable resistor VR4 is connected between the drain terminal of the second NMOS transistor N2 and the ground power supply Vss.

풀업 피모스 트랜지스터(PM)는 소스단이 구동전압(VDD)에 연결되고, 드레인단이 출력단(DQ)에 연결되며, 게이트단이 노드(IO1)에 연결되어 있다. MRS(142)는 터미네이션 값에 따라 제 1 및 제 2 가변저항들(VR1,VR2)을 가변시킨다. MRS(142)는 제 1 및 제 2 가변 저항들(VR1,VR2)을 가변하여 제 1 인버터(122)의 슬루 레이트(Slew Rate)를 조절한다. 제 1 인버터(122)에 의해 반전된 신호가 풀업 피모스 트랜지스터(PM)의 게이트단에 입력된다. 따라서 MRS(142)는 풀업 피모스 트랜지스터(PM)의 슬루 레이트 조절하게 된다.In the pull-up PMOS transistor PM, a source terminal is connected to the driving voltage VDD, a drain terminal is connected to the output terminal DQ, and a gate terminal is connected to the node IO1. The MRS 142 varies the first and second variable resistors VR1 and VR2 according to the termination value. The MRS 142 adjusts the slew rate of the first inverter 122 by varying the first and second variable resistors VR1 and VR2. The signal inverted by the first inverter 122 is input to the gate terminal of the pull-up PMOS transistor PM. Therefore, the MRS 142 adjusts the slew rate of the pull-up PMOS transistor PM.

풀다운 엔모스 트랜지스터(NM)는 드레인단이 출력단(DQ)에 연결되어 있고, 소스단이 접지전원(Vss)에 연결되며, 게이트단이 노드(IO2)에 연결되어 있다. MRS(142)는 터미네이션 값에 따라 제 3 및 제 4 가변저항들(VR3,VR4)을 가변시킨다. MRS(142)는 제 3 및 제 4 가변 저항들(VR3,VR4)을 가변하여 제 2 인버터(124)의 슬루 레이트(Slew Rate)를 조절한다. 제 2 인버터(124)에 의해 반전된 신호가 풀다운 엔모스 트랜지스터(NM)의 게이트단에 입력된다. 따라서 MRS(142)는 풀다운 엔모스 트랜지스터(NM)의 슬루 레이트 조절하게 된다.The pull-down NMOS transistor NM has a drain terminal connected to the output terminal DQ, a source terminal connected to the ground power supply Vss, and a gate terminal connected to the node IO2. The MRS 142 may vary the third and fourth variable resistors VR3 and VR4 according to the termination value. The MRS 142 adjusts the slew rate of the second inverter 124 by varying the third and fourth variable resistors VR3 and VR4. The signal inverted by the second inverter 124 is input to the gate terminal of the pull-down NMOS transistor NM. Therefore, the MRS 142 adjusts the slew rate of the pull-down NMOS transistor NM.

MRS(142)는 터미네이션 값에 따라 가변저항들(VR1~VR4)의 저항값들을 가변하여 인버터들(122,124)의 슬루 레이트를 조절하고, 이에 따라 풀업 피모스 트랜지스터(PM)와 풀다운 엔모스 트랜지스터(NM)의 각각의 슬루 레이트를 조절한다. 따라서 본 발명에 따른 반도체 메모리 장치(100)는 터미네이션 값에 따라 출력 드라이버의 구동 능력을 제어하게 된다.The MRS 142 adjusts the slew rates of the inverters 122 and 124 by varying the resistance values of the variable resistors VR1 to VR4 according to the termination value, and accordingly, the pull-up PMOS transistor PM and the pull-down NMOS transistor ( Adjust each slew rate of NM). Therefore, the semiconductor memory device 100 according to the present invention controls the driving capability of the output driver according to the termination value.

또한, 본 발명에 따른 반도체 메모리 장치는 보드의 터미네이션 여부를 감지하여 데이터 출력 드라이버(120)의 슬루 레이트를 조절할 수 있다. 즉, 보드에 터미네이션이 되었으면 DQ 신호가 터미네이션 전압으로 셋팅되고, 노 터미네이션이면 DQ 신호가 로우(Low)로 셋팅되게 한다. 이를 이용하여 터미네이션 여부를 확인하는 신호를 만들 수 있다.In addition, the semiconductor memory device according to the present invention may detect whether the board is terminated and adjust the slew rate of the data output driver 120. In other words, if the board is terminated, the DQ signal is set to the termination voltage. If it is no termination, the DQ signal is set to low. This can be used to create a signal to confirm termination.

본 발명에 따른 반도체 메모리 장치(100)는 시스템 환경에 따라서 즉 터미네이션에 따라 EMRS/TMRS을 이용하거나 보드의 터미네이션 여부를 감지하여 신호를 발생하는 것을 이용하여 슬루 레이트를 조절한다. 이로써 시스템의 전체적인 성능 향상을 가져 올 수 있게 된다. The semiconductor memory device 100 according to the present invention adjusts the slew rate by using EMRS / TMRS or generating signals by detecting whether the board is terminated according to a system environment, that is, termination. This can result in an overall performance improvement of the system.

도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 파형을 도시하고 있다. 반도체 메모리 장치의 데이터 출력신호(Dout)에 응답하여 출력되는 데이터(DQ)의 파형은 터미네이션 값에 따라 다르다. 도 4를 참조하면, 실선은 보드에 터미네이션이 있을 때이고, 점선은 터미네이션이 없을 때의 데이터 출력 파형이다. 보드에 터미네이션이 없을 때 슬루 레이트가 터미네이션이 있을 때보다 크다. 일반적으로 터미네이션이 없을 때 노이즈 특성이 안좋아지기 때문에 터미네이션이 있을 때보다 데이터 출력 드라이버의 슬루 레이트를 크게 설정해야 한다.4 illustrates a data output waveform of the semiconductor memory device according to the present invention. The waveform of the data DQ output in response to the data output signal Dout of the semiconductor memory device depends on the termination value. Referring to FIG. 4, the solid line is when the board is terminated, and the dotted line is the data output waveform when there is no termination. When there is no termination on the board, the slew rate is higher than when there is termination. In general, noise characteristics are poor when there is no termination, so it is necessary to set a larger slew rate for the data output driver than when there is termination.

따라서 본 발명에 따른 반도체 메모리 장치는 터미네이션 값에 따라서 데이터 출력 드라이버의 구동 능력을 적절하게 변화시킬 수 있게 된다.Therefore, the semiconductor memory device according to the present invention can appropriately change the driving capability of the data output driver according to the termination value.

편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention, specific embodiments have been described, but various modifications can be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 터미네이션 값에 따라 데이터 출력 드라이버의 구동 능력을 변화시키는 제어장치를 구비하여, 반도체 메모리 장치가 최적의 동작 환경을 유지하게 된다.As described above, the semiconductor memory device according to the present invention includes a control device for changing the driving capability of the data output driver according to the termination value, so that the semiconductor memory device maintains an optimal operating environment.

Claims (7)

데이터 출력 드라이버; 및Data output driver; And 터미네이션(termination) 값에 따라 상기 데이터 출력 드라이버의 구동 능력을 제어하는 제어장치를 포함하는 반도체 메모리 장치.And a controller for controlling the driving capability of the data output driver in accordance with a termination value. 제 1 항에 있어서,The method of claim 1, 상기 제어장치는 상기 데이터 출력 드라이버의 구동 능력을 제어하기 위해 모드 레지스터 셋(MRS)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.And the control device includes a mode register set (MRS) for controlling the driving capability of the data output driver. 제 1 항에 있어서,The method of claim 1, 상기 제어장치는 상기 터미네이션을 감지하는 터미네이션 감지회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.The control device further comprises a termination detection circuit for detecting the termination. 제 1 항에 있어서,The method of claim 1, 상기 데이터 출력 드라이버는,The data output driver, 데이터 출력신호를 입력받아 반전하는 제 1 인버터;A first inverter receiving the data output signal and inverting the data output signal; 구동전압과 상기 제 1 인버터 사이에 연결되어 있어 상기 제 1 인버터의 반전능력을 제어하는 제 1 가변저항;A first variable resistor connected between a driving voltage and the first inverter to control the inverting capability of the first inverter; 상기 제 1 인버터와 접지전원 사이에 연결되어 있어 상기 제 1 인버터의 반 전능력을 제어하는 제 2 가변저항;A second variable resistor connected between the first inverter and a ground power source to control an inversion capability of the first inverter; 소스단이 구동전압에 연결되고, 드레인단이 출력단에 연결되며, 게이트단으로 상기 제 1 인버터에서 신호가 입력되어 상기 출력단의 데이터 출력을 제어하는 풀업 피모스 트랜지스터;A pull-up PMOS transistor having a source terminal connected to a driving voltage, a drain terminal connected to an output terminal, and a signal input from the first inverter to a gate terminal to control a data output of the output terminal; 상기 데이터 출력신호를 입력받아 반전하는 제 2 인버터;A second inverter receiving the data output signal and inverting the data output signal; 구동전압과 상기 제 2 인버터 사이에 연결되어 있어 상기 제 2 인버터의 반전능력을 제어하는 제 3 가변저항;A third variable resistor connected between a driving voltage and the second inverter to control the inversion capability of the second inverter; 상기 제 2 인버터와 접지전원 사이에 연결되어 있어 상기 제 2 인버터의 반전능력을 제어하는 제 4 가변저항; 및A fourth variable resistor connected between the second inverter and a ground power source to control the inversion capability of the second inverter; And 드레인단이 출력단에 연결되고, 소스단이 접지전원에 연결되며, 게이트단으로 상기 제 2 인버터에서 신호가 입력되어 상기 출력단의 데이터 출력을 제어하는 풀다운 엔모스 트랜지스터를 포함하되,A drain terminal is connected to the output terminal, a source terminal is connected to the ground power source, and a gate input includes a pull-down NMOS transistor for controlling the data output of the output terminal is input from the second inverter, 상기 제어장치는 상기 터미네이션 값에 따라 상기 제 1 내지 제 4 가변 저항들의 값을 제어하여 상기 출력 드라이버의 구동 능력을 제어하는 것을 특징으로 하는 반도체 메모리 장치.And the controller is configured to control the driving capability of the output driver by controlling the values of the first to fourth variable resistors according to the termination value. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 인버터는,The first inverter, 소스단이 상기 제 1 가변저항에 연결되고, 드레인단이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 1 피모스 트랜지스터; 및A first PMOS transistor having a source terminal connected to the first variable resistor, a drain terminal connected to a gate terminal of the pull-up PMOS transistor, and receiving the data output signal through a gate terminal; And 드레인단이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 소스단이 상기 제 2 가변 저항에 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 1 엔모스 트랜지스터를 포함하고,A drain terminal is connected to a gate terminal of the pull-up PMOS transistor, a source terminal is connected to the second variable resistor, and includes a first NMOS transistor configured to receive the data output signal to a gate terminal, 상기 제 2 인버터는,The second inverter, 소스단이 상기 제 3 가변저항에 연결되고, 드레인단이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 1 피모스 트랜지스터; 및A first PMOS transistor having a source terminal connected to the third variable resistor, a drain terminal connected to a gate terminal of the pull-up PMOS transistor, and receiving the data output signal through a gate terminal; And 드레인단이 상기 풀업 피모스 트랜지스터의 게이트단에 연결되며, 소스단이 상기 제 4 가변저항 연결되며, 게이트단으로 상기 데이터 출력 신호를 입력받는 제 2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a drain terminal connected to the gate terminal of the pull-up PMOS transistor, a source terminal connected to the fourth variable resistor, and a second NMOS transistor configured to receive the data output signal through a gate terminal. Device. 제 5 항에 있어서,The method of claim 5, 상기 제어장치는 상기 터미네이션 값에 따라 상기 제 1 내지 제 4 가변 저항을 제어하기 위해 모드 레지스터 셋을 포함하는 것을 특징으로 하는 반도체 메모리 장치.And the control device includes a mode register set for controlling the first to fourth variable resistors according to the termination value. 제 1 항에 있어서,The method of claim 1, 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 하는 반도체 메모리 장치.And said semiconductor memory device is a DRAM.
KR1020060035829A 2006-04-20 2006-04-20 A memory system having a semiconductor memory device having a data driving capability that varies according to the termination resistance value Ceased KR20070103907A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060035829A KR20070103907A (en) 2006-04-20 2006-04-20 A memory system having a semiconductor memory device having a data driving capability that varies according to the termination resistance value

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060035829A KR20070103907A (en) 2006-04-20 2006-04-20 A memory system having a semiconductor memory device having a data driving capability that varies according to the termination resistance value

Publications (1)

Publication Number Publication Date
KR20070103907A true KR20070103907A (en) 2007-10-25

Family

ID=38818104

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060035829A Ceased KR20070103907A (en) 2006-04-20 2006-04-20 A memory system having a semiconductor memory device having a data driving capability that varies according to the termination resistance value

Country Status (1)

Country Link
KR (1) KR20070103907A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940854B1 (en) * 2008-09-10 2010-02-09 주식회사 하이닉스반도체 A data output device and a semiconductor memory device including of the same
US9331697B2 (en) 2013-07-05 2016-05-03 SK Hynix Inc. Output apparatus and output system including the same
US9647664B2 (en) 2015-06-15 2017-05-09 SK Hynix Inc. Output driver, semiconductor apparatus, system, and computing system using the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940854B1 (en) * 2008-09-10 2010-02-09 주식회사 하이닉스반도체 A data output device and a semiconductor memory device including of the same
US7911225B2 (en) 2008-09-10 2011-03-22 Hynix Semiconductor Inc. Data output device and semiconductor memory apparatus including the same
US9331697B2 (en) 2013-07-05 2016-05-03 SK Hynix Inc. Output apparatus and output system including the same
US9647664B2 (en) 2015-06-15 2017-05-09 SK Hynix Inc. Output driver, semiconductor apparatus, system, and computing system using the same

Similar Documents

Publication Publication Date Title
US9998121B2 (en) Output buffer circuit and memory device including the same
US7773440B2 (en) ZQ calibration controller and method for ZQ calibration
US7598785B2 (en) Apparatus and method for adjusting slew rate in semiconductor memory device
KR100881131B1 (en) On-die termination resistance measuring device and semiconductor memory device
US8319519B2 (en) Impedance code generation circuit and integrated circuit including the same
US9294072B2 (en) Semiconductor device and method for adjusting impedance of output circuit
KR100940854B1 (en) A data output device and a semiconductor memory device including of the same
KR100564586B1 (en) Data output driver that adjusts the slew rate of the output signal according to the bit configuration
US20140055162A1 (en) On-die termination circuit
US9673818B2 (en) Semiconductor integrated circuit with data transmitting and receiving circuits
US7602208B2 (en) On die termination device that can control terminal resistance
US7675316B2 (en) Semiconductor memory device including on die termination circuit and on die termination method thereof
JP2007036546A (en) Impedance adjusting circuit and method therefor
JP5618772B2 (en) Semiconductor device
KR20070103907A (en) A memory system having a semiconductor memory device having a data driving capability that varies according to the termination resistance value
KR20150133234A (en) Semiconductor device
US11670350B2 (en) Data input buffer and semiconductor apparatus including the same
US7821847B2 (en) Circuit and method for controlling slew rate of data output circuit in semiconductor memory device
KR100596441B1 (en) Semiconductor memory
KR100766374B1 (en) Apparatus and method for generating sense amplifier strobe signal in semiconductor memory
KR102827587B1 (en) Calibration circuit and semiconductor device including the same
KR100529397B1 (en) Output Buffer of semiconductor device
KR100372636B1 (en) Input capacitance control circuit in semiconductor memory
KR100897281B1 (en) Column Address Control Circuit of Semiconductor Memory Device
KR20030071025A (en) Data output driving circuit of a semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060420

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20070327

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20070927

Patent event code: PE09021S02D

PG1501 Laying open of application
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20071207

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20070927

Comment text: Final Notice of Reason for Refusal

Patent event code: PE06011S02I

Patent event date: 20070327

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I