KR20070082921A - Device Separator Manufacturing Method of Fin Field Effect Transistor and Manufacturing Method of Fin Field Effect Transistor - Google Patents
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Abstract
서로 다른 영역에서 단차를 갖는 핀형 전계 효과 트랜지스터의 소자 분리막의 제조 공정을 단축시킬 수 있는 방법 및 이를 이용한 핀형 전계 효과 트랜지스터의 제조방법이 개시되어 있다. 제조 방법에 따르면, 먼저 트렌치를 형성함으로써 상기 트렌치에 의해 정의되고, 핀형 트랜지스터의 채널 영역으로 확보하기 위한 실리콘 핀을 형성한다. 상기 트렌치에 실질적으로 동일한 두께를 갖는 라이너막을 형성한다. 상기 트렌치를 매몰하는 평탄화된 절연막을 형성한 후 주변 영역의 절연막을 덮는 포토레지스트 패턴을 형성한다. 상기 셀 영역의 절연막의 일부를 식각하여 절연막 패턴을 형성한 후 포토레지스트 패턴을 제거한다. 상기 라이너막과 상기 하드 마스크 패턴을 제2 습식 식각하여 제거하는 동시에 상기 주변 영역의 절연막과 상기 셀 영역의 절연막 패턴을 상부를 일부를 식각한다. 그 결과 상기 주변 영역과 셀 영역에서 서로 다른 높이를 갖는 핀형 전계 효과 트랜지스터의 소자 분리막들이 형성된다. 이와 같은 방법은 주변 영역과 셀 영역에서 서로 다른 단차를 갖는 소자 분리막들의 제조공정을 단축시킬 수 있다.Disclosed are a method capable of shortening a manufacturing process of an element isolation film of a fin type field effect transistor having a step in different regions, and a method of manufacturing a fin type field effect transistor using the same. According to the manufacturing method, by first forming a trench, a silicon fin defined by the trench is formed to secure the channel region of the fin transistor. A liner film having substantially the same thickness is formed in the trench. After forming the planarized insulating layer for embedding the trench, a photoresist pattern covering the insulating layer in the peripheral region is formed. A portion of the insulating film of the cell region is etched to form an insulating film pattern, and then the photoresist pattern is removed. The liner layer and the hard mask pattern are removed by a second wet etching, and a portion of the insulating layer pattern of the peripheral region and the cell region is etched. As a result, device isolation layers of the fin type field effect transistor having different heights are formed in the peripheral region and the cell region. Such a method can shorten the manufacturing process of device isolation layers having different steps in the peripheral region and the cell region.
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 핀형 전계 효과 트랜지스터의 소자 분리막의 제조 방법을 나타내는 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a device isolation film of a fin type field effect transistor according to an embodiment of the present invention.
도 7 내지 도 9는 도 1 내지 도 6의 소자 분리막 제조 방법을 이용한 핀형 전계 효과 트랜지스터의 제조 방법을 나타내는 사시도 들이다.7 to 9 are perspective views illustrating a method of manufacturing a fin type field effect transistor using the device isolation film manufacturing method of FIGS. 1 to 6.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
100 : 기판 104 : 하드 마스크 패턴100: substrate 104: hard mask pattern
106 : 트렌치 110 : 실리콘 핀106: trench 110: silicon fin
112 : 라이너막 114 : 절연막112
116 : 절연막 패턴 118 : 포토레지스트 패턴116: insulating film pattern 118: photoresist pattern
120a : 셀 영역의 소자 분리막 120b : 주변 영역의 소자 분리막120a: device isolation layer in
132 : 게이트 절연막 패턴 142 : 게이트 전극132: gate insulating film pattern 142: gate electrode
본 발명은 소자 분리막의 제조 방법 및 이를 이용한 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는 서로 다른 단차를 갖는 핀형 전계 트랜지스터의 소자 분리막 제조 방법 및 이를 이용한 핀형 전계 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a device separator and a method of manufacturing a transistor using the same, and more particularly, to a method of manufacturing a device separator of a pin-type field transistor having a different step and a method of manufacturing a pin-type field transistor using the same.
반도체 소자의 고성능, 고속도, 저소비 전력화 및 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 소자 형성영역인 셀 영역의 크기가 감소되었을 뿐만 아니라, 셀 영역에 형성되는 MOS 트랜지스터의 채널 길이가 감소하게 되었다. 상기 트랜지스터의 채널 길이가 감소함에 따라 발생하는 펀치쓰루(punch-through), 단 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스(접합 커패시턴스) 증가, 누설 전류 증가 등의 문제가 발생되고 있다. 따라서, 반도체 기판 상에 형성되는 트랜지스터들의 크기를 축소시키면서 상기 트랜지스터의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로, 핀(fin) 구조 및 GAA(Gate All Around) 구조 트랜지스터(vertical transistor)등을 들 수 있다.As semiconductor devices continue to be highly integrated in terms of high performance, high speed, low power consumption, and economical aspects, not only the size of the cell region, which is an element formation region, but also the channel length of MOS transistors formed in the cell region are reduced. Problems such as punch-through, short channel effect, increased parasitic capacitance (junction capacitance) between the junction region and the substrate, and leakage current increase as the channel length of the transistor decreases It is becoming. Accordingly, various methods for maximizing the performance of the transistors while reducing the size of the transistors formed on the semiconductor substrate have been researched and developed. Representative examples thereof include a fin structure and a gate all around (GAA) structure transistor.
상기 핀형 전계 효과 트랜지스터는 채널의 양측에 게이트 전극이 존재하기 때문에(즉, 핀의 양 측벽이 채널로 사용되기 때문에) 게이트 전극의 채널 제어가 양측에서 일어나게 된다. 따라서 단 채널 효과가 억제될 수 있다.In the fin field effect transistor, since gate electrodes exist on both sides of the channel (that is, both sidewalls of the fin are used as channels), channel control of the gate electrode occurs on both sides. Therefore, the short channel effect can be suppressed.
그러나, 상기 핀형 전계 효과 트랜지스터는 공정 마진이 확보가 요구되지 않는 기판의 주변 영역에서 형성할 필요가 없기 때문에 상기 주변 영역에는 셀 영역 과 별도로 상기 기판의 높이와 동일한 높이를 갖는 소자 분리막을 형성해야 한다.However, since the fin type field effect transistor does not need to be formed in the peripheral region of the substrate where the process margin is not required, the device isolation layer having the same height as the substrate height must be formed in the peripheral region separately from the cell region. .
따라서, 기판의 셀 영역에만 핀형 전계 효과 트랜지스터를 형성하기 위한 현재 공정은 주변 영역을 가리기 위한 포토레지스트 패턴 형성과 셀 영역에서 낮은 높이를 갖는 소자 분리막을 형성하기 위한 다수의 습식 공정 및 포토레지스트 패턴을 경화시키기 위한 베이크 공정이 적용되고 있다. 이때, 상기 포토레지스트 패턴의 손상을 최소화하면서 셀 영역에 소자 분리막을 형성하기 위해서는 약 3번의 HF 세정과 약 2번의 포토레지스트 패턴의 베이크 공정을 수행해야 하는 문제점을 갖는다.Therefore, current processes for forming the fin-type field effect transistor only in the cell region of the substrate include a plurality of wet processes and photoresist patterns for forming a photoresist pattern to cover the peripheral region and a device isolation film having a low height in the cell region. The baking process for hardening is applied. In this case, in order to form the device isolation layer in the cell region while minimizing damage to the photoresist pattern, there is a problem in that about three times of HF cleaning and about two times of baking process of the photoresist pattern have to be performed.
따라서, 본 발명의 제1 목적은 핀형 전계 효과 트랜지스터의 제조시 기판의 셀 영역과 주변 영역에서 서로 다른 단차(높이)를 갖는 소자 분리막의 제조 공정을 단축시킬 수 있는 방법을 제공하는데 있다.Accordingly, a first object of the present invention is to provide a method capable of shortening the manufacturing process of an element isolation film having different steps (height) in the cell region and the peripheral region of the substrate when manufacturing the fin type field effect transistor.
본 발명의 제2 목적은 상기 소자 분리막 형성방법을 이용한 핀형 전계 효과 트랜지스터의 제조 방법을 제공하는데 있다. It is a second object of the present invention to provide a method of manufacturing a fin type field effect transistor using the device isolation film forming method.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 핀형 전계 효과 트랜지스터의 소자 분리막 제조 방법에 따르면, 먼저 하드 마스크 패턴의 개구에 노출된 셀 영역과 주변 영역으로 구분되는 기판을 식각하여 트렌치를 형성함으로써 상기 트렌치에 의해 정의되고, 핀 타입 트랜지스터의 채널 영역으로 확보하기 위한 실리콘 핀을 형성한다. 상기 트렌치의 저면, 측면 및 하드 마스크 패턴의 표 면상에 실질적으로 동일한 두께를 갖는 라이너막을 형성한다. 상기 라이너막이 형성된 트렌치를 매몰하는 평탄화된 절연막을 형성한다. 상기 주변 영역의 절연막을 커버하는 포토레지스트 패턴을 형성한다. 상기 셀 영역의 절연막의 일부를 제1 습식 식각하여 절연막 패턴을 형성한다. 상기 포토레지스트 패턴을 제거한다. 상기 라이너막과 상기 하드 마스크 패턴을 제2 습식 식각하여 제거하는 동시에 상기 주변 영역의 절연막과 상기 셀 영역의 절연막 패턴을 상부를 일부를 식각한다. 그 결과 상기 주변 영역과 셀 영역에서 서로 다른 높이를 갖는 핀형 전계 효과 트랜지스터의 소자 분리막들이 형성된다.According to the method of fabricating an isolation layer of a fin type field effect transistor according to an embodiment of the present invention for achieving the first object, first, by etching the substrate divided into a cell region and a peripheral region exposed to the opening of the hard mask pattern By forming the trench, a silicon fin defined by the trench is formed to secure the channel region of the fin type transistor. A liner film having substantially the same thickness is formed on the bottom, side, and hard mask patterns of the trench. A planarized insulating layer is formed to bury the trench in which the liner layer is formed. A photoresist pattern covering the insulating layer of the peripheral area is formed. A portion of the insulating film of the cell region is first wet etched to form an insulating film pattern. The photoresist pattern is removed. The liner layer and the hard mask pattern are removed by a second wet etching, and a portion of the insulating layer pattern of the peripheral region and the cell region is etched. As a result, device isolation layers of the fin type field effect transistor having different heights are formed in the peripheral region and the cell region.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 핀형 전계 효과 트랜지스터의 제조방법에 따르면, 먼저 하드 마스크 패턴의 개구에 노출된 셀 영역과 주변 영역으로 구분되는 기판을 식각하여 트렌치를 형성함으로써 상기 트렌치에 의해 정의되고, 핀형 트랜지스터의 채널 영역으로 확보하기 위한 실리콘 핀을 형성한다. 상기 트렌치의 저면, 측면 및 하드 마스크 패턴의 표면상에 실질적으로 동일한 두께를 갖는 라이너막을 형성한다. 상기 라이너막이 형성된 트렌치를 매몰하는 평탄화된 절연막을 형성한다. 상기 주변 영역의 절연막을 커버하는 포토레지스트 패턴을 형성한다. 상기 셀 영역의 절연막의 일부를 제1 습식 식각하여 절연막 패턴을 형성한다. 상기 포토레지스트 패턴을 제거한다. 상기 라이너막과 상기 하드 마스크 패턴을 제2 습식 식각하여 제거하는 동시에 상기 주변 영역의 절연막과 상기 셀 영역의 절연막 패턴을 상부를 일부를 식각한다. 그 결과 상기 주변 영역과 셀 영역에서 서로 다른 높이를 갖는 핀형 전계 효과 트랜지스터의 소자 분리막들이 형성된다. 이어서, 상기 소자 분리막으로부터 노출되는 실리콘 핀의 표면에 실질적으로 동일한 두께를 갖는 게이트 산화막을 형성한다. 상기 게이트 산화막이 형성된 실리콘 핀 및 소자 분리막 상에 게이트 전극을 형성한다. 그 결과 셀 영역의 소자 분리막에는 핀형 전계 효과 트랜지스터가 형성된다.According to a method of manufacturing a fin type field effect transistor according to an embodiment of the present invention for achieving the above-described second object, first, by etching a substrate divided into a cell region and a peripheral region exposed to the opening of the hard mask pattern to form a trench By forming, a silicon fin defined by the trench is formed to secure the channel region of the fin transistor. A liner film having substantially the same thickness is formed on the bottom, side, and hard mask patterns of the trench. A planarized insulating layer is formed to bury the trench in which the liner layer is formed. A photoresist pattern covering the insulating layer of the peripheral area is formed. A portion of the insulating film of the cell region is first wet etched to form an insulating film pattern. The photoresist pattern is removed. The liner layer and the hard mask pattern are removed by a second wet etching, and a portion of the insulating layer pattern of the peripheral region and the cell region is etched. As a result, device isolation layers of the fin type field effect transistor having different heights are formed in the peripheral region and the cell region. Subsequently, a gate oxide film having substantially the same thickness is formed on the surface of the silicon fin exposed from the device isolation layer. A gate electrode is formed on the silicon fin and the device isolation layer on which the gate oxide film is formed. As a result, a fin field effect transistor is formed in the device isolation film in the cell region.
상술한 공정에 따르면, 기판의 주변 영역과 셀 영역에서 서로 다른 단차를 갖는 소자 분리막들을 최소한으로 공정을 형성할 수 있다. 즉, 기판의 주변 영역에 형성된 포토레지스트 패턴의 베이킹 공정을 수행하지 않고, 2번의 습식 식각 공정만으로 서로 다른 단차를 갖는 소자 분리막을 형성할 수 있다. 또한, 셀 영역에서 기판의 표면보다 낮은 높이를 갖는 소자 분리막을 형성할 경우 노출되는 라이너막을 인시튜로 제거할 수 있다. According to the above-described process, the process may be performed to minimize the number of device isolation layers having different steps in the peripheral region and the cell region of the substrate. That is, the device isolation layer having different steps may be formed using only two wet etching processes without performing the baking process of the photoresist pattern formed on the peripheral region of the substrate. In addition, when the device isolation layer having a lower height than the surface of the substrate is formed in the cell region, the exposed liner layer may be removed in situ.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey.
첨부된 도면에 있어서, 기판, 층(막), 영역, 개구부, 전극, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 개구부, 전극, 패턴들 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "저면에" "상부에" 또는 "측면"에 형성되 는 것으로 언급되는 경우에는 각 층(막), 영역, 개구, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 전극 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴, 개구, 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패턴, 전극 또는 구조물들이 "제1", "제2" ,"제3" 또는 상부, 하부로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 개구, 패턴 또는 구조물들을 구분하기 위한 것이다. 그리고, 본 발명의 실시예에서 언급하고 있는 식각 공정 또는 스트립 공정을 수행한 이후에 일반적으로 행해지는 세정 및 건조에 대해서는 당업자에게 충분히 자명하기 때문에 생략할 수도 있다.In the accompanying drawings, the dimensions of the substrates, layers (films), regions, openings, electrodes, patterns, or structures are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, opening, electrode, pattern or structure is placed on the substrate, each layer (film) or pattern "on", "on bottom", "on top" or "side". When referred to as being formed, it means that each layer (film), region, opening, pattern or structure is formed directly over or below the substrate, each layer (film), region, electrode or patterns, or other layers ( Film), other regions, other patterns, openings, or other structures may additionally be formed on the substrate. In addition, where each layer (film), region, pattern, electrode or structure is referred to as "first", "second", "third" or top, bottom, it is not intended to limit these members but only each layer. (Film), regions, openings, patterns or structures for distinguishing. In addition, the cleaning and drying generally performed after performing the etching process or the stripping process mentioned in the embodiment of the present invention may be omitted since it is obvious to those skilled in the art.
핀형 전계 효과 트랜지스터의 소자 분리막 제조 방법Device Separation Method for Fin Field Effect Transistor
도 1 내지 도 6은 본 발명의 일 실시예에 따른 핀형 전계 효과 트랜지스터의 소자 분리막의 제조 방법을 나타내는 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a device isolation film of a fin type field effect transistor according to an embodiment of the present invention.
도 1을 참조하면, 셀 영역과 필드 영역을 포함하는 기판(100)상에 개구를 갖는 하드 마스크 패턴(104)을 형성한다.Referring to FIG. 1, a
구체적으로, 상기 기판(100)은 형성되는 패턴들의 집적도가 높은 셀 영역과 형성되는 패턴들의 집적도가 상기 셀 영역보다 현저하게 낮은 주변 영역으로 구분된다. 특히, 상기 주변 영역에는 형성되는 트렌치의 폭과 노출되는 기판의 폭이 상기 셀 영역에 형성되는 폭 보다 더 크기 때문에 핀형 전계 효과 트랜지스터의 형성이 요구되지 않는다. Specifically, the
실리콘으로 이루어진 기판(100)상에 패드 산화막(미도시)을 형성한다. 상기 패드 산화막은 실리콘 기판(100)의 표면으로부터 약 50 내지 200Å 정도의 두께, 바람직하게는 약 100Å정도의 두께를 갖도록 형성한다. 상기 패드 산화막은 열 산화(thermal oxidation) 공정이나 화학 기상 증착 (CVD)공정을 수행하여 형성할 수 있으며, 이후 하드 마스크 패턴 형성시 실리콘 기판의 손상을 방지하는 역할을 한다.A pad oxide film (not shown) is formed on the
이어서, 패드 산화막이 형성된 기판(100) 상에 소자 분리막의 형성영역을 정의하는 하드 마스크 패턴(104)을 형성한다. 상기 하드 마스크 패턴(104)은 상기 패드 산화막 상에 질화막(미도시) 및 제1 포토레지스트 패턴(미도시)을 순차적으로 형성한 후 상기 제1 포토레지스트 패턴에 의해 노출되는 상기 질화막을 건식 식각함으로써 형성한다.Next, a
상기 질화막은 실리콘 질화물이며, SiH2Cl2가스, SiH4가스, NH3가스등을 이용하는 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학기상 증착(plasma enhanced chemical vapor deposition; PECVD)공정을 수행하여 형성된다. The nitride film is silicon nitride, and a low pressure chemical vapor deposition (LPCVD) process or plasma enhanced chemical vapor deposition (PECVD) using SiH 2 Cl 2 gas, SiH 4 gas, NH 3 gas, or the like. It is formed by performing the process.
상기 제1 포토레지스트 패턴은 포토레지스트 조성물을 상기 질화막 상에 실질적으로 균일한 두께를 갖도록 도포하고, 베이킹 처리하여 포토레지스트막(도시되지 않음)을 형성한 후 상기 포토레지스트막에 노광 및 현상 공정을 순차적으로 수행함으로써 형성된다.The first photoresist pattern is a photoresist composition is applied on the nitride film to have a substantially uniform thickness, baked to form a photoresist film (not shown) and then subjected to exposure and development processes on the photoresist film. It is formed by performing sequentially.
이어서, 상기 제1 포토레지스트 패턴에 노출된 상기 질화막을 식각하여 상기 패드 산화막의 표면을 노출시키는 개구를 갖는 하드 마스크 패턴(104)을 형성한다. 이후, 상기 제1 포토레지스트 패턴은 에싱 공정(ashing process)/ 스트립 공정을 수행함으로써 제거된다.Subsequently, the nitride film exposed to the first photoresist pattern is etched to form a
도 2를 참조하면, 상기 하드 마스크 패턴(104)의 개구에 노출된 상기 기판(100)을 식각하여 상기 기판에 트렌치(106)를 형성한다. 그 결과 상기 트렌치에 의해 정의되는 실리콘 핀(110)이 형성된다. Referring to FIG. 2, the
구체적으로, 상기 하드 마스크 패턴(104)의 개구에 노출된 패드 산화막 및 상기 기판(100)을 순차적으로 식각하여 약 1500 내지 3500Å 정도의 깊이를 갖는 트렌치(106)를 형성한다. 상기 트렌치(106)는 바람직하게는 2500Å의 깊이를 갖는다. 상기 기판에 트렌치(106)가 형성됨으로 인해 상기 기판(100)은 실리콘 핀(110)에 해당하는 액티브 영역과 소자 분리막(미도시)이 형성되는 소자분리 영역으로 동시에 정의된다. 상기 실리콘 핀은 핀 타입 트랜지스터의 채널 영역으로 확보하기 위해 형성된다.In detail, a
이후, 상기 트렌치(106)의 형성시 야기되는 기판(100)의 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치에 노출된 실리콘 기판의 표면을 열처리 및 질화물로 이루어진 라이너막(112)을 형성한다. 상기 질화물로 이루어진 제1 라이너막(112)은 질소 분위기에서 상기 실리콘 기판에 형성된 트렌치의 측면과 저면을 질화 처리함으로서 형성하거나, 상기 트렌치의 저면, 측면 및 하드 마스크 패턴의 표면상에 저압 화학기상 증착 공정을 수행하여 형성한다.Subsequently, in order to cure damage to the
도 3을 참조하면, 상기 트렌치(106) 내에 매몰되고, 평탄화된 상면을 갖는 제1 절연막(114)을 형성한다.Referring to FIG. 3, a first insulating
구체적으로, 상기 라이너막(112)이 형성된 트렌치(106)를 매몰하면서 상기 하드 마스크 패턴(104)을 덮는 예비 절연막(미도시)을 형성한다. 일 예로서, 상기 예비 절연막은 약 1 내지 2mTorr의 압력 및 약 1000 내지 1500W의 바이어스 파워를 갖는 공정조건에서 실리콘 산화물을 상기 기판 상에 강화 플라즈마 화학기상 증착하여 형성할 수 있다.Specifically, a preliminary insulating film (not shown) covering the
이어서, 상기 하드 마스크 패턴(104)의 상면이 노출될 때까지 상기 예비 절연막(미도시)의 상면을 평탄화하는 화학 기계적 연마 공정을 수행한다. 상기 화학 기계적 연마 공정으로 인해 예비 절연막은 평탄화된 상면을 갖는 절연막(114)으로 형성된다.Subsequently, a chemical mechanical polishing process is performed to planarize the top surface of the preliminary insulating layer (not shown) until the top surface of the
도 4를 참조하면, 상기 주변 영역에 형성된 평탄화된 절연막(114)을 커버하는 제2 포토레지스트 패턴(118)을 형성한 후 상기 셀 영역에 존재하는 하드 마스크 패턴(104)에 노출된 절연막(114)을 식각한다. 그 결과 셀 영역에 형성된 트렌치(106) 내에만 존재하는 절연막 패턴(116)이 형성된다.Referring to FIG. 4, after forming the
구체적으로, 상기 제2 포토레지스트 패턴(118)을 이용하여 주변 영역의 절연막을 보호하면서, 상기 셀 영역에서 하드 마스크 패턴(104)을 식각 마스크로 적용하여 절연막(114)에 건식 식각하여 상기 절연막의 높이를 낮춘다. 이로 인해 상기 절연막은 상기 하드 마스크 패턴의 측면과 상기 트렌치의 측면에 형성된 라이너막(112)의 일부를 노출시키는 높이를 갖는 절연막 패턴(116)으로 형성된다. 즉, 상기 절연막 패턴(116)은 그 상부면이 상기 실리콘 핀(110)의 상부면에 비해 낮게 되도록 형성된다.Specifically, while protecting the insulating film in the peripheral area by using the
도 5를 참조하면, 상기 제2 포토레지스트 패턴을 산소 플라즈마를 이용한 에싱 공정(ashing process) 및 세정 공정을 수행함으로써 제거한다. 상기 제2 포토레지스트 패턴이 제거됨으로 인해 상기 주변 영역에 형성된 하드 마스크 패턴(104) 및 절연막(114)은 노출된다.Referring to FIG. 5, the second photoresist pattern is removed by performing an ashing process and a cleaning process using an oxygen plasma. As the second photoresist pattern is removed, the
도 6을 참조하면, 상기 셀 영역에서 노출된 라이너막(112) 및 상기 하드 마스크 패턴(104)을 제거하는 동시에 상기 주변 영역의 절연막(114)과 상기 셀 영역의 절연막 패턴(116)을 상부를 일부 식각한다.Referring to FIG. 6, the
구체적으로 질화물로 이루어진 라이너막(112)과 하드 마스크 패턴을 인산 수용액을 이용한 습식 세정공정을 수행하여 제거하는 동시에 인시튜로 상기 주변 영역의 절연막을 상기 실리콘 기판의 표면과 동일한 높이를 갖는 소자 분리막(120b)을 형성한다. 이때, 상기 셀 영역에 존재하는 절연막 패턴도 상기 주변 영역의 절연막이 식각된 두께만큼 식각되어 상기 실리콘 핀 보다 낮은 상면을 갖는 소자 분리막(120a)으로 형성된다. Specifically, the device isolation layer having the same height as the surface of the silicon substrate is removed while the
핀형 전계 효과 트랜지스터의 제조Fabrication of Fin Field Effect Transistors
도 7 내지 도 9는 도 1 내지 도 6의 소자 분리막 제조 방법을 이용한 핀형 전계 효과 트랜지스터의 제조 방법을 나타내는 사시도들이다. 7 to 9 are perspective views illustrating a method of manufacturing a fin type field effect transistor using the device isolation film manufacturing method of FIGS. 1 to 6.
도 7을 참조하면, 상기 주변 영역의 소자 분리막(120b) 보다 낮은 높이를 갖 는 셀 영역의 소자 분리막(120a) 사이에서 돌출된 구조를 갖고, 상기 소자 분리막(120a)의 상면보다 높은 상면을 갖는 실리콘 핀(110)이 형성된 기판(100) 상에 게이트 절연막(150)을 형성한다. 여기서, 상기 소자 분리막(120a,120b) 및 실리콘 핀(110)의 제조 방법은 상기 도 1 내지 도 6에서 구체적으로 설명하였기 때문에 중복을 피하기 위해 생략한다. Referring to FIG. 7, a structure protrudes between the device isolation layers 120a of the cell region having a height lower than that of the
일 예로, 상기 게이트 절연막(130)은 열산화 공정을 수행하여 상기 노출되고, 채널 영역으로 사용되는 실리콘 핀(110)의 표면에 형성할 수 있다. 또한, 화학기상 증착 공정을 수행하여 상기 실리콘 핀(110)의 표면에 형성할 수 있다. 여기서, 상기 게이트 절연막(130)은 실리콘 산화막(SiO2)이다. For example, the
다른 예로, 상기 게이트 절연막(130)은 상기 실리콘 산화막보다 높은 유전율을 갖는 금속산화물로 이루어진 박막일 수 도 있다. 상기 금속산화물로 이루어진 박막은 원자층 적층을 수행하여 형성하는 추세에 있다. 특히, 상기 금속산화물을 포함하는 박막을 형성하기 위한 원자층 적층 공정에서는 반응 물질의 제공 → 퍼지 → 산화제의 제공 → 퍼지의 순서로 적어도 1회 반복한다. 그러면, 실리콘 핀(110)의 표면에 금속 산화물로 이루어진 게이트 절연막(130)이 형성된다. 여기서, 상기 반응 물질은 금속 전구체를 포함하는 물질로서, 하프늄 전구체를 포함하는 물질의 경우에는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4), 하프늄 부틸옥사이드(Hf(O-tBu)4)등을 포함하고, 알루미늄 전구체를 포함하는 물질의 경우에는 TMA(trimethyl aluminum, Al(CH3)3)등을 포함한다. 또한, 상기 산화제는 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등을 포함한다. 예를 들어, 상기 게이트 절연막(150)이 하프늄 산화물을 포함할 경우에는 상기 TEMAH의 제공 → 퍼지 → O3의 제공 → 퍼지의 순서로 적어도 1회 반복하는 원자층 적층을 수행하여 형성한다.As another example, the
도 8을 참조하면, 게이트 절연막(130)이 형성된 실리콘 핀(110) 및 소자 분리막(120a, 120b)을 덮는 도전막(140) 및 게이트 마스크(미도시)를 순차적으로 형성한다.Referring to FIG. 8, the
상기 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝 된다. 한편, 상기 도전막은 도핑된 폴리실리콘막 및 금속 실리사이드막을 포함하는 복층 구조를 가질 수 있다. 상기 게이트 마스크는 후속하여 형성되는 층간절연막(미도시)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 층간절연막이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크는 실리콘 질화물로 이루어진다.The conductive layer is made of polysilicon doped with an impurity and then patterned into a gate electrode. The conductive layer may have a multilayer structure including a doped polysilicon layer and a metal silicide layer. The gate mask is formed of a material having a high etching selectivity with respect to a subsequently formed interlayer insulating film (not shown). For example, when the interlayer insulating film is made of an oxide such as silicon oxide, the gate mask is made of silicon nitride.
도 9를 참조하면, 상기 게이트 마스크를 식각마스크로 이용하여 게이트 마스크에 노출된 도전막(140) 및 상기 게이트 절연막(130)을 순차적으로 패터닝한다. 이에 따라, 실리콘 핀(110) 상에는 각기 게이트 절연막 패턴(132), 게이트 전극(142) 및 게이트 마스크(미도시)를 포함하는 게이트 구조물이 형성된다. 9, the
이후, 게이트 구조물들을 이온 주입 마스크로 이용하여 게이트 구조물들 사이에 노출되는 실리콘 핀의 표면 아래로 불순물을 이온 주입한 후, 열처리 공정을 수행함으로써 소오스/드레인 영역(미도시)을 형성한다. 그 결과 게이트에 의한 채 널 구동 능력이 증가되어 쇼트 채널 효과를 최소화할 수 있는 핀형 전계 효과 트랜지스터가 완성된다.Subsequently, a source / drain region (not shown) is formed by implanting impurities under the surface of the silicon fin exposed between the gate structures using the gate structures as an ion implantation mask, and then performing a heat treatment process. The result is increased channel drive capability by the gate, resulting in a fin field effect transistor that can minimize short channel effects.
상술한 바와 같이 본 발명에 의하면, 기판의 주변 영역과 셀 영역에서 서로 다른 단차를 갖는 소자 분리막들을 최소한으로 공정을 형성할 수 있다. 즉, 기판의 주변 영역에 형성된 포토레지스트 패턴의 베이킹 공정을 수행하지 않고, 2번의 습식 식각 공정만으로 서로 다른 단차를 갖는 소자 분리막을 형성할 수 있다. 또한, 셀 영역에서 기판의 표면보다 낮은 높이를 갖는 소자 분리막을 형성할 경우 노출되는 라이너막을 인시튜로 제거할 수 있어 핀형 전계 효과 트랜지스터의 제조 방법을 현저하게 단축시킬 수 있다. As described above, according to the present invention, it is possible to form a process to minimize device isolation layers having different steps in the peripheral region and the cell region of the substrate. That is, the device isolation layer having different steps may be formed using only two wet etching processes without performing the baking process of the photoresist pattern formed on the peripheral region of the substrate. In addition, when the device isolation layer having a height lower than the surface of the substrate is formed in the cell region, the exposed liner layer may be removed in situ, thereby significantly shortening the manufacturing method of the fin type field effect transistor.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (4)
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2006
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20060220 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |