KR20070039346A - Manufacturing method of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, NMOS 형성 영역이 정의된 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 이온주입 마스크로 하여 기판 내에 LDD 영역 형성용 이온을 주입하여 LDD 영역을 형성하는 단계와, 상기 게이트의 양측벽에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 및 게이트를 이온주입 마스크로 하여 정션 형성용 이온을 주입하여 정션 영역을 형성하는 단계와, 상기 게이트 전극 및 정선 영역에 해당하는 기판을 식각하는 단계 및 상기 식각을 통해 제거된 영역에 SiC 막을 에피 성장시키는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, the method comprising: forming a gate on a substrate on which an NMOS formation region is defined; Forming a sidewall spacer on both sidewalls of the gate, implanting ions for junction formation using the sidewall spacer and the gate as an ion implantation mask, and forming a junction region; Etching a substrate corresponding to and a method for manufacturing a semiconductor device comprising the step of epitaxially growing a SiC film in the region removed through the etching.
NMOS, 게이트 산화막, 정션, 이동도, SiC NMOS, gate oxide, junction, mobility, SiC
Description
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도.1A to 1G are cross-sectional views sequentially illustrating the method of manufacturing a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
100 : 반도체 기판 105 : 소자분리막100
110 : 게이트 산화막 120 : 게이트110: gate oxide film 120: gate
145 : 측벽 스페이서 140 : 버퍼 산화막145
150 : 정션 160 : SiC 막150: junction 160: SiC film
170 : 캡층170: cap layer
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 집적화된 CMOS(Complementary Metal-Oxide Semiconductor) 소자를 제조하기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for manufacturing an integrated complementary metal-oxide semiconductor (CMOS) device.
반도체 소자가 고집적화됨에 따라 90nm 이하의 소자에서는 게이트 산화막의 누설전류 한계로 인하여 더 이상의 게이트 산화막의 두께 감소가 어려우므로 소자의 크기 축소에 한계가 있다. As semiconductor devices are highly integrated, it is difficult to reduce the size of the device since the thickness of the gate oxide is difficult to decrease further due to the leakage current limit of the gate oxide in the device of 90 nm or less.
따라서, 종래에는 게이트 산화막의 두께를 감소시키지 않고도 소자의 성능을 개선할 수 있는 기술이 연구 개발되고 있으며, 그 중 대표적인 기술은 응력기술(strain engineering)이다. Therefore, in the related art, a technique for improving the performance of the device without reducing the thickness of the gate oxide film has been researched and developed, and a representative technique thereof is stress engineering.
상기 응력기술은, 홀(hole)에 압력(compressive stress)을 인가하여 홀의 이동도를 개선하고 전자(electron)에 장력(tensil stress)을 인가하여 전자의 이동도를 증가시키는 기술이다. The stress technique is a technique for increasing the mobility of electrons by applying a compressive stress to the hole to improve the mobility of the hole and applying a tension stress to the electron.
이에 따라 최근에는, 고집적화 소자의 성능을 향상시키기 위해 PMOS 채널에서는 압력을 인가하고, NMOS에서는 장력을 인가하여 홀 또는 전자와 같은 캐리어(Carrier)의 이동도를 증가시키는 기술이 연구되고 있다.Accordingly, in recent years, a technique of increasing the mobility of a carrier such as a hole or an electron by applying a pressure in a PMOS channel and a tension in an NMOS in order to improve performance of a high integration device has been studied.
따라서 본 발명의 목적은, HCl 식각용액을 이용한 습식식각 및 SiC 선택적 에피 성장(Selective Epitaxy Growing: SEG) 공정을 이용하여 NMOS의 정션 영역에만 국부적으로 카본(C) 원소가 도핑된 SiC 막을 성장시킴으로써, NMOS 채널에 장력을 인가하여 전자의 이동도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to grow a SiC film doped locally with a carbon (C) element only in the junction region of an NMOS by using a wet etching method using an HCl etching solution and a SiC Selective Epitaxy Growing (SEG) process. Provided is a method of manufacturing a semiconductor device capable of improving electron mobility by applying tension to an NMOS channel.
상기 목적을 달성하기 위하여, 본 발명은 NMOS 형성 영역이 정의된 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 이온주입 마스크로 하여 기판 내에 LDD 영역 형성용 이온을 주입하여 LDD 영역을 형성하는 단계와, 상기 게이트의 양측벽에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 및 게이트를 이온주입 마스크로 하여 정션 형성용 이온을 주입하여 정션 영역을 형성하는 단계와, 상기 게이트 전극 및 정선 영역에 해당하는 기판을 습식식각하는 단계 및 상기 습식식각을 통해 제거된 영역에 SiC 막을 에피 성장시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming a gate on a substrate having an NMOS formation region defined, and forming an LDD region by implanting ions for forming the LDD region in the substrate using the gate as an ion implantation mask And forming sidewall spacers on both sidewalls of the gate, implanting ions for junction formation using the sidewall spacer and the gate as ion implantation masks to form a junction region, and corresponding to the gate electrode and the line region. We provide a method for manufacturing a semiconductor device comprising the step of wet etching the substrate and epitaxially growing a SiC film in the region removed through the wet etching.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 식각은, 습식식각과 건식식각 모두 가능하며, 습식식각을 할 경우에는 식각용액으로 HCl 용액을 사용하고, 건식식각을 할 경우에는 식각 가스로 Cl2 가스를 사용하는 것이 바람직하다. 이때, 식각 공정은, 600℃ 이상의 온도에서 진행하는 것이 바람직하다.In addition, in the method of manufacturing a semiconductor device according to the present invention, the etching may be both wet etching and dry etching. When wet etching, an HCl solution is used as an etching solution, and when dry etching, an etching gas is used. It is preferable to use Cl 2 gas. At this time, the etching process is preferably carried out at a temperature of 600 ° C or more.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 SiC 막은, 실리콘(Si) 성장 가스로 SiH4 가스 혹은 DCS 가스를 사용하고, 카본(C) 성장 가스로 SiCH6 가스를 사용하여 에피 성장시키는 것이 바람직하다.In the method for manufacturing a semiconductor device according to the present invention, the SiC film is epitaxially grown using SiH 4 gas or DCS gas as the silicon (Si) growth gas and SiCH 6 gas as the carbon (C) growth gas. It is preferable to make it.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 SiC 막은, 500Å 이하의 두께로 성장시킬 경우 채널 방향으로 인가되는 응력이 너무 작아 소 자의 성능을 개선하기 어려우므로 500Å 이상의 두께로 성장 시키는 것이 바람직하다. In the method of manufacturing a semiconductor device according to the present invention, when the SiC film is grown to a thickness of 500 kPa or less, the stress applied in the channel direction is too small to improve the performance of the element. desirable.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 SiC 막 상에 Si를 성장시켜 캡(Cap)층을 형성하는 단계를 더 포함하는 것이 바람직하며, 이는 SiCH6 가스를 주입하는 것이 바람직하여 성장시킨다. In addition, in the method of manufacturing a semiconductor device according to the present invention, it is preferable to further include a step of forming a cap layer by growing Si on the SiC film, it is preferable to inject SiCH 6 gas To grow.
또한, 상기 캡층은, 500Å 이하의 두께로 성장시킬 경우 SEG 공정에 의해 성장된 캡층의 산화막 손실에 의한 불균일함으로 인해 공정 균일도를 확보하기가 어려우므로 500Å 이상의 두께로 성장시키는 것이 바람직하다.In addition, when the cap layer is grown to a thickness of 500 kPa or less, it is preferable to grow to a thickness of 500 kPa or more because it is difficult to secure process uniformity due to non-uniformity caused by oxide loss of the cap layer grown by the SEG process.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Throughout the specification, similar parts have been given the same reference numerals.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.1A to 1G are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the present invention.
우선, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에 활성영역(A)을 정 의하는 소자분리막(105)을 형성한다. 여기서, 활성 영역(A)은 후속 공정에 의해 형성될 NMOS 형성 영역을 가리키고, 상기 활성 영역(A)에 인접하게 형성된 소자분리막(105)은 인접한 소자와 전기적으로 연결 되는 것을 방지하기 위해 형성한다.First, as shown in FIG. 1A, the
다음으로, 도 1b에 도시한 바와 같이, 상기 소자분리막(105)이 형성된 결과물 상에 게이트 산화막(110)과 폴리 실리콘막(120a)을 증착한다. 상기 폴리 실리콘막(120a) 상에 게이트 형성영역을 정의하는 감광막 패턴(125)을 형성한다.Next, as shown in FIG. 1B, the
이어서, 도 1c에 도시한 바와 같이, 상기 감광막 패턴(125)을 식각 마스크로 하여 폴리 실리콘막(120a) 및 게이트 산화막(110)을 순차 식각하여, 반도체 기판(100) 상에 게이트 산화막(110) 및 폴리 실리콘막(120a)이 순차 적층된 구조의 게이트(115)를 형성한다. 이어서, 상기 감광막 패턴(125)을 제거한다.Subsequently, as shown in FIG. 1C, the
그 다음으로, 도 1d에 도시한 바와 같이, 상기 게이트(115)를 이온주입 마스크로 반도체 기판(100) 내에 LDD 영역 형성용 이온(130a)을 주입하여 LDD 영역(130)을 형성한다.Next, as shown in FIG. 1D, the LDD
그 다음, 도 1e에 도시한 바와 같이, 상기 LDD 영역(130)이 형성된 결과물 상에 버퍼 산화막(140)과 질화막(145a)을 순차적으로 증착한다. 상기 버퍼 산화막(140)과 질화막(140a)을 전면식각하여 게이트(115)의 양측벽에 버퍼 산화막(140)과 게이트 전극(120)으로 이루어진 측벽 스페이서(145)를 형성한다.Next, as shown in FIG. 1E, the
여기서, 상기 버퍼 산화막(140)은 측벽 스페이서(145)를 이루는 질화막(145a)이 상기 게이트(115)에 응력을 가하는 것을 방지하는 역할을 한다.Here, the
이어서, 상기 측벽 스페이서(145) 및 게이트(115)를 이온주입 마스크로 하여 반도체 기판(100) 내에 정션 영역 형성용 이온(150a)을 주입함으로써 NMOS의 정션 영역(150)을 형성한다. Subsequently, the junction
그 다음으로, 도 1f에 도시한 바와 같이, 상기 NMOS의 정션 영역(150)과 게이트 전극(120)의 상부 일부분을 식각 공정으로 제거한다. 이때, 식각 공정은, 습식식각과 건식식각 모두 가능하며, 습식식각을 할 경우에는 HCl 용액을 식각용액으로 사용하는 것이 바람직하며, 건식식각을 할 경우에는 Cl2 가스를 식각 가스로 사용하는 것이 바람직하다.Next, as shown in FIG. 1F, an upper portion of the
또한, 상기 식각 공정은, 600℃ 이상의 온도에서 진행하는 것이 바람직하며, 본 실시에서는 약 1000Å 정도 식각하면 정션 영역(150)에 해당하는 반도체 기판(100)이 전부 제거되고 게이트 전극(120)의 일부 두께는 잔류된다.In addition, the etching process may be performed at a temperature of 600 ° C. or higher. In this embodiment, when the etching process is performed at about 1000 Pa, all of the
그 다음으로, 도 lg에 도시한 바와 같이, 상기 식각 공정에 의해 제거된 영역에 제1 SEG(Selective Epitaxy Growing: 선택적 에피 성장) 공정을 진행하여 SiC 막(160)을 성장시킨다. 상기 SiC 막(160)은, 상기 식각 공정에 의해 제거된 NMOS의 정션 영역(150)과 게이트 전극(120)을 대신한다.Next, as shown in FIG. Lg, the
이때, 상기 SiC 막(160)은, 실리콘(Si) 성장 가스로 SiH4 가스 혹은 DCS 가스를 사용하며, 카본(C) 성장 가스로 SiCH6 가스를 사용함이 바람직하다. At this time, the
또한, 상기 SiC 막(160)은, 제1 SEG 공정시, 인(P)을 동시에 주입하기 위해 PH3 가스를 사용하며, 상기 SiC 막(160)을 500Å 이하의 두께로 성장시키게 되면 채널 방향으로 연가되는 응력이 너무 작아 소자의 성능을 개선하기 어려우므로, 500 Å 이상의 두께로 성장 시키는 것이 바람직하다.In addition, the
여기서, 상기 카본(Carbon: C) 원자 크기는 0.77Å으로 실리콘(Silicon: Si) 원자 크기 1.17Å에 비해 매우 작아 실리콘 격자내에 카본을 도핑하게 되면 SiC를 형성하게 되고 SiC는 실리콘보다 격자상수가 작아져 채널 내의 전자에 이동도를 향상시켜준다. 이러한 원리를 이용하여 응력을 가할 수 있다. Herein, the carbon (C) atomic size is 0.77Å, which is very small compared to the silicon (Si) atomic size of 1.17Å, and the doping of carbon in the silicon lattice forms SiC, and SiC has a smaller lattice constant than silicon. It improves the mobility of electrons in the channel. This principle can be used to apply stress.
또한, 본 발명에서는 카본을 사용했지만 실리콘보다 격자가 작은 원소는 모두 사용 가능하다.In addition, although carbon was used in this invention, all the elements whose lattice is smaller than silicon can be used.
이어서, 상기 SiC 막(160)이 형성된 결과물 상에 제2 SEG 공정을 진행하여 캡(Cap)층(170)을 성장시킨다. 이때, 상기 제2 SEG 공정시 Si를 성장시키기 위해 SiCH6 가스를 주입한다.Subsequently, a second SEG process is performed on the resultant product on which the
또한, 상기 캡층(170)을 500Å 이하의 두께로 성장시키게 되면 제2 SEG 공정에 의해 성장된 캡층(270)의 산화막 손실에 의한 불균일함으로 인해 공정 균일도를 확보하기 어려우므로 약 500Å 이상의 두께로 성장시키는 것이 바람직하다.In addition, when the
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.
이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 의하면, SEG 공정으로 NMOS 영역의 정션 영역과 게이트 전극에만 국부적으로 SiC 막을 성장시킨다. 이때, 정션 영역에 해당하는 SiC 막은 실리콘보다 격자상수가 작아져 NMOS 채널 내에 장력을 인가하게 되어 전자의 이동도를 향상시킴으로써 반도체 소자의 성능을 향상시킬 수 있는 이점이 있다.As described in detail above, according to the method for manufacturing a semiconductor device according to the present invention, a SiC film is grown locally only in the junction region and the gate electrode of the NMOS region by the SEG process. In this case, the SiC film corresponding to the junction region has a smaller lattice constant than silicon, thereby applying tension in the NMOS channel, thereby improving the mobility of electrons, thereby improving the performance of the semiconductor device.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050094575A KR101146956B1 (en) | 2005-10-07 | 2005-10-07 | Manufacturing Method of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050094575A KR101146956B1 (en) | 2005-10-07 | 2005-10-07 | Manufacturing Method of Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070039346A true KR20070039346A (en) | 2007-04-11 |
| KR101146956B1 KR101146956B1 (en) | 2012-05-23 |
Family
ID=38160227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050094575A KR101146956B1 (en) | 2005-10-07 | 2005-10-07 | Manufacturing Method of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101146956B1 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471401B1 (en) * | 2002-12-27 | 2005-03-10 | 주식회사 하이닉스반도체 | Method for fabrication of contact pad of semiconductor device |
-
2005
- 2005-10-07 KR KR1020050094575A patent/KR101146956B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR101146956B1 (en) | 2012-05-23 |
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